JP2020150168A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体基板の厚さが２５μｍ以下でも、ステルスダイシング技術を用いて、半導体基板をダイシングすることができる半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、デバイス層と、反射率低減層と、改質層と、を備える。前記デバイス層は、半導体基板の第１領域の第１面上に配置される。前記反射率低減層は、前記半導体基板の前記第１領域の周囲に設けられる第２領域の前記第１面上に配置され、前記第１面上に金属膜が配置された場合の前記第１面に対向する第２面側から入射されるレーザ光の反射率に比して反射率を低減する。前記改質層は、前記第２領域の前記半導体基板の側面に設けられる。前記第２領域の前記半導体基板の側面は、前記半導体基板の中を伸展した切断面である。【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。

デバイス層が形成された半導体基板のダイシング領域に沿って、半導体基板の内部にレーザ光を集光することによって改質層を形成し、劈開させて複数のチップに個片化するステルスダイシング技術が知られている。

しかしながら、半導体基板の厚さが薄くなると、ステルスダイシング技術を用いて半導体基板をダイシングすることが困難となる。

米国特許出願公開第２０１７／０１１１４８０号明細書

本発明の一つの実施形態は、半導体基板の厚さが薄くても、ステルスダイシング技術を用いて、半導体基板をダイシングすることができる半導体装置および半導体装置の製造方法を提供することを目的とする。

本発明の一つの実施形態によれば、半導体装置は、デバイス層と、反射率低減層と、改質層と、を備える。前記デバイス層は、半導体基板の第１領域の第１面上に配置される。前記反射率低減層は、前記半導体基板の前記第１領域の周囲に設けられる第２領域の前記第１面上に配置され、前記第１面上に金属膜が配置された場合の前記第１面に対向する第２面側から入射されるレーザ光の反射率に比して反射率を低減する。前記改質層は、前記第２領域の前記半導体基板の側面に設けられる。前記第２領域の前記半導体基板の側面は、前記半導体基板の中を伸展した切断面である。

図１は、ステルスダイシングを用いた半導体装置の製造方法の手順の一例を示すフローチャートである。 図２−１は、ステルスダイシングを用いた半導体装置の製造法の手順の一例を模式的に示す断面図である。 図２−２は、ステルスダイシングを用いた半導体装置の製造法の手順の一例を模式的に示す断面図である。 図３は、ステルスダイシング装置における焦点位置の設定値と実際の焦点深さとの関係の一例を示す図である。 図４は、ウェハの構造による改質層の出来栄えの一例を示す図である。 図５は、金属膜の存在によるステルスダイシングへの影響を説明する図である。 図６は、第１の実施形態による半導体装置の構成の一例を模式的に示す斜視図である。 図７は、第１の実施形態による半導体装置の構成の一例を模式的に示す図である。 図８は、ウェハの裏面仕上げの違いによる裏面の粗さと反射率の違いを示す図である。 図９は、図８から求めた表面粗さと反射率の下降率との関係の一例を示す図である。 図１０は、第２の実施形態による半導体装置の構成の一例を模式的に示す側面図である。 図１１は、第３の実施形態による半導体装置の構成の一例を模式的に示す断面図である。 図１２は、酸化シリコン膜とポリシリコン膜とが積層された多層膜でポリシリコン膜の膜厚を固定にして酸化シリコン膜の膜厚を変えたときのウェハの第２面側からレーザ光を入射したときの反射率の変化を示す図である。 図１３は、酸化シリコン膜とポリシリコン膜とが積層された多層膜で酸化シリコン膜の膜厚を固定にしてポリシリコン膜の膜厚を変えたときのウェハの第２面側からレーザ光を入射したときの反射率の変化を示す図である。 図１４−１は、第３の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。 図１４−２は、第３の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。 図１４−３は、第３の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。 図１４−４は、第３の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。 図１４−５は、第３の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。 図１４−６は、第３の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。

以下に添付図面を参照して、実施形態にかかる半導体装置および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。

（第１の実施形態）
まず、ステルスダイシングについて説明する。図１は、ステルスダイシングを用いた半導体装置の製造方法の手順の一例を示すフローチャートである。図２−１〜図２−２は、ステルスダイシングを用いた半導体装置の製造法の手順の一例を模式的に示す断面図である。なお、図２−１で、デバイスウェハ１１の厚さ方向をＺ方向とし、Ｚ方向に垂直な方向でかつステルスダイシング時のレーザの走査方向をＹ方向とし、Ｚ方向およびＹ方向に垂直な方向をＸ方向とする。

まず、加工対象の半導体装置１０が用意される。半導体装置１０は、半導体基板であるデバイスウェハ１１の第１面１１ａ側にデバイス層１２が設けられたものである。デバイスウェハ１１は、例えばシリコンウェハである。デバイス層１２は、電界効果型トランジスタなどの素子と、素子間を接続する配線層と、を含む。例えばＮＡＮＤ型フラッシュメモリを構成するメモリセルを含む層でもよい。また、この半導体装置１０のデバイス層１２上には、パッシベーション膜２１が設けられる。パッシベーション膜２１は、例えば、第１領域であるデバイス配置領域Ｒｄｖを覆うように形成される。この例では、パッシベーション膜２１は、デバイス配置領域Ｒｄｖの周囲に配置される第２領域であるダイシング領域Ｒｄには設けられていない。ダイシング領域Ｒｄは、デバイスウェハ１１の劈開しやすい結晶方位に沿って設けられる。例えばシリコンウェハの（１００）基板の場合には、ダイシング領域Ｒｄは＜１１１＞方向に沿って設けられる。

この半導体装置１０のパッシベーション膜２１およびデバイス層１２上に、図示しない接着剤によってテープ２２を貼り付ける（ステップＳ１１、図２−１（ａ）））。ここで、テープ２２は、例えば、表面保護テープである。テープ２２は、例えば、基材および粘着剤を含む。

ついで、デバイスウェハ１１が所定の厚さとなるように、デバイスウェハ１１の第１面１１ａに対向する第２面１１ｂから、例えば研削砥石で研削する（ステップＳ１２、図２−１（ｂ））。その後、デバイスウェハ１１の第２面１１ｂ側からレーザ光Ｌを照射し、レーザ光Ｌをデバイスウェハ１１の内部で集光して改質層３１を形成する（ステップＳ１３、図２−２（ｃ））。レーザ光Ｌは、例えば、赤外領域の透過レーザである。レーザ光Ｌは、例えばＹ方向に沿って走査される。

レーザ光Ｌがデバイスウェハ１１に照射されると、レーザ光Ｌが集光された集光点３０では、シリコンが瞬間的に気化し、ボイド３２が形成される。また、気化するときの引っ張り応力と、冷えたときにボイド３２が形成されるときの圧縮応力と、によってデバイスウェハ１１中に亀裂３３が形成される。改質層３１は、ボイド３２と亀裂３３とを含む。

ダイシング領域Ｒｄに沿って、改質層３１を形成した後、図示しない接着剤によってテープ２３を貼り付けることで、デバイスウェハ１１を固定する（ステップＳ１４）。ここで、接着剤は、例えば、ＤＡＦ(Die Attach Film)である。テープ２３は、例えば、基材および粘着剤を含む。そして、テープ２３を外周に向かって全体を引っ張る（ステップＳ１５、図２−２（ｄ））。これによって、個々のボイド３２に伴って形成される亀裂３３が、デバイスウェハ１１からデバイス層１２の表面まで延び、チップ１００に個片化される。なお、この例では、改質層３１を形成した後でテープ２３を貼り付けているが、改質層３１を形成する前に貼り付けてもよい。以上によって、半導体装置が製造される。

ところで、デバイスウェハ１１の厚さが例えば３０μｍよりも薄くなると、このような方法でデバイスウェハ１１を個片化することが困難となる。図３は、ステルスダイシング装置における焦点位置の設定値と実際の焦点深さとの関係の一例を示す図である。この図で、横軸は、ステルスダイシング装置に設定されるデフォーカス値を示している。具体的には、ステルスダイシングを行うデバイスウェハ１１でのレーザ光Ｌの入射面（第２面１１ｂ）から、どの深さに焦点を結ばせるかを設定する設定値である。右側に行くほど、第１面１１ａに近くなることを示している。縦軸は、ステルスダイシング装置によってステルスダイシングを実施したときの焦点深さである。改質層３１のボイド３２の最も第１面１１ａ側に近い部分が集光点３０となり、この位置が実際の焦点深さとなる。

この図に示されるように、デフォーカス値が−４．０〜−６．５μｍの範囲では、すなわちウェハ１１の厚さの中心付近が焦点になる場合には、デフォーカス値である設定値に対して実際の焦点深さは直線的に変化する。つまり、集光点３０は、設定した位置に形成されることになる。しかし、デフォーカス値が−６．５μｍよりも小さくなると、すなわちデバイスウェハ１１のデバイス層１２側に近い領域が焦点になる場合には、デフォーカス値よりも実際の焦点深さの方が約６μｍだけ第１面１１ａ側に移動してしまう。つまり、集光点３０は、設定した位置に形成されなくなってしまう。その結果、デバイスウェハ１１を切断面である劈開面の蛇行等がない良好なダイシングがしにくくなる。

図４は、ウェハの構造による改質層の出来栄えの一例を示す図である。ここでは、表面に半導体素子が形成されたデバイスウェハ１１および鏡面研磨ウェハ４１の２種類のウェハについて、ステルスダイシングを行う。デバイスウェハ１１および鏡面研磨ウェハ４１はシリコンウェハであり、その厚さは、同一であるものとする。

デバイスウェハ１１は、第１面１１ａ側には、例えばタングステン等の金属膜を含むデバイス層１２が配置され、レーザ光Ｌの入射面である第２面１１ｂには半導体装置の製造工程で製造された酸化膜１６が配置されている。鏡面研磨ウェハ４１は、第１面４１ａおよび第２面４１ｂに自然酸化膜以外の膜が配置されていないウェハである。

それぞれのウェハをステルスダイシングすると、改質層３１の厚さは、デバイスウェハ１１の方が、鏡面研磨ウェハ４１よりも少し厚い。デバイスウェハ１１では、改質層３１の亀裂３３は、複雑な形状を有するものとなる。その結果、デバイスウェハ１１を劈開面の蛇行等がない良好なダイシングがしにくくなる。一方、鏡面研磨ウェハ４１では、改質層３１の亀裂３３は、鏡面研磨ウェハ４１の厚さ方向に伸長したきれいな形を有するものとなる。

図４の改質層３１の模式図を見ると、デバイスウェハ１１の改質層に比して、鏡面研磨ウェハ４１の改質層は厚さ方向に伸長したきれいな亀裂を有し、鏡面研磨ウェハ４１はダイシングによってきれいな劈開面を有して劈開される。このとき、劈開面は所定の結晶方位に沿っている場合もあるが、必ずしも結晶方位に沿っていなくともよい。

このように、デバイスウェハ１１と、鏡面研磨ウェハ４１と、で違いが生じる原因として、デバイスウェハ１１の第１面１１ａ側の状態が考えられる。すなわち、デバイスウェハ１１では、第１面１１ａ側に金属膜が配置されているが、鏡面研磨ウェハ４１では、第１面４１ａ側に金属膜はなく自然酸化膜が配置されている。第１面４１ａに酸化シリコン膜が配置された鏡面研磨ウェハ４１の第２面４１ｂ側から１，３４２ｎｍの光を入射したときの反射率をシミュレーションによって計算すると１７％となった。第１面１１ａにタングステン等の金属膜が配置されたデバイスウェハ１１の第２面１１ｂ側から１，３４２ｎｍの光を入射したときの反射率は、酸化シリコン膜が配置された場合よりも大きい反射率であると考えられる。

以上のことから、第１面１１ａに配置された金属膜などの反射率を上昇させる膜の有無がステルスダイシングに影響を与えているものと考えらえる。図５は、金属膜の存在によるステルスダイシングへの影響を説明する図である。図５に示されるように、第１面１１ａにデバイス層１２が配置された、厚さの薄いデバイスウェハ１１では、デバイス層１２中の第１面１１ａ側に配置される金属膜によって、ステルスダイシングで使用されるレーザ光Ｌが反射されてしまう。図３の結果から考えると、第２面１１ｂから所望の深さの位置に焦点を結ぼうとしても、金属膜によるレーザ光Ｌの反射によって、改質層３１を形成する改質反応が阻害され、所望の位置に焦点を結ぶことができなくなる。あるいは、図４の結果から考えると、所望の位置に改質層を形成できたとしても、金属膜によるレーザ光Ｌの反射によって、鏡面研磨ウェハ４１のように厚さ方向に伸長したきれいな亀裂になりにくい。これらのため、デバイスウェハ１１が薄くなるにつれて、ステルスダイシングによる劈開が困難になるものと考えられる。

そこで、第１の実施形態では、デバイスウェハ１１の第１面１１ａに金属膜を直接配置した場合に比して、レーザ光Ｌに対する反射率を低減した反射率低減層がウェハ１１の第１面１１ａのダイシング領域Ｒｄ上に設けられる。

図６は、第１の実施形態による半導体装置の構成の一例を模式的に示す斜視図である。図７は、第１の実施形態による半導体装置の構成の一例を模式的に示す図であり、（ａ）は第１面側から見た上面図であり、（ｂ）は（ａ）の側面図である。

図６および図７に示される半導体装置は、デバイスウェハ１１からステルスダイシングによって個片化されたチップ１００である。チップ１００は、デバイスウェハ１１の一部である矩形状の半導体基板１１１を有する。半導体基板１１１は、デバイス層１２が配置される矩形状のデバイス配置領域Ｒｄｖと、デバイス配置領域Ｒｄｖの外周に沿って設けられるダイシング領域Ｒｄと、を有する。ダイシング領域Ｒｄは、矩形環状を有する。半導体基板１１１の各辺の延在方向は、劈開しやすい結晶方位に一致している。

デバイス配置領域Ｒｄｖでは、半導体基板１１１の第１面１１ａ上に金属膜を含むデバイス層１２が配置される。

ダイシング領域Ｒｄでは、半導体基板１１１の第１面１１ａとデバイス層１２を構成する金属膜との間に、反射率低減層１３が設けられる。反射率低減層１３は、第１面１１ａに酸化シリコン膜が配置されたシリコンウェハの第２面１１ｂ側からレーザ光Ｌを照射したときの反射率と同等かそれ以下となる構成を有する。ダイシング領域Ｒｄでは、反射率低減層１３の上に、デバイス配置領域Ｒｄｖに設けられる金属膜が配置される。反射率低減層１３は、ダイシング領域Ｒｄだけではなく、デバイス配置領域Ｒｄｖに設けられていてもよい。

このように、ダイシング領域Ｒｄに反射率低減層１３を設けることで、ステルスダイシング時に第２面１１ｂから入射されるレーザ光Ｌのデバイスウェハ１１の第１面１１ａ側での反射が抑制される。その結果、ステルスダイシング装置で設定したデフォーカス値に対応するデバイスウェハ１１内の位置に焦点を結ばせることができる。また、デバイスウェハ１１の厚さ方向に伸長するきれいな亀裂３３を有する改質層３１を形成することができる。この改質層３１によって、所定の方位を有する劈開面が形成される。

ステルスダイシングでは、機械的にダイシングする場合に比して、取り代がない。そのため、チップ１００には、上記したようにダイシング領域Ｒｄの一部が残ることになる。半導体基板１１１の側面は、ダイシング領域Ｒｄを含み、また改質層３１を含む。改質層３１のボイド３２の最も第１面１１ａ側に位置する部分、すなわち集光点３０が、第１面１１ａから６μｍの範囲に収めることが可能となる。ステルスダイシングでは、パルスレーザを用いて改質層３１を形成する。改質層３１の間隔は、パルスレーザの発振間隔と、パルスレーザと半導体装置１０の間の相対的な走査速度と、に応じて変化する。

第１の実施形態では、デバイスウェハ１１の第１面１１ａのダイシング領域Ｒｄでデバイスウェハ１１と金属膜との間に、反射率低減層１３を設けた。これによって、デバイスウェハ１１をステルスダイシングする場合に、デバイスウェハ１１の第１面１１ａの界面でのレーザ光Ｌの反射が抑制され、デバイスウェハ１１内の所望の位置に改質層３１を形成することができる。その結果、約３０μｍ以下に薄くされ、第１面１１ａに金属膜を含むデバイス層１２が配置されたデバイスウェハ１１であっても、ステルスダイシングを用いて、劈開面の蛇行等がなく良好に個片化することができる。特にデバイスウェハがさらに薄く２５μｍ以下であっても良好に個片化することができる。

また、デバイス配置領域Ｒｄｖとダイシング領域Ｒｄとを有する半導体装置１０のダイシング領域Ｒｄの半導体基板１１１の第１面１１ａとデバイス層１２を構成する金属膜と同じ金属膜との間に、反射率低減層１３を設けた。これによって、膜を配置した応力で半導体装置が反り上がってしまう場合に、半導体装置の反りを矯正することができる。

（第２の実施形態）
第２の実施形態では、レーザ光を散乱させる反射率低減層を有する半導体装置について説明する。

図８は、ウェハの裏面仕上げの違いによる裏面の粗さと反射率の違いを示す図である。ここでは、裏面仕上げとして、メッシュサイズが＃３２０、＃４８００および＃８０００の砥粒を用いて研磨した場合と、Gettering Dry Polish（以下、ＧＤＰという）で研磨した場合と、を例に挙げている。裏面の粗さとして、最大高さＲｍａｘＤを用いている。この図に示されるように、研磨方法が細かくなるにしたがって、粗さも小さくなり、反射率も高くなる傾向にある。

図９は、図８から求めた表面粗さと反射率の下降率との関係の一例を示す図である。この図で、横軸は最大高さＲｍａｘＤを示し、縦軸は反射率の下降率（％）を示している。反射率の下降率は、最も粗さが小さいＧＤＰの裏面反射率を基準としたものである。この図に示されるように、反射率の下落率は、デバイスウェハ１１の表面粗さが減少すると線形的に減少する。なお、このばあい、裏面は、レーザ光の入射面に対向する面であり、例えば第１面１１ａである。

図４で、第１面１１ａに自然酸化膜が配置されている場合の反射率は１７％である。金属膜を有するデバイスウェハ１１の反射率を低下することができれば、ステルスダイシング時に、改質反応を阻害させずに、所望の位置に改質層３１を形成することが可能になる。例えば、デバイスウェハ１１のデバイス層１２に金属膜を有している場合は、金属膜の材質等により異なるが、その反射率は３０〜５０％程度である。そのため、反射率を半減させると、反射率は１５〜２５％となり、良好な改質層を形成しやすくなると考えられる。そこで、図９から例えば反射率を５０％低下させるためには、最大高さの目標を１．４μｍとすればよいことがわかる。第１面１１ａに金属膜ではなく、他の種類の膜が配置された場合は、反射率などに応じて適宜、最大高さの目標値を変更する。

図１０は、第２の実施形態による半導体装置の構成の一例を模式的に示す側面図である。図１０は、第１の実施形態の図７（ｂ）と同様に、個片化された半導体装置であるチップ１００のダイシング領域Ｒｄを示している。第２の実施形態のチップでは、反射率低減層１３は、１．４μｍ以上の最大高さＲｍａｘＤを有する。この反射率低減層１３の上に、金属膜を含むデバイス層１２が配置される。

このような反射率低減層１３は、デバイスウェハ１１上に反射率低減層１３を形成し、さらにその上にレジストを塗布する。その後、露光技術および現像技術を用いて、デバイス配置領域Ｒｄｖを覆い、ダイシング領域Ｒｄ上に、１．４μｍ以上の最大高さを形成することができるレジストパターンを形成する。そして、レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などのエッチング技術を用いて加工することによって、１．４μｍ以上の最大高さを有する反射率低減層１３が形成される。

第２の実施形態では、デバイスウェハ１１のダイシング領域Ｒｄ上にＲｍａｘＤが１．４μｍ以上の表面粗さを有する反射率低減層１３を設けた。これによって、第１の実施形態と同様に、ステルスダイシング時に、デバイスウェハ１１とデバイス層１２との界面でのレーザ光Ｌの反射を抑え、薄いデバイスウェハ１１でもデバイスウェハ１１内の所望の深さに改質層３１を形成することができる。その結果、薄いデバイスウェハ１１でも、ステルスダイシングによって、チップ１００に個片化することができる。

（第３の実施形態）
第３の実施形態では、薄膜光学によりレーザ光の反射率を低減させる反射率低減層を有する半導体装置について説明する。

第３の実施形態では、反射率低減層１３は、散乱ではなく、例えば光の干渉によって入射したレーザ光Ｌの反射率を抑制する材料を含む。反射率低減層１３は、光学的に計算して、反射率が所定値よりも低くなる材料からなる膜を含む。反射率低減層１３として、異なる誘電率を有する膜を積層した多層膜を用いることができる。反射率低減層１３は、例えば、異なる誘電率を有する誘電体膜を複数積層した誘電体多層膜とすることができる。また、誘電体多層膜ではなくても、酸化膜と半導体膜とを積層させた多層膜としてもよい。

図１１は、第３の実施形態による半導体装置の構成の一例を模式的に示す断面図である。図１１は、第１の実施形態の図７（ｂ）と同様に、個片化された半導体装置であるチップ１００のダイシング領域Ｒｄを示している。半導体基板１１１のデバイス配置領域Ｒｄｖには、ＣＭＯＳトランジスタ（Complementary Metal-Oxide Semiconductor）を含む素子が配置される。ＣＭＯＳトランジスタＣＴは、Ｐチャネル型トランジスタ（以下、ＰＭＯＳトランジスタという）ＰＴとＮチャネル型トランジスタ（以下、ＮＭＯＳトランジスタという）ＮＴとを含む。

ＰＭＯＳトランジスタＰＴは、半導体基板１１１に設けられたＮウェル上ＮＷに配置され、ＮＭＯＳトランジスタＮＴは、半導体基板１１１に設けられたＰウェルＰＷに配置される。ＰＭＯＳトランジスタＰＴは、ＮウェルＮＷ上に、ゲート絶縁膜５１とゲート電極５２とが積層されたゲート構造５０と、ゲート構造５０を挟んだＮウェルＮＷの上層部に設けられるソース／ドレイン領域５７と、を有する。ソース／ドレイン領域５７は、Ｐ型不純物が拡散された拡散層を含む。

ＮＭＯＳトランジスタＮＴは、半導体基板１１１に設けられたＰウェルＰＷ上に、ゲート絶縁膜５１とゲート電極５２とが積層されたゲート構造５０と、ゲート構造５０を挟んだＰウェルＰＷの上層部に設けられるソース／ドレイン領域５７と、を有する。ソース／ドレイン領域５７は、Ｎ型不純物が拡散された拡散層を含む。ＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴとの間は、素子分離絶縁膜６０によって分離されている。ＰＭＯＳトランジスタＰＴおよびＮＭＯＳトランジスタＮＴのゲート絶縁膜５１は、例えば酸化シリコン膜からなり、ゲート電極５２は、ポリシリコン膜５３と金属膜５４との積層膜からなる。なお、ＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴを含む素子がデバイス配置領域Ｒｄｖ上には、層間絶縁膜５８が配置され、ソース／ドレイン領域５７に接続される図示しないコンタクト、コンタクトに接続される図示しない配線層などがさらに配置され、デバイス層２０となる。

ダイシング領域Ｒｄには、基本的にはデバイス配置領域Ｒｄｖに配置された膜が配置される。つまり、この場合には、ダイシング領域Ｒｄ上には、ＣＭＯＳトランジスタＣＴのゲート構造５０と同じ材料である酸化シリコン膜５１ａ、ポリシリコン膜５３ａおよびタングステン膜５４ａが積層して配置されることになる。なお、ダイシング領域Ｒｄ上には、酸化シリコン膜などからなる層間絶縁膜５８などが配置される。

図１２は、酸化シリコン膜とポリシリコン膜とが積層された多層膜でポリシリコン膜の膜厚を固定にして酸化シリコン膜の膜厚を変えたときのウェハの第２面側からレーザ光を入射したときの反射率の変化を示す図である。図１３は、酸化シリコン膜とポリシリコン膜とが積層された多層膜で酸化シリコン膜の膜厚を固定にしてポリシリコン膜の膜厚を変えたときのウェハの第２面側からレーザ光を入射したときの反射率の変化を示す図である。横軸は、図１２では、酸化シリコン膜５１ａの膜厚を示し、図１３では、ポリシリコン膜５３ａの膜厚を示している。また、これらの図で、縦軸は反射率を示している。

図１２に示されるように、ポリシリコン膜５３ａを１００ｎｍの膜厚に固定した場合には、酸化シリコン膜５１ａの膜厚が約７０ｎｍで、反射率が約５％となり、最低となる。膜厚が約７０ｎｍよりも薄くなると反射率は増加し、また、膜厚が約７０ｎｍよりも厚くなっても反射率は増加する。

図４で示したように、鏡面研磨ウェハ４１では、反射率が１７％で、ステルスダイシングによって改質層３１が正常に形成されていた。そこで、ポリシリコン膜５３ａが１００ｎｍの場合の反射率が１７％以下となる酸化シリコン膜５１ａの膜厚は、図１２より、約３０ｎｍ〜約１１５ｎｍとなる。つまり、ポリシリコン膜５３ａが１００ｎｍで、酸化シリコン膜５１ａが約３０〜１１５ｎｍであれば、ステルスダイシング時のレーザ光Ｌの反射を抑制することができる。

また、図１３に示されるように、酸化シリコン膜５１ａを１００ｎｍの膜厚に固定した場合には、ポリシリコン膜５３ａの膜厚が約９０ｎｍで、反射率が略０％となり、最低となる。膜厚が約９０ｎｍよりも薄くなると反射率は増加し、また、膜厚が約９０ｎｍよりも厚くなっても反射率は増加する。

酸化シリコン膜５１ａが１００ｎｍの場合の反射率が１７％以下となるポリシリコン膜５３ａの膜厚は、図１３より、約６５ｎｍ〜約１００ｎｍとなる。つまり、酸化シリコン膜５１ａが１００ｎｍで、ポリシリコン膜５３ａが約６５〜１０５ｎｍであれば、ステルスダイシング時のレーザ光Ｌの反射を抑制することができる。

このように、多層膜が酸化シリコン膜５１ａとポリシリコン膜５３ａとが積層される場合でも、それぞれの膜厚を適切に制御することによって、ステルスダイシング時のレーザ光Ｌの反射を抑制することができる。

つぎに、このような構成の半導体装置の製造方法について説明する。図１４−１〜図１４−６は、第３の実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず。図１４−１（ａ）に示されるように、半導体基板であるデバイスウェハ１１の第１面１１ａに、ＳＴＩ（Shallow Trench Isolation）法などの方法によって、素子分離絶縁膜が形成される。また、素子分離絶縁膜６０で区画される所定の領域にウェル注入を行って、Ｐウェル１２ＰおよびＮウェル１２Ｎを形成する。

ついで、図１４−１（ｂ）に示されるように、素子分離絶縁膜が形成されたデバイスウェハ１１の第１面１１ａ上の全面にゲート絶縁膜５１となる酸化シリコン膜５１１を形成する。その後、図１４−２（ｃ）に示されるように、デバイス配置領域Ｒｄｖをレジストパターンなどでマスクし、ダイシング領域Ｒｄ上に酸化シリコン膜５１２を形成する。ここでは、図１４−１（ｂ）と図１４−２（ｃ）で形成される酸化シリコン膜５１１，５１２の合計の膜厚が所定値となるように、酸化シリコン膜５１２を形成する。

ついで、図１４−２（ｄ）に示されるように、酸化シリコン膜５１１，５１２上にゲート電極５２の一部となるポリシリコン膜５３を形成する。その後、図１４−３（ｅ）に示されるように、デバイス配置領域Ｒｄｖをレジストパターンなどでマスクし、ダイシング領域Ｒｄ上にポリシリコン膜５３２を形成する。ここでは、図１４−２（ｄ）と図１４−３（ｅ）で形成されるポリシリコン膜５３，５３２の合計の膜厚が所定値となるように、ポリシリコン膜５３２を形成する。

ついで、図１４−３（ｆ）に示されるように、ポリシリコン膜５３，５３２上にゲート電極５２の一部となるタングステン膜５４を形成する。その後、図１４−４（ｇ）に示されるように、リソグラフィ技術およびエッチング技術を用いて、タングステン膜５４、ポリシリコン膜５３および酸化シリコン膜５１１を加工し、デバイス配置領域ＲｄｖのＮウェルＮＷ上およびＰウェルＰＷ上の所定の位置に所定の形状のゲート構造５０を形成する。つまり、酸化シリコン膜５１１はゲート絶縁膜５１となり、ポリシリコン膜５３およびタングステン膜５４はゲート電極５２となる。そして、ＮウェルＮＷ上およびＰウェルＰＷ上には、ゲート絶縁膜５１およびゲート電極５２が積層されたゲート構造５０が形成される。また、ダイシング領域Ｒｄでは、デバイスウェハ１１とタングステン膜５４との間に、酸化シリコン膜５１１，５１２およびポリシリコン膜５３，５３２が積層された多層膜からなる反射率低減層１３が形成される。なお、以下では、酸化シリコン膜５１１，５１２を合わせて酸化シリコン膜５１ａと表記し、ポリシリコン膜５３，５３２を合わせてポリシリコン膜５３ａと表記する。

ついで、図１４−４（ｈ）に示されるように、ゲート構造５０をマスクとしてイオン注入を行い、ＮウェルＮＷにはＰ型不純物からなる高濃度拡散層からなるソース／ドレイン領域５７を形成し、ＰウェルＰＷにはＮ型不純物からなる高濃度拡散層からなるソース／ドレイン領域５７を形成する。これによって、ＮウェルＮＷにはＮＭＯＳトランジスタＮＴが形成され、ＰウェルＰＷにはＰＭＯＳトランジスタＰＴが形成される。その後、デバイスウェハ１１上に、図示しない他の素子、配線層、および層間絶縁膜５８などが形成され、デバイス層１２が形成される。

デバイス層１２が形成された後、図１４−５（ｉ）に示されるように、デバイス層１２が形成されたデバイスウェハ１１の第１面１１ａ側にパッシベーション膜２１を形成する。パッシベーション膜２１は、例えばポリイミド膜である。また、パッシベーション膜２１上にテープ２２を貼りつける。

ついで、図１４−５（ｊ）に示されるように、第２面側からデバイスウェハ１１を所定の厚さになるまで研削を行う。例えば、３０μｍ以下の厚さとなるまで裏面研削が行われる。

その後、図１４−６（ｋ）に示されるように、ステルスダイシングによって、デバイスウェハ１１のダイシング領域Ｒｄに沿って、所定の間隔で改質層３１を形成する。このとき、ダイシング領域Ｒｄには、反射率低減層１３が形成されているので、レーザ光Ｌのタングステン膜５４ａでの反射が抑えられ、タングステン膜５４ａで反射したレーザ光Ｌが改質層３１の生成を阻害することがない。その結果、デバイスウェハ１１の第２面１１ｂから所望の深さに改質層３１を形成することができる。

そして、図１４−６（ｌ）に示されるように、改質層３１が形成された後、テープを外周に向かって全体を引っ張る。これによって、チップ１００に個片化される。以上によって、半導体装置が製造される。

なお、ここでは、ステルスダイシングで使用するレーザ光Ｌの波長が１，３４２ｎｍである場合にレーザ光Ｌの反射率を抑制することができる多層膜について説明した。しかし、ステルスダイシングで使用するレーザ光Ｌの波長が変われば、それに応じて反射率低減層１３の多層膜の構成は変わる。つまり、使用するレーザ光Ｌの波長に応じて、多層膜の種類および多層膜を構成する各膜の膜厚を変えればよい。

第３の実施形態では、デバイスウェハ１１と金属膜との間に、反射率低減層１３として薄膜光学によって反射を抑制する多層膜を設けた。これによって、ステルスダイシング時のレーザ光Ｌの反射による改質層３１の生成の阻害が抑制される。その結果、厚さの薄いデバイスウェハ１１でも所望の位置に改質層３１を形成することができ、デバイスウェハ１１を個片化することができる。

また、デバイスウェハ１１のデバイス配置領域ＲｄｖにＣＭＯＳトランジスタＣＴが配置される場合には、ＣＭＯＳトランジスタＣＴで使用されるゲート絶縁膜５１およびゲート電極５２を構成するポリシリコン膜５３からなる多層膜を反射率低減層１３として利用することができる。その結果、ダイシング領域Ｒｄにデバイス配置領域Ｒｄｖに配置されるデバイス層１２の形成工程とは全く異なる多層膜の形成工程を導入する場合に比して、反射率低減層１３を形成する手間を軽減することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 半導体装置、１１ デバイスウェハ、１１ａ 第１面、１１ｂ 第２面、１２ デバイス層、１３ 反射率低減層、２０ デバイス層、２１ パッシベーション膜、２２ テープ、３０ 集光点、３１ 改質層、３２ ボイド、３３ 亀裂、５０ ゲート構造、５１ ゲート絶縁膜、５１ａ 酸化シリコン膜、５２ ゲート電極、５３ ポリシリコン膜、５４ タングステン膜、５７ ソース／ドレイン領域、５８ 層間絶縁膜、６０ 素子分離絶縁膜、１００ チップ、１１１ 半導体基板。

Claims (10)

1. 半導体基板の第１領域の第１面上に配置されるデバイス層と、
   前記半導体基板の前記第１領域の周囲に設けられる第２領域の前記第１面上に配置され、前記第１面上に金属膜が配置された場合の前記第１面に対向する第２面側から入射されるレーザ光の反射率に比して反射率を低減する反射率低減層と、
   前記第２領域の前記半導体基板の側面に設けられる改質層と、
   を備え、
   前記第２領域の前記半導体基板の側面は、前記半導体基板の中を伸展した切断面である半導体装置。
2. 前記反射率低減層は、前記レーザ光を散乱させる凹凸構造を有する請求項１に記載の半導体装置。
3. 前記反射率低減層は、前記レーザ光に対する反射を抑制する多層膜を含む請求項１に記載の半導体装置。
4. 前記反射率低減層は、誘電率の異なる複数の膜が積層された前記多層膜を含む請求項３に記載の半導体装置。
5. 前記反射率低減層は、
   前記半導体基板の前記第１面上に配置される絶縁膜と、
   前記絶縁膜上に配置される半導体膜と、
   を有する請求項３に記載の半導体装置。
6. 前記反射率低減層は、前記半導体基板の前記第２領域で、前記第２面から前記レーザ光を入射させ、前記第１面から出射される前記レーザ光を用いて測定したときの反射率が１７％以下となる厚さを有する請求項４または５に記載の半導体装置。
7. 前記反射率低減層上に配置される金属膜をさらに備える請求項１から６のいずれか１つに記載の半導体装置。
8. 前記半導体基板は、３０μｍ以下の厚さを有する請求項１から７のいずれか１つに記載の半導体装置。
9. 前記改質層は、ボイドと、前記ボイドの前記第１面に対向する第２面側に配置される亀裂と、を有し、
   前記ボイドの前記第１面側に最も近い位置は、前記第１面から６μｍの範囲内に存在する請求項１から８のいずれか１つに記載の半導体装置。
10. 半導体基板の第１面上の第１領域上にはデバイス層を形成し、前記第１領域の周囲に設けられる第２領域上には反射率低減層を形成し、
    前記半導体基板が所定の厚さとなるように、前記半導体基板の前記第１面に対向する第２面を研削し、
    前記第２領域に沿って所定の周期でレーザ光を照射して、前記半導体基板の内部に改質層を形成し、
    前記改質層に沿って、前記第１面側に亀裂を生成して前記半導体基板を個片化することを含み、
    前記反射率低減層は、前記第１面上に金属膜が配置された場合の前記第２面側から入射されるレーザ光の反射率に比して反射率を低減する構成を有する半導体装置の製造方法。

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