JP2020202003A - フェイルビット数計数回路及び不揮発性半導体記憶装置 - Google Patents

フェイルビット数計数回路及び不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2020202003A
JP2020202003A JP2019109833A JP2019109833A JP2020202003A JP 2020202003 A JP2020202003 A JP 2020202003A JP 2019109833 A JP2019109833 A JP 2019109833A JP 2019109833 A JP2019109833 A JP 2019109833A JP 2020202003 A JP2020202003 A JP 2020202003A
Authority
JP
Japan
Prior art keywords
circuit
data
fail
page buffer
counting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019109833A
Other languages
English (en)
Other versions
JP6757447B1 (ja
Inventor
晶智 中山
Akitomo Nakayama
晶智 中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powerchip Semiconductor Manufacturing Corp
Original Assignee
Powerchip Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powerchip Semiconductor Manufacturing Corp filed Critical Powerchip Semiconductor Manufacturing Corp
Priority to JP2019109833A priority Critical patent/JP6757447B1/ja
Priority to US16/796,957 priority patent/US11004522B2/en
Priority to TW109110853A priority patent/TWI725799B/zh
Priority to CN202010311415.6A priority patent/CN112086123B/zh
Application granted granted Critical
Publication of JP6757447B1 publication Critical patent/JP6757447B1/ja
Publication of JP2020202003A publication Critical patent/JP2020202003A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

【課題】従来技術に比較して高精度でかつ高速に動作することができるフェイルビット数計数回路を提供する。【解決手段】各ページバッファ部からのパスビットを示す計算結果データに対してオンとなり、フェイルビットを示す計算結果データに対してオフとなる複数のスイッチ素子を直列に接続して直列回路で構成されたデータ転送回路を備え、制御回路は、データ転送回路の一方の入力端子に計数イネーブル信号を入力し、所定周期のクロックに応じて計数イネーブル信号を次段のオフのスイッチ素子まで直列回路を介して順次転送し、データ転送回路の一方の入力端子に計数イネーブル信号を入力した後、データ転送回路の他方の出力端子に計数イネーブル信号が到達するまでのクロックの数をフェイルビット数として計数するクロックカウンタを備える。【選択図】図３Ａ

Description

本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）のためのフェイルビット数計数回路と、当該フェイルビット数計数回路を備えた不揮発性半導体記憶装置とに関する。
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、非特許文献１〜４参照。）。
ＥＥＰＲＯＭフラッシュメモリ、特にＮＡＮＤ型フラッシュメモリにおいては、通常ページ単位でデータ書き込み及び読み出しが行われ、これにより実効的に高速のデータ書き込み及び読み出しを行うことができ、データ消去は通常複数ページを含むブロック単位で行われ、これにより高速のデータ消去を行うことができる。当該ＮＡＮＤ型フラッシュメモリにおいては、エラー訂正コード（ＥＣＣ）回路が搭載されているために、読み出し及び書き込み動作の時、エラーが発生しても、搭載されたエラー訂正コード回路によってエラーを補正でき、そのため、補正可能なフェイルビット数を含む。
当該ＮＡＮＤ型フラッシュメモリは複数のアレイブロック又はメモリブロックからなるアレイを含み、一般に、アレイは許容可能な不良ブロックを含み、そのような不良ブロックは実質的に使用されない。パッケージされた又は完成したＮＡＮＤ型フラッシュメモリ装置について出荷の前にテスト動作を実行する時、アレイの正常なアレイブロックのうち少なくとも１つがフェイルビットを含むものとして判別される場合、そのようなメモリ装置は廃棄される。テスト動作で発見されたアレイブロックのフェイルビット数が訂正可能なフェイルビット数を超過しないと、テスト動作で判別された不良ブロックを含むＮＡＮＤ型フラッシュメモリはエラー訂正コード回路を使用でき、これにより、歩留まりを向上できる。
これに対して、ページバッファに接続されるフェイルビットカウント回路を備えて、より短時間でフェイルビット数を計数する方法が提案されている（例えば、特許文献５参照）。
また、特許文献６において、不揮発性半導体メモリ装置にデータをプログラムし、もしくはデータを読み出す過程で発生するフェイルビット数を正確にカウントし、歩留まりを向上させるためのフェイルビット数の計数方法が提案されている。このフェイルビット数の計数方法では、フェイルビット検出ブロックはフェイルビット検出命令信号に応じて動作し、列選択回路によって選択されたデータビットがフェイルビットを含むかを判別し、判別結果に従うフェイルフラグ信号を出力する。フェイルビットカウンタ及びラッチブロックは前記フェイルフラグ信号に応じて選択された行のメモリセルに格納されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを格納する。データ出力バッファブロックはフェイルビット読み出し命令信号の活性化区間の間、前記フェイルコードを読み出しイネーブル信号に同期して、入出力ピンを通じて外部に出力する。
図１は従来例に係るＮＡＮＤ型フラッシュメモリで用いるページバッファ２０１とフェイルビット検出回路の構成を示すブロック図である。
図１の回路は、ＭＯＳトランジスタＱ２０１〜Ｑ２０６及びフェイル判定回路であるインバータ２０２と、しきい値電流である基準電流ｉＲｅｆ（ｎ＋０．５）を流す電流源２０３とを備える。ここで、ｎは擬似判定設定値（自然数）である。ページバッファ２０１からのデータに対応する電圧がＭＯＳトランジスタＱ２０３のゲートに印加され、所定のバイアス電圧ＪＤＧがＭＯＳトランジスタＱ２０４のゲートに印加される。ＭＯＳトランジスタＱ２０１、Ｑ２０２はカレントミラー回路を構成し、ページバッファ回路２０のデータに対応する検出電流ｉＰＢがＭＯＳトランジスタＱ２０１からＭＯＳトランジスタＱ２０３，Ｑ２０４に向かって流れ、当該検出電流ｉＰＢに対応する電流がＭＯＳトランジスタＱ２０２に流れる。一方、ＭＯＳトランジスタＱ２０６に流れる基準電流ｉＲｅｆ（ｎ＋０．５）に対応する電流がＭＯＳトランジスタＱ２０５に流れ、ＭＯＳトランジスタＱ２０２からＭＯＳトランジスタＱ２０５に向かって流れる電流に基づく発生する、検出点Ｔ１の電圧に基づいて、判定回路であるインバータ２０２は、パスビット又はフェイルビットを示す計算結果（Ｃａｌｃｕｌａｔｉｏｎ Ｒｅｓｕｌｔ）データ（以下、ＣＲデータという。）ＲＥＳＵＬＴを出力する。
ここで、例えばページバッファ２０１の周辺のＭＯＳトランジスタＱ２０４はチップサイズに影響を与えるため、可能な限り小型に設計され、ＭＯＳトランジスタＱ２０２のサイズは仕様に依存して決定される。
特開平９−１４７５８２号公報。 特開２０００−２８５６９２号公報。 特開２００３−３４６４８５号公報。 特開２００１−０２８５７５号公報。 特開２００２−１４０８９９号公報。 特開２００２−１９７８９８号公報。
すべてのページバッファのデータ（図１のページバッファ２０１の出力）を通常の読み出し動作により確認すると多くの時間がかかり、それを処理するデータバスに接続されたカウンタ回路も必要となるため、通常のすべてのページバッファを共通に接続した配線を使用したアナログ動作方式で構成されている。この場合において、当該アナログ動作はノイズや素子のバラツキの影響を受ける。また、ページバッファ２０１の数が非常に多く、トランジスタサイズが非常に小さいため、その変動による現在の影響をチェックする必要がある。そしてこの方法はノイズの影響を受けるため、他の操作は同じタイミングで並行して行われることはなく、それによって動作時間は増大するという課題があった。さらに、フェイルビット検出回路がアナログ回路のために、検出精度が仕様に対して十分でない場合が多いという課題があった。
本発明の目的は以上の問題点を解決し、従来技術に比較して高精度でかつ高速に動作することができるフェイルビット数計数回路と、当該フェイルビット数計数回路を備えた不揮発性半導体記憶装置を提供することにある。
本発明の一態様に係る不揮発性半導体記憶装置のためのフェイルビット数計数回路は、
複数のメモリセルからなる不揮発性のメモリセルアレイと、複数のセグメントからなるデータを上記メモリセルアレイに対してページバッファを介して書き込み及び上記メモリセルアレイから前記ページバッファを介して読み出しを制御し、書き込み又は読み出し時に発生するフェイルビット数を計数する制御回路とを備えた、不揮発性半導体記憶装置のためのフェイルビット数計数回路であって、
前記ページバッファは、パスビット又はフェイルビットを示すＣＲデータを出力する所定容量の複数のページバッファ部に分割され、
前記各ページバッファ部からのパスビットを示すＣＲデータに対してオンとなり、フェイルビットを示すＣＲデータに対してオフとなる複数のスイッチ素子を直列に接続して直列回路で構成されたデータ転送回路を備え、
前記制御回路は、前記データ転送回路の一方の入力端子に計数イネーブル信号を入力し、所定周期のクロックに応じて前記計数イネーブル信号を次段のオフの前記スイッチ素子まで前記直列回路を介して順次転送し、
前記データ転送回路の一方の入力端子に計数イネーブル信号を入力した後、前記データ転送回路の他方の出力端子に前記計数イネーブル信号が到達するまでの前記クロックの数をフェイルビット数として計数するクロックカウンタを備えたことを特徴とする。
従って、本発明に係るフェイルビット数計数回路によれば、従来技術に比較して高精度でかつ高速に動作することができるフェイルビット数計数回路を提供できる。
従来例に係るＮＡＮＤ型フラッシュメモリで用いるページバッファとフェイルビット検出回路の構成を示すブロック図である。 実施形態に係るＮＡＮＤ型フラッシュメモリの構成例を示すブロック図である。 図２のページバッファ回路２０の構成例を示す回路図である。 図３Ａのページバッファ回路２０の動作を示す各信号のタイミングチャートである。 変形例に係るページバッファ回路２０を含む回路の構成例を示す回路図である。 図３のページバッファ回路２０の動作を示す図であって、データラッチリセットからクロックカウンタ１７への前段からの転送データの転送期間を示すタイミングチャートである。 図３の３個のクロックカウンタ１７−０〜１７−２からのフェイルビット数のデータを転送する回路を示すブロック図である。 図３のページバッファ回路２０の構成例及び動作例を示す回路図である。 図６のページバッファ回路２０の動作例を示すタイミングチャートである。 図３のページバッファ回路２０の構成において、ＣＲデータリセット時の初期状態の各信号レベルを示す回路図である。 図３のページバッファ回路２０の構成において、自段のＣＲデータがパスビットでかつ前段からの転送データがＬレベルであるときの各信号レベルを示す回路図である。 図３のページバッファ回路２０の構成において、自段のＣＲデータがパスビットでかつ前段からの転送データがＨレベルであるときの各信号レベルを示す回路図である。 図３のページバッファ回路２０の構成において、自段のＣＲデータがフェイルビットでかつ前段からの転送データがＬレベルであるときの各信号レベルを示す回路図である。 図３のページバッファ回路２０の構成において、前段からの転送データがＨレベルでかつ自段のＣＲデータがフェイルビットからパスビットに変化するときの各信号レベルを示す回路図である。 図３のページバッファ回路２０のデータ転送回路１６の各動作例を示す回路図である。 図１３のデータ転送回路１６においてデータ転送期間Ｔｔｒを示すタイミングチャートである。 変形例に係るページバッファ回路２０Ａの構成例を示す回路図である。
以下、本発明にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
図２は実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
図２において、本実施形態に係るＮＡＮＤ型フラッシュメモリは、そのチップ動作を制御するチップ動作制御回路３０と、メモリセルアレイ１０と、その動作を制御するＣＰＵ（中央演算回路）により構成されるチップ動作制御回路１８及びロウ制御回路１２と、プログラム電圧等を発生する高電圧発生回路１３と、データ書き換え及び読み出し並びにラッチを含むページバッファ回路２０と、入出力端子２１を介して入出力されるデータを一時的に格納するデータ入出力バッファ２２と、メモリセルアレイ１０内のヒューズ領域のデータの制御を行うヒューズ制御回路（図示せず）と、ヒューズ領域のデータを一時的に格納するヒューズレジスタ（図示せず）とを備えて構成される。ここで、ページバッファ回路２０は、ページバッファ１４と、カラム制御回路３０と、ＣＲデータラッチ１５と、データ転送回路１６と、クロックカウンタ１７とを備えて構成される。なお、ＣＲデータラッチ１５とデータ転送回路１６とクロックカウンタ１７により、フェイルビット数計数回路１９を構成する。
メモリセルアレイ１０は、スタックト・ゲート構造の電気的書き換え可能な複数の不揮発性メモリセルを直列接続してＮＡＮＤセルユニットが構成される。１本のワード線により選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットの範囲がデータ消去の単位である１ブロックとなる。ページバッファ１４は書き換え及び読み出し回路であり、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路及びラッチ回路を含む。
ここで、メモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、１個の入出力端子２１との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線及びビット線の選択を行うために、それぞれロウデコーダを含むロウ制御回路１２及びカラムデコーダを含むカラム制御回路３０が設けられている。カラム制御回路３０はＣＰＵからなるチップ動作制御回路１８により制御され、カラム制御回路３０には、所定のデータ長の各領域でフェイルビット数を計数するフェイルビット数計数回路１９が接続され、カラム制御回路３０は、データ入出力バッファ２２からのデータの書き込み、消去及び、データ入出力バッファ２２への読み出しのシーケンス制御を行う。また、高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
図２において、入出力バッファ２２は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ２２及びデータ線並びにカラム制御回路３０を介して、入出力端子２１とページバッファ１４の間でデータの転送が行われる。入出力端子２１から入力されるアドレス信号は、カラム制御回路３０内のアドレスレジスタに保持され、ロウ制御回路１２及びカラム制御回路３０内のカラムデコーダに送られてデコードされる。入出力端子２１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされて所定のコマンドレジスタに保持され、これによりカラム制御回路３０が制御される。また、種々の外部制御信号はチップ動作制御回路１８に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、データ入出力バッファ２２でのデータラッチ、転送等の制御に用いられ、さらにカラム制御回路３０に送られて、動作制御が行われる。
図２において、ページバッファ１４はＣＲデータラッチ１５に接続される。ページバッファ１４により判定された、メモリセルアレイ１０の各メモリセルにおけるパスビット又はフェイルビットを示すページバッファのデータ（以下、ＰＢデータという。）は、ＣＲデータラッチ１５においてクロックＣＬＢ毎に初期値として一時的に格納され、それ以降は、格納されたＣＲデータが前段からの転送データに基づいて変化する。自段のデータ転送回路１６は、表１を参照して詳細後述するように、前段からの転送データ転送回路１６からの転送データ又はＰＢＣデータ（ＰＢデータに対応しかつＰＢデータの値と同一の値を有するデータをいう。なお、自段のデータ転送回路１６から次段のデータ転送回路１６に送信するデータは、前段からの転送データ転送回路１６からの転送データ又は自段のＰＢＣデータであるが、説明の便宜上、総称して「転送データ」という。）と、ＣＲデータラッチ１５に格納されたＣＲデータに基づいて、次段に送信するデータ（転送データ又はＰＢＣデータのいずれか）を演算し決定して次段のデータ転送回路１６に送信する。次いで、データ転送回路１６によりフェイル数に対応する数のクロックＣＬＫＢの後に、計数アップ信号ＣＮＴＵＰＢがクロックカウンタ１７に転送されて、クロックカウンタ１７が計数したクロック数によりフェイルビット数が示される。当該フェイルビット数はＣＰＵであるチップ動作制御回路１８に転送されて合計のフェイルビット数が計数される。なお、クロックＣＬＫＢは所定周期で繰り返されるクロック信号である。
図３Ａは図２のページバッファ回路２０の構成例を示す回路図であり、図３Ｂは図３Ａのページバッファ回路２０の動作を示す各信号のタイミングチャートである。また、図４は図３Ａのページバッファ回路２０の動作を示す図であって、データラッチリセットからクロックカウンタ１７への前段からの転送データの転送期間を示すタイミングチャートである。図３Ａは、２Ｋバイトのページバッファ回路２０であって、ＥＣＣ３２ビット／５１２バイトの構成例を示す。この例では、ページバッファ回路２０は、フェイルビット計数のために８つのセグメントに分割されている。
図３Ａにおいて、１バイト毎にページバッファ１４、ＣＲデータラッチ１５及びデータ転送回路１６のＰチャネルＭＯＳトランジスタＰｎが設けられ、パスビット又はフェイルビットを示すＣＲデータＦＡＩＬ０〜ＦＡＩＬ２５５はページバッファ１４からＣＲデータラッチ１５を介してＭＯＳトランジスタＰｎの各ゲートに印加される。ここで、ＣＲデータＦＡＩＬ０〜ＦＡＩＬ２５５は、パスビットのときＬレベルであり対応するＰチャネルＭＯＳトランジスタＰｎをオンにする一方、フェイルビットのときＨレベルであり対応するＰチャネルＭＯＳトランジスタＰｎをオフする。データ転送回路１６において、例えば２５５個のＭＯＳトランジスタＰｎ（ｎ＝０，１，２，…，２５５）が直列に接続され、当該直列回路の一方側から、計数イネーブル信号ＣＮＴＥＮが印加され、他方側からフェイル数に対応する数のクロックＣＬＫＢの後に計数アップ信号ＣＮＴＵＰＢのパルスが出力される。すなわち、計数アップ信号ＣＮＴＵＰＢがＬレベルからＨレベルになったときに、クロックカウンタ１７が計数したクロックＣＬＫＢのクロック数がフェイル数を示す。ここで、図４に示すように、クロックＣＬＫＢに基づく前段からの転送データチェックの後、ＣＲデータラッチ１５によるデータラッチリセットから次のクロックＣＬＫＢまでの間に、１個のクロックＣＬＫＢが１個のフェイルビット（図３Ａでは、１バイトのページバッファ１４に対するフェイル）に対応し、クロックカウンタ１７が計数するクロック数に基づいてフェイル数を得ることができる。なお、データ転送回路１６の詳細動作については、図６〜図１４を参照して詳述する。
図３Ａにおいて、例えばクロックカウンタ１７にはテスト用のフェイルビット設定値ＦＢＳ（フェイル許容値）が入力され、フェイル計数値が当該フェイルビット設定値ＦＢＳ以上となったときにクロックカウンタ１７の計数データＣＮＴＲＥＳＵＬＴ２＜７：０＞はチップ動作制御回路１８に出力される一方、フェイル計数値が当該フェイルビット設定値ＦＢＳ未満のとき当該クロックカウンタ１７の動作が停止される。このことは、通常、仕様値の最大フェイル数を設定することで不必要なカウントを抑え動作時間の増加を防止することができる。一方、テスト時には当該制限を解除し、対象エリア内のフェイルビットを全て検出するまでカウンタは動作し続ける。すなわち、本実施形態で２５６個のページバッファ１４が接続されている場合においてすべてのビットのＰＢデータがフェイルのときは、最大２５６回クロックする。
図３Ｂは図３Ａのページバッファ回路２０の動作を示す各信号のタイミングチャートである。以下、フェイルビット設定値ＦＢＳについて以下に説明する。
当該フェイルビット設定値ＦＢＳは、設定されたクロックＣＬＫのパルス回数＋１でマスク信号がＣＰＵから出力され、次のクロックＣＬＫはカウントの有無に関わらず、計数データＮＴＲＥＳＵＬＴ０〜２＜７：０＞から情報信号が出力される。後述する図８の場合、２５６ビットのフェイル表現が必要なので、当該計数データＮＴＲＥＳＵＬＴ０〜２＜７：０＞は例えば８ビットバスで伝送される。ここで、バス幅は、不揮発性半導体記憶装置の仕様によって決定される。例えば３２ビットまでしか計数しないときは、５ビットのバス幅でもよい。従って、フェイルビット設定値ＦＢＳはその範囲内で設定される。
図３Ｂの例１は、フェイル数がフェイルビット設定値ＦＢＳ以下であった場合であり、例２はフェイルビット設定値ＦＢＳを超えた場合を示す。ここで、例１は３クロックなので３ビットのフェイル情報信号が出力される。また、例２は４ビットのフェイルの場合であり、フェイルビット設定値ＦＢＳを３ビットにした場合、フェイルビット設定値ＦＢＳが（ｎ＋１）の４クロック目でＨレベルになる。このとき、まだＣＮＴＵＰＢがＬレベルの場合、計数データＣＮＴＲＥＳＵＬＴｎ＜３：０＞の出力値がすべて「１］になり、チップ動作制御回路（ＣＰＵ）１８が持つ現在のクロック数を追い越した場合、フェイルビット設定値ＦＢＳの許容範囲又は許容値を超えたと判定する。すべてのセクターがどちらかになれば、クロックＣＬＫの発生を停止して次の動作に移る。なお、ここで、フェイルビット設定値ＦＢＳは、各セクター毎に設定することもできるが、バス幅が増加する。
なお、さらに、計数データＣＮＴＲＥＳＵＬＴｎ＜３：０＞の出力値がすべて「１」になることは一例であって、この場合、専用線で伝送してもよい。
図３Ｃは、変形例に係るページバッファ回路２０を含む回路の構成例を示す回路図である。図３Ａでは、クロックカウンタ１７をフェイルビット数計数回路１９内に設けているが、本発明はこれに限らず、図３Ｃに示すように、ＣＰＵで構成されるチップ動作制御回路１８内に設けてもよい。図３Ｃにおいて、フェイルビット設定値ＦＢＳはチップ動作制御回路（ＣＰＵ）１８内にクロックカウンタ１７Ａとして内蔵してもよい。クロックカウンタ１７Ａは、すべてのセクターの動作が終了するまで動作し、各計数データＣＮＴＵＰＢ＜７：０＞が出力されたタイミングで当該値をストアする。後の動作は図３Ａの回路と同様である。
なお、図２〜図１４の実施形態において、１段当たりのページバッファ１４は８ビットのＰＢデータを処理し、２５６個のデータ転送回路１６を直列に接続して２５６バイト分のＰＢデータを処理しているが、これらの数値は一例であって、本発明はこれに限らず、別の数値であってもよい。また、実施形態では、１段のＣＲデータラッチ１５でラッチされて、データ転送回路１６で演算するのは前記８ビット中１ビットのみであり、一連のフェイルビットカウント動作を８回繰り返すことで初めて８ビットのＰＢデータについてのフェイル数を判別することができる。
図５は図３Ａの３個のクロックカウンタ１７−０〜１７−２からのフェイルビット数のデータを転送する回路を示すブロック図である。図５において、各クロックカウンタ１７−０〜１７−２からのフェイルビット数のデータＣＮＴＲＥＳＵＬＴ０〜２＜７：０＞がチップ動作制御回路１８に転送されて、それらの合計のフェイルビット数が計算される。図３Ａ及び図５から明らかなように、連続する３個のブロック（３個のクロックカウンタ１７−０〜１７−２）のフェイル数の総和を計算することで、許容フェイル数を増大できる。メモリコントローラが示すスタートアドレスがフレキシブルの場合、スペックである５１２バイト単位がどこに当たるかわからない。そのため従来は全てのブロックでスペック（例えば３２ビット）数を下回る設定をしている（すなわち、上述のように、すべてのページバッファを共通に接続した配線を使用したアナログ動作方式で構成している）。
図６は図３Ａのページバッファ回路２０の構成例及び動作例を示す回路図である。図６の動作例では、ＭＯＳトランジスタＰ１，Ｐ２，Ｐ２５４の各ゲートに対してＨレベルのフェイル信号（すなわち、３ビットのフェイルビット）が印加されている場合であり、ターゲットＰＢ１４はＭＯＳトランジスタＰ２５４に接続されるページバッファとする。
図６において、計数イネーブル信号ＣＮＴＥＮが入力される前の初期状態では、ＭＯＳトランジスタＰ１，Ｐ２，Ｐ２５４がオフとなっており、一方、他のＭＯＳトランジスタＰ０，Ｐ３〜Ｐ２５３，Ｐ２５５はオンとなっている。すなわち、この状態で計数イネーブル信号ＣＮＴＥＮを入力すると、ＭＯＳトランジスタＰ０を通過して、最初のオフ状態であるＭＯＳトランジスタＰ１のソースまで到達する。以下詳述するように、繰り返されるクロックＣＬＫＢ毎に、計数イネーブル信号ＣＮＴＥＮのパルスがオフ状態のＭＯＳトランジスタＰｎで停止した後、最後には、データ転送回路１６の全体の出力端子に出力されることになる。ここで、当該出力端子がＬ（初期）レベルからＨ（転送済）レベルになったとき、すなわち、Ｈレベルの計数アップ信号ＣＮＴＵＰＢが出力されたときのクロック計数値がフェイル数を示すことになる。
図７は図６のページバッファ回路２０の動作例の場合における動作を示すタイミングチャートである。ここで、ターゲットＰＢ１４はＭＯＳトランジスタＰ２５４に接続されるページバッファであり、３ビットフェイルビットの場合である。
図７の時刻ｔ１〜ｔ２の期間では、ＣＲデータがページバッファ１４からＣＲデータラッチ１５にラッチされる。次いで、時刻ｔ２〜ｔ３の期間では、ＭＯＳトランジスタＰ１のＣＲデータが転送され、時刻ｔ３〜ｔ４の期間では、ＭＯＳトランジスタＰ２のＣＲデータが転送される。なお、転送遅延期間Ｔｄは、ＣＲデータ転送による遅延期間を示しており、これは、１つ前のフェイルビットのＭＯＳトランジスタＰｎが遠い場合（図６及び図７の動作例では、ＭＯＳトランジスタＰ３〜Ｐ２５３までオン状態）に発生する。従って、クロックＣＬＫＢのレートはこれに基づいて設定される。次いで、時刻ｔ４以降において、ターゲットＰＢのＣＲデータラッチ１５のリセットが実行され、最終的には、当該データ転送回路１６の出力端子には、３個のクロックＣＬＫＢでその出力信号であるＨレベルの計数アップ信号ＣＮＴＵＰＢが出力される。すなわち、Ｈレベルの計数アップ信号ＣＮＴＵＰＢが出力されたときのクロックカウンタ１７のクロック計数値がフェイル数を示すことになる。
図８は図３Ａのページバッファ回路２０の構成において、ＣＲデータリセット時の初期状態の各信号レベルを示す回路図である。なお、図８〜図１２においては、１バイト（８ビット）のページバッファ１４に対する、ＣＲデータラッチ１５及びデータ転送回路１６の部分を示す。
図８において、ページバッファ１４は、カラムアドレス共通の８個のページバッファ部が並列に接続されて構成された１バイト部分のページバッファである。ページバッファ１４はＭＯＳトランジスタＱ１０１〜Ｑ１７２を備えて構成され、１バイトから選択されたページバッファ１４の１ビットのＰＢデータを初期値としてＣＲデータラッチ１５に転送して一時的に格納され、それ以降は、格納されたＣＲデータが前段からの転送データに基づいて変化する。ＣＲデータラッチ１５はＭＯＳトランジスタＱ１〜Ｑ６を備えて構成され、ここで、ＭＯＳトランジスタＱ１〜Ｑ４がＣＲデータを一時的にラッチするラッチ回路を構成し、ラッチされたＣＲデータはデータ転送回路１６のＭＯＳトランジスタＰｎのゲートに及びＭＯＳトランジスタＱ１７のゲートに印加される。
データ転送回路１６はＭＯＳトランジスタＱ１１〜Ｑ１７と、ナンドゲートＮ１〜Ｎ３とを備えて構成される。ここで、ＭＯＳトランジスタＱ１１，Ｑ１２はＣＲデータリセット回路１６Ｒを構成する。ナンドゲートＮ１は、ＦＡＩＬ、ＪＤｎ−１及びＣＬＫの入力信号がすべてＨレベルになったときにのみ状態が変化する。ナンドゲートＮ１，Ｎ２はラッチ回路を構成し、クロックＣＬＫＢ等に基づいて、前段からの転送データＪＤｎ−１をラッチする。なお、ＭＯＳトランジスタＱ１１，Ｑ１２は当該ラッチ回路をリセットするとき、もしくはデータ処理した結果を当該ラッチ回路に反映させるときに動作する。
図８においてＪＤｎ−１は前段からの転送データを示しており、当該端子は前段からの転送データ転送回路１６に接続され、なお、データ転送回路１６の初段は計数イネーブル信号ＣＮＴＥＮの信号源に接続される。また、ＪＤｎは、後述する表１に示すように、前段からの転送データＪＤｎ−１と、自段のＣＲデータとに基づいて演算された、次段への転送データ（上述のように、前段からの転送データ又は自段からのＰＢＣデータ（図１１））を示しており、当該端子は次段のデータ転送回路１６に接続される。なお、当該データ転送回路１６が最終段（Ｐ２５５）のときはクロックカウンタ１７に接続される。ＭＯＳトランジスタＱ１５は転送データＪｎのノードの初期リセットのために設けられ、Ｑ１３，Ｑ１４及びＱ１６は転送用電圧供給回路を構成し、複数のデータ転送回路１６の各ＰチャネルＭＯＳトランジスタＰｎが直列に接続されているので、それらのオン抵抗の増大により転送速度の低下が発生しないようにパスビットのＣＲデータによってＨレベルの計数イネーブル信号ＣＮＴＥＮが転送された後は、この回路から所定の電圧のＨレベルを供給することで当該問題点を回避することができ、高速にデータ転送できる。
ＰチャネルＭＯＳトランジスタＰｎは、自段のＣＲデータラッチ１５でラッチされたＣＲデータに応じてオン又はオフされるスイッチ素子であり、ＣＲデータがパスビット（Ｌレベル）のときオンになる一方、ＣＲデータがフェイルビット（Ｈレベル）のときにオフになる。ここで、フェイルビットのＣＲデータが存在する段でデータ転送が停止するように構成され、すべての段でパスビットのＣＲデータのときはデータ転送回路１６の出力端子まで計数イネーブル信号が一度に転送される。なお、リセット信号ＳＲＳＴ（ＳＲＳＴＢは反転信号）はＭＯＳトランジスタＰｎのストリング内をリセットするための信号であり、ＰチャネルＭＯＳトランジスタＰｎをオンするための上部ラッチ回路はリセット信号ＬＲＳＴに基づいてＣＲデータリセット回路１６Ｒによりリセットされる。
ここで、図８のデータ転送回路１６の動作を以下の表１に示す。
Figure 2020202003
なお、バリエーション４は図１２の遷移前の状態を示す。また、図８のページバッファ回路２０の各信号の意義は以下の通りである。
ＤＡＴＡＢ＜７：０＞：ページバッファ１４の読み出しデータ（ＰＢデータ）を反転したデータ（パスビット＝Ｌ，フェイルビット＝Ｈ）
ＪＤＧ＜７：０＞：ＣＲデータを出力するロジック（制御）信号であり、当該信号の動作は１つのページバッファ毎行われ、対象のページバッファは１回の動作で１つのみである。
ＲＤＥＮ：ＰＢデータをＣＲデータラッチ１５に取り込む信号であり、基本的には、ＪＤＧ＜７：０＞信号の論理和のロジックで生成される。
ＬＲＳＴ：ラッチリセット時と、前段の転送データＪＤｎ−１をラッチ（Ｎ１，Ｎ２による）に取り込むときに動作する信号である。
ＳＲＳＴ，ＳＲＳＴＢ：ＰチャネルＭＯＳトランジスタＰｎのストリングをリセットするための信号である。
ＣＬＫＢ：ローイネーブルのクロックであり、フェイル数を計数するために用いる。
ＪＤｎ−１：前段からの転送データである。
ＪＤｎ：前段からの転送データ及び自段のＣＲデータに基づく転送データであり、初期状態と、パスビットのときは、ＪＤｎ−１がそのままＪＤｎになる。
図９は図３のページバッファ回路２０の構成において、自段のＣＲデータがパスビットでかつ前段からの転送データがＬレベルであるときの各信号レベルを示す回路図である。また、図１０は図３のページバッファ回路２０の構成において、自段のＣＲデータがパスビットでかつ前段からの転送データがＨレベルであるときの各信号レベルを示す回路図である。
図９及び図１０に示すように、自段のＣＲデータがパスビットの場合、前段のＣＲデータの状態、クロックＣＬＫの状態に関わらず、前段の転送データをそのまま次段に転送する。例えばすべてのラッチされたＰＢデータがパスビットの場合、計数イネーブル信号ＣＮＴＥＮがＨレベルになったときにクロックＣＬＫの信号レベルに関わらず、最終段まで一気にデータ転送が完了する。そのときに転送用電圧供給回路（電源回路）を構成するＭＯＳトランジスタＱ１５，Ｑ１６も順次オンするので電圧降下による転送スピード低下を発生させない。
図１１は図３Ａのページバッファ回路２０の構成において、自段のＣＲデータがフェイルビットでかつ前段からの転送データがＬレベルであるときの各信号レベルを示す回路図である。また、図１２は図３Ａのページバッファ回路２０の構成において、前段からの転送データがＨレベルでかつ自段のＣＲデータがフェイルビットからパスビットに変化するときの各信号レベルを示す回路図である。
図１１に示すように、自段のＣＲデータがフェイルビットの場合は当該ＣＲデータを転送データに書き換える一方、自段のＣＲデータがフェイルビットで前段からの転送データがＬレベルのときの場合のみ、当該ＰＢデータに対応するデータであるＰＢＣデータをＭＯＳトランジスタＱ１７から次段に転送させる。すなわち、ＰＢデータがフェイルビットである場合、ＣＲデータラッチ１５内のＰＡＳＳ＝Ｌであること、ＤＡＴＡＢはＰＢデータの反転データであることから、これらのデータの極性が必ず同じであるため、フェイルビット（初期ＣＲデータ）によって、転送ストリングに擬似的にＰＢデータを送信することができる。本実施形態では、擬似的なＰＢデータをＰＢＣと呼んでいる。
しかし、図１２に示すように、前段からの転送データがＨレベルのときは、クロックＣＬＫＢ＝Ｌをトリガーとしてデータ処理され、クロックＣＬＫＢ＝Ｌの期間にリセット信号ＬＲＳＴをＨレベルにすることで、ラッチされたＰＢデータであるＣＲデータを反転させ、ＣＲデータラッチ１５のＣＲデータをパスビットに書き換える。これにより、ＰチャネルＭＯＳトランジスタＰｎがオンして前段からの転送データが次段へと転送される。当該転送データは次段以降のフェイルビットの段まで転送され、フェイルビットがなければ最終段まで一度に転送される。なお、表１のバリエーション４は図１２の遷移前の状態を示す。
図１３は図３Ａのページバッファ回路２０のデータ転送回路１６の各動作例を示す回路図である。また、図１４は図１３のデータ転送回路１６においてデータ転送期間Ｔｔｒを示すタイミングチャートである。
図１３は３ビットのフェイルビットの場合を示しており、図１４にデータ転送期間Ｔｔｒで１つのフェイルビットのＣＲデータを書き換え、前段からの転送データを転送することができ、３個のクロックＣＬＫＢでＨレベルの計数イネーブル信号ＣＮＴＥＮを最終段まで転送させることができる。すなわち、データ転送回路１６の出力端子からのＨレベルの計数イネーブル信号ＣＮＴＥＮは計数アップ信号ＣＮＴＵＰＢ（計数アップの反転であって、反転計数継続信号を意味する。）となり、クロックカウンタ１７は、当該計数アップ信号ＣＮＴＵＰＢを検出したときに計数したクロック数をフェイルビット数と判断できる。
以上説明したように、ＰチャネルＭＯＳトランジスタＰｎを直列に接続したデータ転送回路１６を用いてクロックＣＬＫＢに基づいてＣＲデータを転送し、データ転送回路１６に入力したＨレベルの計数イネーブル信号ＣＮＴＥＮがクロックカウンタ１７に到達したときに計数したクロックＣＬＫの数を、フェイルビット数として計数する。これにより、従来技術に比較して、高精度でかつ高速でＣＲデータのフェイルビット数を計数できる。
変形例．
図１５は変形例に係るページバッファ回路２０Ａの構成例を示す回路図である。図１５のページバッファ回路２０Ａは、図８のページバッファ回路２０に比較して、以下の点が異なる。
（１）ＣＲデータラッチ１５に代えて、ＣＲデータ転送回路１５Ａを備えた。
（２）データ転送回路１６に代えて、データ転送回路１６Ａを備えた。
以下、相違点について詳述する。
図１５において、ＣＲデータ転送回路１５ＡはＭＯＳトランジスタＱ２１〜Ｑ２２を備えて構成され、ＣＲデータラッチ１５に比較して、ラッチ機能を削除し、ＣＲデータを転送するのみである。この回路の変更に伴って、データ転送回路１６のＭＯＳトランジスタＱ１１〜Ｑ１２の回路部分を、ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１８の回路部分に置き換え、また、ナンドゲートＮ３をインバータＩＮＶ１に置き換えた。
以上のように構成されたページバッファ回路２０Ａは、データ転送回路１６ＡがＣＲデータの転送のみの機能を有することを除いて、同様の作用効果を有する。
以上の実施形態では、データ転送回路１６においてＰチャネルＭＯＳトランジスタＰｎを直列に接続して構成しているが、本発明はこれに限らず、パスビットとフェイルビットの論理を反転させてＮチャネルＭＯＳトランジスタを直列に接続して構成してもよい。また、ＭＯＳトランジスタＰｎは制御端子でオン又はオフを制御可能なスイッチ素子であってもよい。
以上の実施形態では、ＮＡＮＤ型フラッシュメモリについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュメモリ又は他の種々の不揮発性半導体記憶装置に適用することができる。
図３Ａのページバッファ回路２０では１バイトのページバッファ部を用い、図８〜図１２のページバッファ回路２０では１バイトのページバッファ部を用いているが、本発明はこれに限らず、各ＭＯＳトランジスタＰｎに接続されるページバッファ部が所定容量のページバッファであってもよい。
以上詳述したように、本発明に係るフェイルビット数計数回路によれば、従来技術に比較して高精度でかつ高速に動作することができるフェイルビット数計数回路を提供できる。
１０ メモリセルアレイ
１２ ロウ制御回路
１３ 高電圧発生回路
１４ ページバッファ
１５ ＣＲデータラッチ
１５Ａ ＣＲデータ転送回路
１６，１６Ａ データ転送回路
１６Ｒ ＣＲデータリセット回路
１７，１７Ａ，１７−０〜１７−２ クロックカウンタ
１８ チップ動作制御回路
２０ ページバッファ回路
２１ 入出力端子
２２ データ入出力バッファ
３０ カラム制御回路
２０１ ページバッファ
２０２ インバータ
２０３ 電流源
ＩＮＶ１ インバータ
Ｎ１〜Ｎ３ ナンドゲート
Ｐｎ，Ｐ０〜Ｐ２５５ ＰチャネルＭＯＳトランジスタ
Ｑ１〜Ｑ１７２，Ｑ２０１〜Ｑ２０６ ＭＯＳトランジスタ
Ｔ１ 検出点

Claims (8)

  1. 複数のメモリセルからなる不揮発性のメモリセルアレイと、複数のセグメントからなるデータを上記メモリセルアレイに対してページバッファを介して書き込み及び上記メモリセルアレイから前記ページバッファを介して読み出しを制御し、書き込み又は読み出し時に発生するフェイルビット数を計数する制御回路とを備えた、不揮発性半導体記憶装置のためのフェイルビット数計数回路であって、
    前記ページバッファは、パスビット又はフェイルビットを示す計算結果データを出力する所定容量の複数のページバッファ部に分割され、
    前記各ページバッファ部からのパスビットを示す計算結果データに対してオンとなり、フェイルビットを示す計算結果データに対してオフとなる複数のスイッチ素子を直列に接続して直列回路で構成されたデータ転送回路を備え、
    前記制御回路は、前記データ転送回路の一方の入力端子に計数イネーブル信号を入力し、所定周期のクロックに応じて前記計数イネーブル信号を次段のオフの前記スイッチ素子まで前記直列回路を介して順次転送し、
    前記データ転送回路の一方の入力端子に計数イネーブル信号を入力した後、前記データ転送回路の他方の出力端子に前記計数イネーブル信号が到達するまでの前記クロックの数をフェイルビット数として計数するクロックカウンタを備えたことを特徴とする、不揮発性半導体記憶装置のためのフェイルビット数計数回路。
  2. 前記クロックカウンタは、前記不揮発性半導体記憶装置のチップの動作を制御する演算回路に内蔵されることを特徴とする、請求項１記載のフェイルビット数計数回路。
  3. 前記データ転送回路は、前段のデータ転送回路からの転送データがフェイルビットのときでかつ前記計算結果データがフェイルビットを示すときに、前記ページバッファのデータに対応するデータを次段のデータ転送回路に送信することを特徴とする請求項１又は２記載のフェイルビット数計数回路。
  4. 前記各ページバッファ部からのパスビットを示す計算結果データを一時的にラッチした後、前記各スイッチ素子の制御端子に転送する計算結果データラッチをさらに備えたことを特徴とする請求項１〜３のうちのいずれか１つに記載のフェイルビット数計数回路。
  5. 複数のページバッファにそれぞれ対応する複数のクロックカウンタを備え、
    前記制御回路は、前記複数のクロックカウンタからのフェイルビット数を加算することで、前記複数のページバッファの全体のフェイルビット数を計算することを特徴とする、請求項１〜４のうちのいずれか１つに記載のフェイルビット数計数回路。
  6. 前記各スイッチ素子は、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１〜５のうちのいずれか１つに記載のフェイルビット数計数回路。
  7. 前記データ転送回路は、前記複数のスイッチ素子のオン抵抗の増大により伝送速度の低下が発生しないように、前記計算結果データを転送する前記直列回路に所定の電圧を印加する電源回路をさらに備えたことを特徴とする請求項１〜６のうちのいずれか１つに記載のフェイルビット数計数回路。
  8. 請求項１〜７のうちのいずれか１つに記載のフェイルビット数計数回路を備えたことを特徴とする不揮発性半導体記憶装置。
JP2019109833A 2019-06-12 2019-06-12 フェイルビット数計数回路及び不揮発性半導体記憶装置 Active JP6757447B1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019109833A JP6757447B1 (ja) 2019-06-12 2019-06-12 フェイルビット数計数回路及び不揮発性半導体記憶装置
US16/796,957 US11004522B2 (en) 2019-06-12 2020-02-21 Fail bit number counting circuit and non-volatile semiconductor storage device
TW109110853A TWI725799B (zh) 2019-06-12 2020-03-30 失效位元數目計數電路及非揮發性半導體儲存裝置
CN202010311415.6A CN112086123B (zh) 2019-06-12 2020-04-20 失效位数目计数电路及非易失性半导体储存装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019109833A JP6757447B1 (ja) 2019-06-12 2019-06-12 フェイルビット数計数回路及び不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP6757447B1 JP6757447B1 (ja) 2020-09-16
JP2020202003A true JP2020202003A (ja) 2020-12-17

Family

ID=72432308

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019109833A Active JP6757447B1 (ja) 2019-06-12 2019-06-12 フェイルビット数計数回路及び不揮発性半導体記憶装置

Country Status (4)

Country Link
US (1) US11004522B2 (ja)
JP (1) JP6757447B1 (ja)
CN (1) CN112086123B (ja)
TW (1) TWI725799B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11513880B1 (en) * 2021-08-26 2022-11-29 Powerchip Semiconductor Manufacturing Corporation Failure bit count circuit for memory and method thereof
KR20250139497A (ko) * 2024-03-15 2025-09-23 삼성전자주식회사 페일 비트 카운트 동작 또는 포지션 서치 동작을 수행하는 스캔 레지스터 회로 및 그것을 포함하는 메모리 장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000273B1 (ko) 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
JP2000285692A (ja) 1999-04-01 2000-10-13 Sony Corp 不揮発性半導体記憶装置、並びにデータ書き込み方法およびデータ読み出し方法
JP2001028575A (ja) 1999-07-13 2001-01-30 Victor Co Of Japan Ltd デジタル放送受信装置
JP4250325B2 (ja) 2000-11-01 2009-04-08 株式会社東芝 半導体記憶装置
KR100399365B1 (ko) 2000-12-04 2003-09-26 삼성전자주식회사 페일 비트 검출 스킴을 구비한 불휘발성 반도체 메모리장치 및 그것의 페일 비트 카운트 방법
JP2003346485A (ja) 2002-05-23 2003-12-05 Fujitsu Ltd 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法
JP2006012367A (ja) * 2004-06-29 2006-01-12 Toshiba Corp 不揮発性半導体記憶装置
US7428180B2 (en) * 2006-01-25 2008-09-23 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of testing for failed bits of semiconductor memory devices
KR100933859B1 (ko) * 2007-11-29 2009-12-24 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 프로그램 방법
KR100965077B1 (ko) * 2008-11-14 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페일 비트 카운터
JP2012133840A (ja) * 2010-12-20 2012-07-12 Samsung Yokohama Research Institute Co Ltd 半導体記憶装置、及び記憶方法
JP2012203965A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体記憶装置
JP5678151B1 (ja) * 2013-09-18 2015-02-25 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその制御方法
JP5909294B1 (ja) * 2015-03-11 2016-04-26 力晶科技股▲ふん▼有限公司 不揮発性記憶装置のための書き込み回路及び方法、並びに不揮発性記憶装置
JP6114796B1 (ja) * 2015-10-05 2017-04-12 力晶科技股▲ふん▼有限公司 不揮発性記憶装置のためのセンス回路及び不揮発性記憶装置
US10297337B2 (en) * 2017-08-04 2019-05-21 Sandisk Technologies Llc Hierarchical fail bit counting circuit in memory device
KR20190032104A (ko) * 2017-09-19 2019-03-27 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 비휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법
US10482986B2 (en) * 2017-10-25 2019-11-19 Western Digital Technologies, Inc. Adaptive erase fail bit criteria

Also Published As

Publication number Publication date
TWI725799B (zh) 2021-04-21
US11004522B2 (en) 2021-05-11
CN112086123A (zh) 2020-12-15
US20200395085A1 (en) 2020-12-17
JP6757447B1 (ja) 2020-09-16
TW202105401A (zh) 2021-02-01
CN112086123B (zh) 2022-09-27

Similar Documents

Publication Publication Date Title
JP3647996B2 (ja) 不揮発性半導体メモリ装置とその読出及びプログラム方法
JP4566369B2 (ja) 不揮発性半導体メモリ装置
CN107766171B (zh) 与非型快闪存储器及其读出方法
US10481965B2 (en) Method and apparatus for determining status element total with sequentially coupled counting status circuits
US10748607B2 (en) Non-volatile memory device and associated peripheral circuit with data verifying and rewriting functions
JP2006012367A (ja) 不揮発性半導体記憶装置
JPS63285800A (ja) 半導体メモリ装置
JP6757447B1 (ja) フェイルビット数計数回路及び不揮発性半導体記憶装置
JP4686350B2 (ja) 不揮発性半導体記憶装置及びその自己テスト方法
CN101563675B (zh) 具有高写入并行度的用于快闪存储器的列冗余
KR101092012B1 (ko) 반도체 장치 및 써넣기 방법
JP4499111B2 (ja) 不揮発性記憶装置の情報設定方法、および不揮発性記憶装置
CN104900269B (zh) 半导体存储装置及其冗余方法
CN113674794B (zh) 半导体存储装置以及错误检测纠正相关信息的读出方法
JPH11134884A (ja) 半導体装置
JP2012128921A (ja) 半導体記憶装置
US9852024B2 (en) Apparatus and method for read time control in ECC-enabled flash memory
KR100673776B1 (ko) 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터리드 방법
JP4074276B2 (ja) 半導体装置
CN108399934B (zh) 半导体存储装置及数据设定方法
CN101399074B (zh) 集成电路中存储器电路及其控制方法
JP2009252290A (ja) 半導体集積回路およびその動作方法
JP4530562B2 (ja) 不揮発性メモリ
KR19980042664A (ko) 소거 기능의 테스트용 테스트 회로를 가진 비휘발성 반도체메모리
CN120126535A (zh) 半导体器件

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190612

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200825

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200828

R150 Certificate of patent or registration of utility model

Ref document number: 6757447

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250