JP2021069061A - 光電変換装置、光電変換システム、移動体、光電変換装置の検査方法 - Google Patents

Abstract

【課題】 アバランシェダイオードを備える光電変換装置の検査を好適に行うことができる構成、システム、検査方法を提供する。【解決手段】 アバランシェダイオードが出力する信号に基づく第１パルス信号を生成する波形整形回路と、入射光によらず、第２パルス信号を生成する参照回路と、波形整形回路と前記参照回路とに接続されたカウンタとを有する光電変換装置である。【選択図】 図１

Description

本発明は、光電変換装置、光電変換システム、移動体、光電変換装置の検査方法に関する。

アバランシェ増倍を行う光電変換部を有する光電変換装置が知られている。

特許文献１に記載の光電変換装置は、フォトンが光電変換部に入射したことによって生じる電子をアバランシェ増倍させ、パルス波を生成させる。このパルス波をカウンタが数えることによって、光電変換部に入射したフォトンの数をカウントすることができる。

特開２０１９−９７６８号公報

特許文献１では、光電変換装置を検査する構成について検討が為されていない。

本発明は、アバランシェダイオードを備える光電変換装置の検査を好適に行うことができる構成、システム、検査方法を提供する。

本発明は上記の課題を鑑みて為されたものであり、一の態様は、入射光に基づいてアバランシェ増倍が生じるアバランシェダイオードと、前記アバランシェダイオードが出力する信号に基づく第１パルス信号を生成する波形整形回路と、前記入射光によらず、第２パルス信号を生成する参照回路と、前記波形整形回路と前記参照回路とに接続されたカウンタとを有することを特徴とする光電変換装置である。

別の一の態様は、入射光に基づいてアバランシェ増倍が生じるアバランシェダイオードと、前記アバランシェダイオードが出力する信号に基づく第１パルス信号を生成する波形整形回路と、前記入射光によらず、第２パルス信号を生成する参照回路と、前記第１パルス信号と前記第２パルス信号とをカウントするカウンタとを有することを特徴とする光電変換装置である。

別の一の態様は、入射光に基づいてアバランシェ増倍が生じるアバランシェダイオードと、前記アバランシェダイオードが出力する信号に基づく第１パルス信号を生成する波形整形回路と、第１パルス信号をカウントするカウンタとを有する光電変換装置の検査方法であって、前記カウンタに、入射光によらない第２パルス信号をカウントさせ、前記カウンタが前記第２パルス信号をカウントして得られたデジタル信号と、期待値とを比較することによって、前記光電変換装置が正常であるか否かを検査することを特徴とする光電変換装置の検査方法である。

本発明により、光電変換装置の検査を好適に行うことができる。

光電変換装置の構成の一例を示す図 光電変換装置の動作の一例を示す図 光電変換装置の動作の一例を示す図 光電変換装置の構成の一例を示す図 光電変換装置の動作の一例を示す図 光電変換装置の構成の一例を示す図 光電変換装置の動作の一例を示す図 光電変換システムの構成を示す図 移動体の構成、動作を示す図

以下、図面を参照しながら各実施形態を説明する。

以下に述べる各実施形態では、光電変換装置の一例として、撮像装置を中心に説明する。ただし、各実施形態は、撮像装置に限られるものではなく、光電変換装置の他の例にも適用可能である。例えば、測距装置（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などがある。

なお、以下に述べる実施形態に記載されるトランジスタの導電型は一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施形態中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、トランジスタのゲート、ソース、ドレインの電位は適宜変更される。

例えば、スイッチとして動作させるトランジスタであれば、ゲートに供給する電位のローレベルとハイレベルとを、導電型の変更に伴って、実施例中の説明に対し逆転させるようにすればよい。また、以下に述べる実施例中に記載される半導体領域の導電型についても一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施例中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、半導体領域の電位は適宜変更される。

（第１実施形態）
第１実施形態による撮像装置について、図１、図２および図３を用いて説明する。図１は、本実施形態による撮像装置を示すブロック図である。

図１に示すように、本実施形態による撮像装置１００は、垂直走査回路１０１と、タイミングジェネレータ（ＴＧ：Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）１０２と、列メモリ部１０３と、水平走査回路１０４とを備えている。また、撮像装置１００は、行列状に配置された複数の画素回路１１０を備えている。ここでは、簡略化のため、４つの画素回路１１０ａ、１１０ｂ、１１０ｃ、１１０ｄを図示している。他の例として、さらに多くの画素回路１１０が撮像装置に備えられていてもよい。例えば、数千行、数千列にわたって画素回路１１０を配することもできる。

ＴＧ１０２は、撮像装置１００の各部を制御するための信号を生成する制御回路である。ＴＧ１０２は、垂直走査回路１０１、列メモリ部１０３に対して各種の制御信号等を供給する。また、ＴＧ１０２は、水平走査回路１０４に対して制御信号ＨＣＬＫを供給する。さらに、ＴＧ１０２は、各々の画素回路１１０に対して、転送制御信号ＷＲＴ、及び、リセット制御信号ＲＥＳをそれぞれ供給する。

各々の画素回路１１０は、アバランシェダイオード（以下、ＡＶＤとする）１１１、クエンチ素子１１２、波形整形回路の一例であるインバータ１１３、カウンタ１１４、転送スイッチ１１５、画素メモリ１１６、行選択スイッチ１１７を有する。

クエンチ素子１１２の一方のノードは、ＡＶＤ１１１に接続される。そして、クエンチ素子１１２の他方のノードにはＶｂｉａｓノードが接続される。ＡＶＤ１１１には、クエンチ素子１１２を介してＡＶＤ１１１の降伏電圧より大きいバイアス電圧がＶｂｉａｓノードから印加される。これにより、ＡＶＤ１１１に光子（フォトン）が入射するとアバランシェ増倍現象が生じる。つまり、ＡＶＤ１１１はＶｂｉａｓノードから供給されるバイアス電圧が印加されることによって、ガイガーモードで動作する。

アバランシェ増倍現象によってアバランシェ電流が生じると、クエンチ素子１１２において電圧降下が生じ、ＡＶＤ１１１のカソード電位が低下する。カソード電位がＡＶＤ１１１の降伏電圧以下になるとアバランシェ増倍現象が停止する。その結果、アバランシェ電流が流れなくなり、ＡＶＤ１１１のカソードには、Ｖｂｉａｓノードからのバイアス電圧が印加される。クエンチ素子１１２は、ＡＶＤ１１１のアバランシェ増倍現象を停止させるための抵抗素子である。この抵抗素子は、ＭＯＳトランジスタで構成してもよいし、ポリシリコンなどの導電膜で構成してもよい。

Ｖｂｉａｓノードのバイアス電圧は、例えば＋２０Ｖ程度とすることができるが、これに限定されるものではない。例えば、ＡＶＤ１１１のアノードを負の電位に接続するようにしてもよい。つまり、上述したようにＡＶＤ１１１のアノードとカソードの電位差は降伏電圧よりも大きい電圧となっていればよく、本実施形態では２０Ｖ以上になるようにしている。

上記、バイアス電圧はＶｂｉａｓ生成回路１１８により生成される。Ｖｂｉａｓ生成回路１１８は撮像装置１００の外部に設けている。つまり、バイアス電圧は、撮像装置１００の外部より供給されている。なお、撮像装置１００の内部でバイアス電圧を生成するようにしても良い。

ＡＶＤ１１１のカソードは、インバータ１１３の入力ノードに接続される。ＡＶＤ１１１に光子が入射することでアバランシェ増倍が生じると、ＡＶＤ１１１のカソードの電位が低下する（アバランシェ動作）。このカソードの電位の低下によって、インバータ１１３の出力が変化する。具体的には、まず定常状態ではインバータ１１３の入力ノードはＶｂｉａｓノードから供給されるバイアス電圧となっている。そして、アバランシェ増倍によって生じる電流（以下、アバランシェ電流）により、カソードの電位が低下し、インバータ１１３の閾値以下となる。これにより、インバータ１１３の出力が変化する。また、カソードの電位が低下することによって、アノード・カソード間の電位差が降伏電圧未満となって、ＡＶＤ１１１は非ガイガーモードとなる。よって、ＡＶＤ１１１にはアバランシェ電流が流れなくなる。その後、ＡＶＤ１１１のカソードの電位はＶｂｉａｓノードから供給されるバイアス電圧と、クエンチ素子１１２とによって供給される電流によって、次第にバイアス電圧に戻る（復帰動作）。これにより、インバータ１１３の出力は再び変化する。このように、ＡＶＤ１１１ではアバランシェ動作と、復帰動作とが繰り返される。また、インバータ１１３は、入力ノードの電位、つまりＡＶＤ１１１のカソードの電位の変化に基づいて、パルス信号を生成している。つまり、インバータ１１３は、ＡＶＤ１１１のカソードの電位をパルス信号に変換する波形整形回路である。また、ＡＶＤ１１１に入射する光子に基づいてインバータ１１３が生成するパルス信号を第１パルス信号とする。

カウンタ１１４は、インバータ１１３から出力されるパルス信号のパルス数をカウントする。カウンタ１１４のビット幅（ビット数）は、例えば１６である。ビット幅が１６のカウンタ１１４のカウント値の上限は１０進数表記で６５５３５となる。カウンタ１１４には、ＴＧ１０２からリセット制御信号ＲＥＳが入力される。カウンタ１１４のカウント値は、リセット制御信号ＲＥＳによってリセットされる。カウンタ１１４は、所定期間、第１パルス信号をカウントする。これにより、当該所定期間にＡＶＤ１１１に入射した光子の数に対応するカウント値を、デジタル信号として得ることができる。

転送スイッチ１１５は、ＴＧ１０２から出力される転送制御信号ＷＲＴによって制御される。転送制御信号ＷＲＴがＨｉｇｈレベルになると、転送スイッチ１１５がオンする。これにより、カウンタ１１４が保持したデジタル信号が、画素メモリ１１６に転送される。画素回路１１０が画素メモリ１１６を備えることによって、各行の画素メモリ１１６からデジタル信号を読み出す走査を行う期間に、カウンタ１１４によるカウント動作を行うことができる。これにより、高フレームレート化を実現できる。また、カウントを行うことができない不感期間を設けることなく、グローバルシャッタを行うことが可能である。なぜなら、画素メモリ１１６を設けない場合には、カウンタ１１４が保持したデジタル信号の読出しが終了するまでは、次のカウント動作を行うことができない。このため、グローバルシャッタを行う場合には、すべての画素回路１１０のカウンタ１１４からのデジタル信号の読出しが終了するまで待機する、不感期間を設ける必要がある。一方、画素回路１１０に画素メモリ１１６を設けたことによって、画素回路１１０からのデジタル信号の読出しの終了を待たずにカウンタ１１４が次のカウント動作を行うことができる。よって、不感期間を設けずにグローバルシャッタを実現することができる。

垂直走査回路１０１には、画素回路１１０の行ごとに配された読出し制御線ＲＥＡＤが接続される。

読出し制御線ＲＥＡＤは、行選択スイッチ１１７を制御する。読み出し制御線ＲＥＡＤがＨｉｇｈレベルになると、行選択スイッチ１１７がオンする。これにより、画素メモリ１１６から垂直信号線１０５へのデジタル信号の読出しが行われる。垂直走査回路１０１による垂直走査により、順次、画素回路１１０の行ごとにデジタル信号の読出しが行われる。なお、選択される行は必ずしも１行である必要はない。例えば、垂直信号線１０５を１列の画素回路１１０に対して複数本備える場合には、複数行を同時に選択することも可能である。

また、図１では垂直信号線１０５は、デジタル信号を伝送するバスとして１本の線で簡略化して示している。垂直信号線１０５は、画素メモリ１１６からパラレル転送でデジタル信号を読み出す場合には、カウンタ１１４および画素メモリ１１６のビット幅に応じた本数が必要となる。例えば、カウンタ１１４のビット幅が１６ビットの場合には、垂直信号線１０５ｎ、１０５ｎ＋１はそれぞれ１６本設けられる。なお、デジタル信号をシリアル転送で画素メモリ１１６から読出す場合には、垂直信号線１０５を１本の信号線で構成することも可能である。また、パラレル転送であっても、複数のグループに分割して読み出す場合には、垂直信号線１０５を１６本設ける必要はない。

列メモリ部１０３には、複数の垂直信号線１０５が接続されている。個々の信号線について説明するため、複数の垂直信号線１０５のうち、２つの垂直信号線１０５ｎ，１０５ｎ＋１を用いることとする。垂直信号線１０５ｎ，１０５ｎ＋１はそれぞれ、列メモリ部１０３に接続される。列メモリ部１０３は、各々の画素回路１１０から読み出された各列の画素信号値をそれぞれ保持する。

水平走査回路１０４は、ＴＧ１０２より入力される制御信号ＨＣＬＫに基づき、列メモリ部１０３に保持された各々の列のデジタル信号を、出力線Ｏｕｔｐｕｔを介して順次出力する。

以上が、各画素回路１１０による、入射光に基づくデジタル信号の生成と、各画素回路１１０からのデジタル信号の読出し動作である。この入射光に基づくデジタル信号の生成、読出しの動作を「通常動作」と表記することとする。

次に、本実施形態における、画素回路１１０の検査時の動作について説明する。

上述したように、ＡＶＤ１１１のカソード・アノード間の電位差が降伏電圧以下であると、ＡＶＤ１１１は非ガイガーモードとなる。検査時、Ｖｂｉａｓ生成回路１１８は、ＡＶＤ１１１が非ガイガーモードとなる電圧で、かつインバータ１１３のしきい値を越える電圧で振幅するパルス信号を入力する。この検査モード時にＶｂｉａｓ生成回路１１８が出力するパルス信号を第２パルス信号とする。また、第２パルス信号を出力するＶｂｉａｓ生成回路１１８は、入射光によらないパルス信号である第２パルス信号を出力する参照回路である。Ｖｂｉａｓ生成回路１１８には、不図示のクロックパルス生成部からクロックパルスが入力される。このクロックパルスを用いて、Ｖｂｉａｓ生成回路１１８は第２パルス信号を生成する。なお、第２パルス信号の周期はクロックパルスと一致するものであっても良いし、クロックパルスを分周したものであっても良い。また、ＴＧ１０２がクロックパルスをＶｂｉａｓ生成回路１１８に供給するようにしても良い。本実施形態では、第２パルス信号は、単一の周期で繰り返されるパルス波としている。ただし、この例に限定されるものではなく、第２パルス信号の周期を一定にしなくてもよい。

インバータ１１３は、Ｖｂｉａｓノードに入力されるパルス信号に対応して反転動作を繰り返し、カウンタ１１４にはインバータ１１３の出力の変化回数に応じたカウント値が書き込まれる。すなわち、Ｖｂｉａｓノードに入力したパルス数に応じたカウント値（参照デジタル信号）がカウンタ１１４に書き込まれる。その後、通常動作と同様に、カウンタ１１４が保持した参照デジタル信号が画素メモリ１１６に転送される。その後、通常動作と同様の垂直走査によって、出力線Ｏｕｔｐｕｔより各画素回路１１０の参照デジタル信号を順次読み出す。

この出力線Ｏｕｔｐｕｔから出力された参照デジタル信号と、参照デジタル信号の期待値、つまりカウンタ１１４が第２パルス信号をカウントする期間の開始から終了までにおける第２パルス信号のパルス数とを、撮像装置の外部の比較回路が比較する。これにより、各画素回路１１０が正しく動作しているかどうかを検査することができる。なお、この比較回路は、撮像装置の内部に設けてもよい。比較回路を撮像装置の内部に設けた場合には、撮像装置はＢｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ（ＢＩＳＴ）を備える装置として構成されることとなる。

図２は、本実施形態における撮像装置１００の通常動作時および、検査時の動作の詳細を示すタイミングチャートである。ここでは、複数の画素回路１１０のうち、画素回路１１０ａについて説明する。

図２では検査時の動作と１フレーム分の通常動作時の動作を示す。時刻ｔ２１０から時刻ｔ２１４までの期間は、画素回路１１０の検査を行う検査期間に対応する。

一方、時刻ｔ２１６から時刻ｔ２２１までの期間は通常動作を行う通常動作期間（以下、受光期間と表記することもある）に対応する。

まず、時刻ｔ２１０において、同期信号ＶＤがＨｉｇｈレベルになると、ＴＧ１０２は時刻ｔ２１０にてリセット制御信号ＲＥＳをＨｉｇｈレベルにする。リセット制御信号ＲＥＳをＨｉｇｈレベルにすることにより、カウンタ１１４がリセット状態となる。なお、図２に示した動作では、すべての画素回路１１０が一括して制御される形態を示している。よって、撮像装置が備えるすべての画素回路１１０のカウンタ１１４が一斉にリセットされる。Ｖｂｉａｓ生成回路１１８からは、ＡＶＤ１１１のカソードに電圧Ｖａが印加される。ここで、電圧ＶａはＡＶＤ１１１が非ガイガーモードであり、かつインバータ１１３のしきい値以上の電圧である。

時刻ｔ２１２において、リセット制御信号ＲＥＳがＬｏｗレベルになるとカウンタ１１４のリセットが解除される。これにより、すべての画素回路１１０のカウンタ１１４は、カウント開始可能な状態（イネーブル状態）となる。

時刻ｔ２１３より、Ｖｂｉａｓノードを接地電圧から電圧Ｖａの範囲でパルス駆動させる。Ｖｂｉａｓノードがパルス駆動されると、そのＶｂｉａｓノードの電位変化に対応して、インバータ１１３の出力もまた変化を繰り返す。カウンタ１１４はインバータ１１３の出力が変化した回数に応じたカウント値を生成する。Ｖｂｉａｓノードがパルス駆動される期間、つまり時刻ｔ２１３より時刻ｔ２１４までの期間が、カウンタ１１４にテストカウント値（参照デジタル信号）を書き込むための書き込み期間となる。

時刻ｔ２１５にて、ＴＧ１０２は転送制御信号ＷＲＴをＨｉｇｈレベルにする。転送制御信号ＷＲＴがＨｉｇｈレベルになると、転送スイッチ１１５がオンとなる。よって、時刻ｔ２１５におけるテストカウント値（参照デジタル信号）が画素メモリ１１６に書き込まれる。

画素メモリ１１６に書き込まれた参照デジタル信号の読出しは以下の動作で行われる。

まず、時刻ｔ２１７において、垂直走査回路１０１が読み出し制御信号ＲＥＡＤ１をＨｉｇｈレベルにする。これにより、１番目の行に位置する複数の画素回路１１０の各々の行選択スイッチ１１７がオンとなる。よって、画素メモリ１１６で保持された値が、各画素回路１１０に対応する垂直信号線１０５を介して列メモリ部１０３へと書き込まれる。

垂直走査回路１０１により、以降ＲＥＡＤ２からＲＥＡＤｎまでが順次制御される。これにより、参照デジタル信号が行ごとに順次出力される、垂直走査が行われる。

時刻ｔ２１８から、ＴＧ１０２より入力される制御信号ＨＣＬＫに基づき、水平走査回路１０４が、複数の列メモリ部１０３の水平走査を行う。これにより、複数の画素回路１１０の各々に第２パルス信号のパルス数に応じて書き込まれたテストカウント値（参照デジタル信号）が、出力線Ｏｕｔｐｕｔを介して撮像装置１００の外部の比較回路に出力される。比較回路は上述したように、各画素回路１１０の参照デジタル信号と期待値との比較を行う。比較回路は参照デジタル信号と期待値が一致していれば正常な画素回路１１０であると判定する。一方、参照デジタル信号と期待値とが不一致の場合には、不良な画素回路１１０であると判定する。これにより、各画素回路１１０が正常であるか検査を行うことができる。なお、不良な画素回路１１０については、その画素回路１１０のアドレスを特定することによって、通常動作時には不使用とすることもできる。

次に、通常動作時の駆動について説明する。

時刻ｔ２１６に同期信号ＶＤがＨｉｇｈレベルとなると、ＴＧ１０２はリセット制御信号ＲＥＳをＨｉｇｈレベルにする。リセット制御信号ＲＥＳがＨｉｇｈレベルとなることにより、各画素回路１１０のカウンタ１１４はリセット状態となる。こうして各々の画素回路１１０のカウンタ１１４に保持されていた参照デジタル信号は一斉にリセットされる。

時刻ｔ２１９に、Ｖｂｉａｓノードの電位が２０Ｖに上昇する。これにより、ＡＶＤ１１１はガイガーモードとなる。光子（フォトン）が入射するとアバランシェ増倍現象を引き起こす状態となる。本実施例ではＶｂｉａｓを２０Ｖとしているが、ガイガーモードに移行する電圧が与えられればよい。また、ＡＶＤ１１１のアノードに負電圧を与えてもよい。

リセット制御信号ＲＥＳがＬｏｗレベルになると、カウンタ１１４のリセットが解除され、カウント開始可能な状態となる。

時刻ｔ２２０に入射光による光子がＡＶＤ１１１に入射すると、アバランシェ電流が発生する。クエンチ素子１１２での電圧降下によりＡＶＤ１１１のカソードの電位が低下する。これにより、インバータ１１３の出力が変化する。アバランシェ電流が停止すると、クエンチ素子１１２を介してＶｂｉａｓノードから供給されるバイアス電圧により、ＡＶＤ１１１のカソードの電位は２０Ｖに復帰する。これにより、インバータ１１３の出力は再び変化する。典型的には、ＡＶＤ１１１への光子１個の入射により、インバータ１１３は１パルスを発生する。以後、光子がＡＶＤ１１１に入射する都度、同様のアバランシェ増倍動作、復帰動作を繰り返す。この動作の繰り返しによって生じたパルス数に応じて、カウンタ１１４のカウント値が変化する。

時刻ｔ２２１にて、転送制御信号ＷＲＴがＨｉｇｈレベルになると、転送スイッチ１１５がオンとなり、時刻ｔ２２１におけるカウント値が画素メモリ１１６に書き込まれる。

画素メモリ１１６からの読出しは上述の検査時と同様に、垂直走査回路１０１により、読出し行が順次選択される。垂直信号線１０５を介して、列メモリ部１０３へと転送される。その後、水平走査回路１０４の動作により順次Ｏｕｔｐｕｔを介して出力される。

以上の通り、本発明によれば、Ｖｂｉａｓ生成回路１１８が供給する電圧を通常動作時と検査時とで変更することによって、画素回路１１０の構成を変更することなく、画素回路１１０の検査を行うことができる。

なお、本実施形態では、検査動作、通常動作の順に動作させた場合を説明した。検査動作を常に行う必要はなく、例えば、撮像装置１００の製造時に検査を行うようにしても良い。また、検査動作を、所定の動作時間を経過するごとに、繰り返し行うようにしても良い。

また、本実施形態の構成を利用して、画素回路１１０の通常動作の機能を拡張することもできる。例えば、通常動作時に生成するカウント値にオフセットを付与することができる。このオフセットの付与動作の例を、図３に示す。

まず、時刻ｔ２１０に、同期信号ＶＤがＨｉｇｈレベルになると、ＴＧ１０２はリセット制御信号ＲＥＳをＨｉｇｈレベルにする。これにより、各画素回路１１０のカウンタ１１４がリセット状態となる。

時刻ｔ２１１に、Ｖｂｉａｓ生成回路１１８から、ＡＶＤ１１１のカソードに電圧Ｖａが印加される。ここで、電圧ＶａはＡＶＤ１１１が非ガイガーモードとなり、かつインバータ１１３のしきい値以上の電圧である。

時刻ｔ２１２において、リセット制御信号ＲＥＳがＬｏｗレベルになるとカウンタ１１４のリセットが解除され、カウント動作可能な状態（イネーブル状態）となる。

時刻ｔ２１３から、Ｖｂｉａｓノードを接地電圧から電圧Ｖａの範囲でパルス駆動させる。Ｖｂｉａｓノードがパルス駆動されると、そのＶｂｉａｓノードの電位変化に対応して、インバータ１１３の出力もまた変化を繰り返す。カウンタ１１４はインバータ１１３の出力が変化した回数に応じたカウント値を生成する。Ｖｂｉａｓノードがパルス駆動される期間、つまり時刻ｔ２１３から時刻ｔ２１４までの期間が、カウンタ１１４にテストカウント値（参照デジタル信号）を書き込むための書き込み期間となる。

そして、時刻ｔ２１５に、Ｖｂｉａｓノードの電位が２０Ｖに上昇する。これにより、ＡＶＤ１１１はガイガーモードとなる。光子（フォトン）が入射するとアバランシェ増倍現象を引き起こす状態となる。本実施例ではＶｂｉａｓを２０Ｖとしているが、ガイガーモードに移行する電圧が与えられればよい。また、ＡＶＤ１１１のアノードに負電圧を与えてもよい。

時刻ｔ２１６に入射光による光子がＡＶＤ１１１に入射すると、アバランシェ電流が発生する。クエンチ素子１１２での電圧降下によりＡＶＤ１１１のカソードの電位が低下する。これにより、インバータ１１３の出力が変化する。アバランシェ電流が停止すると、クエンチ素子１１２を介してＶｂｉａｓノードから供給されるバイアス電圧により、ＡＶＤ１１１のカソードの電位は２０Ｖに復帰する。これにより、インバータ１１３の出力は再び変化する。典型的には、ＡＶＤ１１１への光子１個の入射により、インバータ１１３は１パルスを発生する。以後、光子がＡＶＤ１１１に入射する都度、同様のアバランシェ増倍動作、復帰動作を繰り返す。この動作の繰り返しによって生じたパルス数に応じて、カウンタ１１４のカウント値が変化する。

時刻ｔ２１７に、Ｖｂｉａｓノードに電圧Ｖａが与えられ、ＡＶＤ１１１は非ガイガーモードとなる。時刻ｔ２１５から時刻ｔ２１７までは入射光に対応するデジタル信号取得期間となる。

時刻ｔ２１８に、転送制御信号ＷＲＴがＨｉｇｈレベルになると、転送スイッチ１１５がオンとなる。よって時刻ｔ２１８におけるカウント値が画素メモリ１１６に書き込まれる。ここで、書き込まれる信号は、（既知のオフセット信号）と（画素信号）の和となる。

画素メモリ１１６からの読み出しは上述の動作同様に、垂直走査回路１０１により、読み出し行が順次選択され、垂直信号線１０５を介して、列メモリ部１０３へと転送される。その後、水平走査回路１０４の動作により順次Ｏｕｔｐｕｔを介して出力される。

以上の通り、アバランシェ電流を発生させない非ガイガーモードにおいて、Ｖｂｉａｓノードをパルス駆動することで、入射光に基づくデジタル信号に対し、所定の値のオフセットを付与することが可能となる。

本実施形態の構成によれば、画素回路１１０の構成を変更せず検査を実施することができる。また、通常動作時に生成するデジタル信号に対し、所定の値のオフセットを付与することができる。

（第２実施形態）
本実施形態について、第１実施形態と異なる点を中心に説明する。

図４は、本実施形態の撮像装置（光電変換装置の一例）の構成を示した図である。

複数の画素回路１１０のそれぞれは、クエンチ素子であるＰＭＯＳトランジスタ１１２０と、ＰＭＯＳトランジスタ１１２０のゲートに接続されたクエンチ制御部１２０とを有する。複数の画素回路１１０の各々のクエンチ制御部１２０は、ＴＧ１０２に接続されている。

また、複数の画素回路１１０のそれぞれは、パルス生成回路１１９を有する。なお、図面では、パルス生成回路をＰＧ（Ｐｕｌｓｅ Ｇｅｎｅｒａｔｏｒ）として示している。以下、パルス生成回路１１９をＰＧ１１９と表記することもある。パルス生成回路１１９は、本実施形態における、入射光によらない第２パルス信号を生成する参照回路である。

複数の画素回路１１０のそれぞれのＰＧ１１９はＴＧ１０２からの制御信号ＰＣＴＲＬにより制御される。制御信号ＰＣＴＲＬがＨｉｇｈレベルになると、ＰＧ１１９は入射光によらないパルス信号（第２パルス信号）を出力する。ＰＧ１１９が出力するパルス信号は、インバータ１１３の入力ノードに入力される。制御信号ＰＣＴＲＬがＬｏｗレベルになると、ＰＧ１１９の出力はハイインピーダンスとなり、第２パルス信号の出力が停止される。また、複数の画素回路１１０の各々のＰＧ１１９は、ＴＧ１０２から供給される不図示のクロックパルスを用いて、第２パルス信号を生成する。第２パルス信号の周期は、クロックパルスの周期と一致するものであっても良いし、所定の周期に分周されたものであっても良い。

複数の画素回路１１０の各々のクエンチ制御部１２０は、ＴＧ１０２からの制御信号ＲＣＴＲＬにより制御される。この制御信号ＲＣＴＲＬによって、ＰＭＯＳトランジスタ１１２０のソース・ドレイン間の抵抗値が制御される。制御信号ＲＣＴＲＬがＬｏｗレベルの場合には、ＰＭＯＳトランジスタ１１２０はクエンチ素子として機能する。一方、制御信号ＲＣＴＲＬがＨｉｇｈレベルの場合には、ＰＭＯＳトランジスタ１１２０がオフする（ソース・ドレイン間がハイインピーダンス状態）。

本実施形態における動作タイミングについて、図５を参照しながら説明する。

まず検査時の動作を説明する。

時刻ｔ２１０において、制御信号ＲＣＴＲＬ、ＰＣＴＲＬのそれぞれはＬｏｗレベルにある。また、ＰＧ１１９の出力はハイインピーダンス状態（図ではＨｉＺと表記している）にある。そのほかの動作は、第１実施形態で説明した時刻ｔ２１１の動作と同じである。

時刻ｔ２１１において、リセット制御信号ＲＥＳがＬｏｗレベルとなり、カウンタ１１４はカウント動作可能な状態となる。このとき、Ｖｂｉａｓノードには、ＡＶＤ１１１がガイガーモードで動作可能な電圧、例えば２０Ｖが印加されている。しかし、制御信号ＲＣＴＲＬがＬｏｗレベルにあるため、ＡＶＤ１１１のカソードノードにはＶｂｉａｓノードの電圧が印加されず、ＡＶＤ１１１は非ガイガーモードとなっている。

時刻ｔ２１２に、制御信号ＰＣＴＲＬがＨｉｇｈレベルとなると、ＰＧ１１９からパルス信号（第２パルス信号）が出力される。この第２パルス信号のパルス波に応じて、インバータ１１３の出力が変化する。カウンタ１１４はインバータ１１３の出力が変化した回数に応じたカウント値が書き込まれる。

時刻ｔ２１２から時刻ｔ２１３までの制御信号ＰＣＴＲＬがＨｉｇｈレベルにある期間が、カウンタ１１４にテストカウント値（参照デジタル信号）を書き込むための書き込み期間となる。

時刻ｔ２１５に、制御信号ＷＲＴがＨｉｇｈレベルとなると、カウンタ１１４で保持した参照デジタル信号が、対応する画素メモリ１１６に転送される。以上の動作により、ＰＧ１１９から出力される第２パルス信号のパルス数をカウントすることによって、既知の値を参照デジタル信号として画素メモリ１１６に書き込むことができる。

次に、通常動作時について説明する。

時刻ｔ２１６に、第１実施形態と同様、各画素回路１１０の画素メモリ１１６のカウント値はリセットされる。

時刻ｔ２１７に、制御信号ＲＣＴＲＬがＨｉｇｈレベルとなり、ＡＶＤ１１１のカソードにはＶｂｉａｓノードの電位（２０Ｖ）が印加される。これにより、ＡＶＤ１１１は非ガイガーモードからガイガーモードに移行する。

時刻ｔ２１８に、リセット制御信号ＲＥＳがＬｏｗレベルとなり、カウンタ１１４はカウント動作可能な状態となる。

時刻ｔ２１９以降は、第１実施形態と同様に、ＡＶＤ１１１に入射する光子に基づいて、インバータ１１３が第１パルス信号を生成する。カウンタ１１４は、この第１パルス信号のパルス波のカウント動作を行う。

時刻ｔ２２０に、転送制御信号ＷＲＴがＨｉｇｈレベルになると、転送スイッチ１１５がオンとなり、時刻ｔ２２０におけるカウント値が画素メモリ１１６に書き込まれる。

検査時の動作では、第１実施形態と同様に、各画素回路１１０から出力される参照デジタル信号と、期待値とを比較することによって画素回路１１０が正常であるか否かを検査することができる。

また、本実施形態では、インバータ１１３の入力ノードに参照パルス信号を入力している。第１実施形態では、ＡＶＤ１１１のカソードに接続されるＶｂｉａｓノードの電位を変化させていた。このＶｂｉａｓノードは、複数の画素回路１１０で共通に接続されている。したがって、第１実施形態のＶｂｉａｓ生成回路１１８の出力ノードでは、複数の画素回路１１０のＶｂｉａｓノードが接続されることによって寄生容量が増加する。このため、第１実施形態の構成では、第２パルス信号の駆動周波数の高速化に困難が伴いやすい。

一方、本実施形態の構成では、各画素回路１１０に設けられたＰＧ１１９が第２パルス信号の生成を行っている。このため、第１実施形態と比較して、第２パルス信号の周波数を向上させやすい。これにより、第１実施形態に比べて検査に要する時間を短縮することができる。

なお、本実施形態では、各画素回路１１０にＰＧ１１９を設けていた。本実施形態は、この形態に限定されるものではなく、１行、あるいは１列の複数の画素回路１１０で１つのＰＧ１１９を共有するようにしても良い。また、複数の画素回路１１０を、複数行、複数列を１ブロックとして複数ブロックに分割し、１つのブロックに含まれる複数の画素回路１１０で、１つのＰＧ１１９を共有するようにしてもよい。

なお、本実施形態の構成においても、第１実施形態と同様に、通常動作時に生成するデジタル信号に対し、所定の値のオフセットを付与することができる。

（第３実施形態）
本実施形態について、第２実施形態と異なる点を中心に説明する。

図６は、本実施形態の撮像装置（光電変換装置の一例）の構成を示す図である。

本実施形態において、複数の画素回路１１０の各々は、選択回路１２１を有する。なお、図６では選択回路はＳＥＬと表記している。ＰＧ１１９の出力ノードは選択回路１２１の入力ノードに接続されている。また、インバータ１１３の出力ノードもまた、選択回路１２１の入力ノードに接続されている。複数の画素回路１１０の各々の選択回路１２１の入力ノードは、ＴＧ１０２に接続されている。選択回路１２１は、カウンタ１１４に出力する信号として、インバータ１１３の出力と、ＰＧ１１９の出力の一方を、ＴＧ１０２から出力される制御信号によって選択する。

本実施形態における動作タイミングについて、図７を参照しながら説明する。

図７に示した制御信号ＳＣＴＲＬは、ＴＧ１０２が出力する、選択回路１２１を制御する信号である。制御信号ＳＣＴＲＬがＬｏｗレベルにある場合には、選択回路１２１は、カウンタ１１４に出力する信号として、ＰＧ１１９の出力を選択する。一方、制御信号ＳＣＴＲＬがＨｉｇｈレベルにある場合には、選択回路１２１は、カウンタ１１４に出力する信号として、インバータ１１３の出力を選択する。

時刻ｔ２１０における動作は、第２実施形態と同様、各画素回路１１０のカウンタ１１４をリセットする動作である。

時刻ｔ２１１において、制御信号ＳＣＴＲＬはＬｏｗレベルにあるため、各画素回路１１０の選択回路１２１は、カウンタ１１４に出力する信号として、ＰＧ１１９の出力を選択している。このとき、Ｖｂｉａｓノードには、ＡＶＤ１１１をガイガーモードで動作させるための電圧（２０Ｖ）が印加されている。したがって、光子がＡＶＤ１１１に入射することによってアバランシェ増倍が生じる状態にある。しかし、選択回路１２１は、カウンタ１１４に出力する信号としてＰＧ１１９の出力を選択している。このため、ＡＶＤ１１１でアバランシェ増倍が生じても、カウンタ１１４にはインバータ１１３の出力の変化は伝達されない。

時刻ｔ２１２に、制御信号ＰＣＴＲＬがＨｉｇｈレベルになると、ＰＧ１１９から参照パルス信号（第２パルス信号）が出力される。上述したように選択回路１２１は、カウンタ１１４に出力する信号としてＰＧ１１９の出力を選択している。このため、カウンタ１１４には、ＰＧ１１９が出力する参照パルス信号が出力される。

時刻ｔ２１２から時刻ｔ２１３までの制御信号ＰＣＴＲＬがＨｉｇｈレベルにある期間が、カウンタ１１４にテストカウント値（参照デジタル信号）を書き込むための書き込み期間となる。テスト信号書き込み期間となる。

時刻ｔ２１５に、転送制御信号ＷＲＴはＨｉｇｈレベルとなると、カウンタ１１４で保持した参照デジタル信号が画素メモリ１１６に転送される。

以上の動作により、ＰＧ１１９から出力される参照パルス信号のパルス数を制御することで、既知の値を参照デジタル信号として画素メモリ１１６に書き込むことができる。

次に、通常動作時について説明する。

時刻ｔ２１６に、第２実施形態と同様、各画素回路１１０のカウンタ１１４がリセットされる。

時刻ｔ２１７に、ＴＧ１０２は、制御信号ＳＣＴＲＬをＨｉｇｈレベルにする。これにより、各画素回路１１０の選択回路１２１は、カウンタ１１４に出力する信号として、インバータ１１３の出力を選択する。

時刻ｔ２１８に、カウンタ１１４がカウント動作可能な状態となる。

時刻ｔ２１９以降、第２実施形態と同様に、ＡＶＤ１１１に入射する光子に基づいて、インバータ１１３が第１パルス信号を生成する。カウンタ１１４は、この第１パルス信号のパルス波のカウント動作を行う。

時刻ｔ２２０に、転送制御信号ＷＲＴがＨｉｇｈレベルになると、転送スイッチ１１５がオンとなり、時刻ｔ２２０におけるカウント値が画素メモリ１１６に書き込まれる。

検査時の動作では、第１実施形態、第２実施形態と同様に、各画素回路１１０から出力される参照デジタル信号と、期待値とを比較することによって画素回路１１０が正常であるか否かを検査することができる。

第２実施形態では、インバータ１１３を介してカウンタ１１４に第２パルス信号を入力していた。本実施形態では、カウンタ１１４に対し、インバータ１１３を介することなく第２パルス信号を入力することができる。このため、ＰＧ１１９の出力ノードに寄生容量を第２実施形態に比べて低減することができる。この結果、本実施形態では、第２実施形態よりもさらに第２パルス信号の周波数を向上させやすい。よって、本実施形態の構成は、第２実施形態に比べて、検査に要する時間を短縮することができる。

なお、本実施形態においても、第２実施形態でも述べたように、複数の画素回路１１０で１つのＰＧ１１９を共有するようにすることもできる。

また、本実施形態では、検査時にＡＶＤ１１１をガイガーモードとしていたが、ＶｂｉａｓノードあるいはＶｂｔｍノードの電圧を変更して、ＡＶＤ１１１を非ガイガーモードとしても良い。これにより、ＡＶＤ１１１の消費電力を低減することができる。また、クエンチ素子１１２を第２実施形態のようにＰＭＯＳトランジスタとして、ＰＭＯＳトランジスタをオフさせるようにしても良い。この場合でも、ＡＶＤ１１１がアバランシェ増倍を繰り返さないようにすることができるため、消費電力を低減することができる。

なお、本実施形態の構成においても、第１実施形態と同様に、通常動作時に生成するデジタル信号に対し、所定の値のオフセットを付与することができる。

（第４実施形態）
本実施形態による光電変換システムについて、図８を用いて説明する。図８は、本実施形態による光電変換システムの概略構成を示すブロック図である。

上記第１〜第３実施形態で述べた光電変換装置（撮像装置）は、種々の光電変換システムに適用可能である。適用可能な光電変換システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、光電変換システムに含まれる。図８には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図８に例示した光電変換システムは、撮像装置１００４、被写体の光学像を撮像装置１００４に結像させるレンズ１００２、レンズ１００２を通過する光量を可変にするための絞り１００３、レンズ１００２の保護のためのバリア１００１を有する。レンズ１００２及び絞り１００３は、撮像装置１００４に光を集光する光学系である。撮像装置１００４は、上記のいずれかの実施形態の光電変換装置（撮像装置）であって、レンズ１００２により結像された光学像を電気信号に変換する。

光電変換システムは、また、撮像装置１００４より出力される出力信号の処理を行うことで画像を生成する画像生成部である信号処理部１００７を有する。信号処理部１００７は、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１００７は、撮像装置１００４が設けられた半導体基板に形成されていてもよいし、撮像装置１００４とは別の半導体基板に形成されていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。

光電変換システムは、更に、画像データを一時的に記憶するためのメモリ部１０１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１０１３を有する。更に光電変換システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１０１２、記録媒体１０１２に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１０１１を有する。なお、記録媒体１０１２は、光電変換システムに内蔵されていてもよく、着脱可能であってもよい。

更に光電変換システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１００９、撮像装置１００４と信号処理部１００７に各種タイミング信号を出力するタイミング発生部１００８を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された出力信号を処理する信号処理部１００７とを有すればよい。

撮像装置１００４は、撮像信号を信号処理部１００７に出力する。信号処理部１００７は、撮像装置１００４から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部１００７は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、上記のいずれかの実施形態の光電変換装置（撮像装置）を適用した光電変換システムを実現することができる。

なお、信号処理部１００７は上記した第１〜第３実施形態における、期待値と、参照デジタル信号とを比較する比較回路として動作することができる。また、全体制御・演算部１００９、あるいはタイミング発生部１００８が、第１実施形態で説明したＶｂｉａｓ生成回路１１８に対して第２パルス信号を生成するためのクロックパルスを出力するようにすることができる。

（第５実施形態）
本実施形態の光電変換システム及び移動体について、図９を用いて説明する。図９は、本実施形態の光電変換システム及び移動体の構成を示す図である。

図９（ａ）は、車載カメラに関する光電変換システムの一例を示したものである。光電変換システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記のいずれかの実施形態に記載の光電変換装置（撮像装置）である。光電変換システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、光電変換システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、光電変換システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

光電変換システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム３００で撮像する。図９（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の光電変換システムを示した。車両情報取得装置３２０が、光電変換システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態に含まれる。

また、上記第４実施形態、第５実施形態に示した光電変換システムは、光電変換装置を適用しうる光電変換システム例を示したものであって、本発明の光電変換装置を適用可能な光電変換システムは図８及び図９に示した構成に限定されるものではない。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０２ タイミングジェネレータ（制御回路）
１１０ 画素回路
１１１ アバランシェダイオード（ＡＶＤ）
１１２ クエンチ素子
１１２０ ＰＭＯＳトランジスタ
１１３ インバータ（波形整形回路）
１１４ カウンタ
１１６ 画素メモリ
１１８ Ｖｂｉａｓ生成回路（参照回路の一例）
１１９ パルス生成回路（参照回路の一例）
１２０ クエンチ制御部
１２１ 選択回路

Claims (15)

1. 入射光に基づいてアバランシェ増倍が生じるアバランシェダイオードと、
   前記アバランシェダイオードが出力する信号に基づく第１パルス信号を生成する波形整形回路と、
   前記入射光によらず、第２パルス信号を生成する参照回路と、
   前記波形整形回路と前記参照回路とに接続されたカウンタとを有することを特徴とする光電変換装置。
2. 入射光に基づいてアバランシェ増倍が生じるアバランシェダイオードと、
   前記アバランシェダイオードが出力する信号に基づく第１パルス信号を生成する波形整形回路と、
   前記入射光によらず、第２パルス信号を生成する参照回路と、
   前記第１パルス信号と前記第２パルス信号とをカウントするカウンタとを有することを特徴とする光電変換装置。
3. 前記カウンタに前記第２パルス信号が入力される期間における前記アバランシェダイオードのアノード、カソード間の電位差が、前記カウンタに前記第１パルス信号が入力される期間における前記アバランシェダイオードのアノード、カソード間の電位差よりも小さいことを特徴とする請求項１または２に記載の光電変換装置。
4. 選択回路をさらに有し、前記選択回路の入力ノードは前記参照回路と前記波形整形回路とに接続され、前記選択回路の出力ノードは前記カウンタに接続されることを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置。
5. 前記参照回路は、前記アバランシェダイオードと前記波形整形回路とが接続されたノードに接続されることを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置。
6. 前記参照回路は、前記アバランシェダイオードのアノードもしくはカソードの電位を変化させることによって、前記第２パルス信号を生成することを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置。
7. 前記第２パルス信号は、単一の周期で繰り返されるパルス波であることを特徴とする請求項１〜５のいずれか１項に記載の光電変換装置。
8. 前記参照回路は、クロックパルスによって前記第２パルス信号を生成することを特徴とする請求項１〜７のいずれか１項に記載の光電変換装置。
9. 複数行および複数列に渡って配された複数の画素回路を備え、
   前記複数の画素回路の各々が、前記アバランシェダイオード、前記波形整形回路、前記参照回路、前記カウンタを有することを特徴とする請求項１〜８のいずれか１項に記載の光電変換装置。
10. 複数行および複数列に渡って配された複数の画素回路を備え、
    前記複数の画素回路の各々が、前記アバランシェダイオード、前記波形整形回路、前記参照回路、前記カウンタを有し、
    前記光電変換装置は、前記複数の画素回路を制御する制御回路をさらに有し、
    前記制御回路が前記複数の画素回路の各々の前記参照回路に前記クロックパルスを供給することを特徴とする請求項８に記載の光電変換装置。
11. 前記第２パルス信号をカウントしたカウント値から、前記第１パルス信号のカウントを開始することを特徴とする請求項１〜１０のいずれか１項に記載の光電変換装置。
12. 請求項１〜１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置が出力する信号を用いて画像を生成する信号処理部とを有することを特徴とする光電変換システム。
13. 請求項１〜１１のいずれか１項に記載の光電変換装置を備える移動体であって、
    前記光電変換装置が出力する信号を用いて前記移動体の移動を制御する制御部を有することを特徴とする移動体。
14. 入射光に基づいてアバランシェ増倍が生じるアバランシェダイオードと、
    前記アバランシェダイオードが出力する信号に基づく第１パルス信号を生成する波形整形回路と、
    第１パルス信号をカウントするカウンタとを有する光電変換装置の検査方法であって、
    前記カウンタに、入射光によらない第２パルス信号をカウントさせ、
    前記カウンタが前記第２パルス信号をカウントして得られたデジタル信号と、期待値とを比較することによって、前記光電変換装置が正常であるか否かを検査することを特徴とする光電変換装置の検査方法。
15. 前記期待値が、前記カウンタが前記第２パルス信号をカウントする期間における、前記第２パルス信号のパルス数に対応する値であることを特徴とする請求項１４に記載の光電変換装置の検査方法。
    

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