JP2021082003A - 情報処理装置 - Google Patents

Abstract

【課題】 応答を返さないストレージが存在した場合には、コントローラからの指示を正常に処理したストレージがあったとしても、コントローラは、ホストコントローラにエラーが生じた旨の応答を行ってしまう。そのためコマンドを送信したホストコントローラは、正常なストレージがあったとしても、すべてのストレージがエラー状態であると認識してしまうおそれがある。【解決手段】 第１記憶装置から書き込み指示に対する応答を受け付け、且つ、第２記憶装置から書き込み指示に対する応答を受け付けないことに基づいて、制御手段は、第１記憶装置への前記データの送信を継続し、第２記憶装置への前記データの送信を停止し、第１記憶装置による前記データの記憶の完了通知を第２通信手段が受け付けることに基づいて、第１通信手段は、前記書き込み指示に対する処理の完了通知を送信する。【選択図】 図７

Description

本発明は、情報処理装置および情報処理装置の制御方法に関する。

印刷装置などの情報処理装置において、複数のストレージデバイス（以後、ストレージ）を搭載してミラーリング機能を実装しているものがある。ここでミラーリング機能とは、複数台のＨＤＤ（ハードディスクドライブ）やＳＳＤ（ソリッドステートドライブ）などのストレージの全てに同一アドレスから同サイズのデータを書き込む機能である。ミラーリング機能の制御は、ミラーリング制御を行うコントローラ（以下、コントローラ）によって行われる。

コントローラは、上流のホストコントローラから書き込み／読み出しの要求を受けると、ミラーリング制御している複数のストレージに受け付けた要求に応じた指示を出す。そして、コントローラは、ミラーリング機能で用いる複数のストレージの各々から応答を受け付けると、上流のホストコントローラに応答を返す。

コントローラは、例えば２つのストレージのうちすべてのストレージから正常に書き込み／読み出しが出来た旨の応答を受けた場合には、ホストコントローラに正常に書き込み／読み出しが出来た旨の応答を返す。また、例えば２つのストレージのうち一方のストレージから正常に書き込み／読み出しが出来た旨の応答を受け、他方のストレージからエラーになった旨の応答を受けた場合にも、ホストコントローラに正常に書き込み／読み出しが出来た旨の応答を返す。そして、例えば２つのストレージのうち両方のストレージからエラーになった旨の応答を受けた場合には、ホストコントローラにエラーになった旨の応答を返す。

ミラーリング機能で用いる複数のストレージへの書き込み／読み出し速度は、ストレージごとに異なることがある。例えば、同一の種類のストレージ（ＨＤＤ）を複数用いた場合には、一部のＨＤＤの書き込み／読み出しの応答は早く、他部のＨＤＤの書き込み／読み出しの応答は一部のＨＤＤに比べて遅い場合（もしくは応答が帰って来ない場合）である。この事例は、例えばＨＤＤの経年劣化や性能の差などによって生じる。また、特許文献１に示すように、ミラーリング構成としてＨＤＤとＳＳＤを混在で搭載した場合には、ＳＳＤからの書き込み／読み出しの応答は早く、ＨＤＤの書き込み／読み出しの応答が遅くなる。

特開２０１８‐７３００５号公報

ミラーリングを制御するコントローラは、複数のストレージに書き込みの指示／読み出しの指示を送ってから、所定時間がたってもコマンドを送ったすべてのストレージから応答が帰ってこない場合にホストコントローラにエラーが生じた旨の応答を行う。そのため、各々ストレージの応答速度の差が大きい場合や、応答を返さないストレージが存在した場合には、コントローラからの指示を正常に処理したストレージがあったとしても、コントローラは、ホストコントローラにエラーが生じた旨の応答を行ってしまう。

そのためコマンドを送信したホストコントローラは、正常なストレージがあったとしても、すべてのストレージがエラー状態であると認識してしまうおそれがある。

本発明は、書き込みコマンドに対して所定時間内に応答がないストレージがある場合に、ミラーリングを制御するコントローラがホストコントローラにエラー状態であると誤認識させないことを目的とする。

本発明は、不揮発性の第１記憶装置および不揮発性の第２記憶装置を有する情報処理装置であって、データの書き込み指示を受け付ける第１通信手段と、前記書き込み指示を前記第１記憶装置に送信する第２通信手段と、前記書き込み指示を前記第２記憶装置に送信する第３通信手段と、前記第２通信手段を介する前記第１記憶装置へのデータの送信および前記第３通信手段を介する前記第２記憶装置へのデータの送信を制御する制御手段と、
を有し、前記第１記憶装置から前記書き込み指示に対する応答を受け付け、且つ、前記第２記憶装置から前記書き込み指示に対する応答を受け付けないことに基づいて、前記制御手段は、前記第１記憶装置への前記データの送信を継続し、前記第２記憶装置への前記データの送信を停止し、前記第１記憶装置による前記データの記憶の完了通知を前記第２通信手段が受け付けることに基づいて、前記第１通信手段は、前記書き込み指示に対する処理の完了通知を送信することを特徴とする。

本発明は、書き込みコマンドに対して所定時間内に応答がないストレージがあったとしてもホストコントローラにすべてのストレージがエラー状態であると誤認識させないことが可能である。

メインコントローラのシステム構成例を示す図 ＳＡＴＡブリッジ構成の接続例を示す図 各ＳＡＴＡ制御部の内部構成例を示す図 従来のリカバリーシーケンスを示す図 無応答ストレージの発生による課題が生じる構成図 実施例１における無応答ストレージ発生時の停止処理を説明する構成図 実施例１の書込み処理フローを示す図 実施例２における無応答ストレージ発生時の停止処理を説明する構成図 実施例３における無応答ストレージ発生時の制御を説明する構成図 実施例３の書込み処理フローを示す構成図 拡張コマンドの一例を示す図

（第１実施形態）
添付図面を参照して本実施形態の各実施例を詳しく説明する。以下の実施例は特許請求の範囲に係る発明を限定するものではなく、また各実施例で説明されている特徴の組み合わせすべてが発明の解決手段に必須の構成とは限らない。例えば、各実施例では、ミラーリング構成として２台のストレージデバイスとＳＡＴＡ‐ＩＦ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ ＩｎｔｅｒＦａｃｅ）を例として説明するが、この構成に限らない。ストレージデバイスが複数配された構成であれば何台でもよい。また、ストレージデバイスは、複数のＨＤＤでもよいし、複数のＳＳＤでもよいし、ＨＤＤとＳＳＤが混在してもよい。なお、以下の実施例では、情報処理装置の例として画像処理装置を用いる。

（実施例１）
図１は、画像処理装置におけるメインコントローラ１２０のシステム構成例である。メインＣＰＵ（中央処理演算器）１０１は、システム制御や各種演算処理を行う。メモリ制御部１０２は、各種メモリデバイスへの入出力制御やＤＭＡ（ダイレクト・メモリ・アクセス）制御を行う。

ＦＬＡＳＨメモリ１０３は、書き換え可能な不揮発性メモリであり、システム全体の制御プログラムや制御パラメータ等が格納される。ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）１０４は、ＤＤＲ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）メモリに代表される揮発性の書き換え専用メモリである。プログラムの作業領域や印刷データの格納領域、各種テーブル情報格納領域等の用途に用いられる。ここで、メモリ制御部１０２と各種メモリデバイスとの関係は、簡略化して表現したものであって、一般的には独立に制御される。

ＬＡＮ−ＩＦ制御部１０５は、印刷装置に接続されるローカル・エリア・ネットワーク１０６との入出力制御を行う。一般的にはＴＣＰ／ＩＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｃｏｎｔｒｏｌ Ｐｒｏｔｏｃｏｌ／Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）プロトコルに対応する。ネットワークケーブルを介して外部ＨＯＳＴコンピュータ１０７などのネットワーク対応機器と接続され、ネットワーク経由でのプリントを行うことができる。Ｒｅａｄｅｒ‐ＩＦ制御部１０８は、スキャナ装置１０９との通信制御を行う。

スキャナ装置１０９によってスキャンした入力画像データを印字させることでコピー機能を実現する。画像処理部１１０は、ＬＡＮ−ＩＦ制御部１０５、Ｒｅａｄｅｒ‐ＩＦ制御部１０８を介して取り込んだ画像データに対して各種画像処理を行う。

ＳＡＴＡホスト制御部１１１（ＳＡＴＡ回路）は、ＳＡＴＡ規格に準拠したＩＦを有するデバイスとのデータ入出力制御を行う。ＳＡＴＡブリッジ制御部１１２（ＳＡＴＡ回路）は、上流側としてＳＡＴＡホスト制御部１１１にデバイスとして接続され、下流側としては複数のＨｏｓｔ‐ＩＦを有し、ＨＤＤ又はＳＳＤ（ソリッドステートドライブ）１１３、１１４と接続される。ＳＡＴＡブリッジ制御部１１２では、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ Ｄｉｓｋ）制御やデータ暗号化など付加価値としての機能が搭載されている。

本実施例では、ＳＡＴＡホスト制御部１１１とＳＡＴＡブリッジ制御部１１２は、それぞれ独立したＡＳＩＣ（特定用途向け集積回路）としてメインコントローラ１２０に搭載されていることを前提として説明を行う。

パネルＩＦ部１１５は、パネル装置１１６との通信制御を行う。ここでは図示しないがＵＩ（ユーザー・インターフェイス）として、パネル上の液晶画面表示やボタン等を操作することにより印刷装置の各種設定及び状態の確認ができる。

ビデオ出力ＩＦ部１１７は、印刷部１１８とのコマンド／ステータスの通信制御や印刷データの転送を行う。印刷部１１８は、ここでは図示しないが印刷装置本体と給紙系及び排紙系から構成され、主にビデオ出力ＩＦ部１１７からのコマンド情報に従い、印刷データを用紙に印刷する。メインバス１１９はバスコントローラ含み、制御バス、データバス及び任意ブロック間のローカルバスを便宜的にまとめて表現したものである。代表例としてＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）やＡＳＩＣの内部バスなども含まれる。

図２は、ＳＡＴＡブリッジ構成としての接続例を示す図である。メインＡＳＩＣ２０１は、ＳＡＴＡホスト制御部１１１を含むメインコントローラ１２０のシステム全体を制御する中心的なＡＳＩＣである。ＳＡＴＡホスト制御部１１１は、１個のＳＡＴＡ‐ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）２０２をホストＩＦとして持つ。サブＡＳＩＣは、ＳＡＴＡブリッジ制御部１１２そのものであり、メインコントローラ１２０上に独立したＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）として実装されている。

ＳＡＴＡブリッジ制御部１１２は３個のＳＡＴＡ−ＩＰ２０３〜２０５を持つ。ブリッジ構成での上流側はＳＡＴＡ‐ＩＰ（Ｈｏｓｔ）２０２がＨ‐Ｈｏｓｔ‐ＩＦ２０６を介してＳＡＴＡ‐ＩＰ（Ｄｅｖｉｃｅ）２０３と接続される。下流側はＳＡＴＡ‐ＩＰ（Ｈｏｓｔ１）２０４がＢ‐Ｈｏｓｔ１‐ＩＦ２０７を介してＨＤＤ１１３（ＳＳＤでもよい）と、ＳＡＴＡ‐ＩＰ（Ｈｏｓｔ２）２０５がＢ‐Ｈｏｓｔ２‐ＩＦ２０８を介してＨＤＤ１１４（ＳＳＤでもよい）と接続される。

ここで、ＳＡＴＡ‐ＩＰ２０２〜２０５は、ＳＡＴＡリンク層及び物理層から構成される。そして、ＳＡＴＡ‐ＩＰ２０２〜２０５は、各種ＳＡＴＡレジスタの設定に応じてＳＡＴＡ−ＩＦ２０６〜２０８で接続されるＳＡＴＡデバイスに対して物理的な（電気信号としての）ＳＡＴＡ規格のコマンド発行やステータス受信を行う。つまり、ＳＡＴＡ‐ＩＰ２０２〜２０５は、通信部として機能する。

また、ＳＡＴＡブリッジ制御部１１２は、電源制御部２０９と制御信号２１４で接続されている。電源制御部２０９はメインボード上に搭載され、メインコントローラ１２０に含まれる各機能モジュールやそれに接続される各種装置への電力供給の有無を決定し、印刷装置システム全体としての電源制御を担っている。

電源制御部２０９から出ている一点斜線２１０〜２１３は、システム全体の部分であるＳＡＴＡブリッジ部の各構成要素にたいする電源ラインを示したものである。従って、制御信号２１４を介した電源制御部２０９とのやり取りによってＳＡＴＡブリッジ制御部１１２は意図したタイミングでＨＤＤ１１３及び１１４の電源をＯＦＦ・ＯＮすることが可能となる。

図３は、ＳＡＴＡホスト制御部１１１及びＳＡＴＡブリッジ制御部１１２の内部構成例を示す図である。ＨＣＰＵ３０１は、ＳＡＴＡコマンド発行処理、送受信データの転送処理及びステータス受信処理等ＳＡＴＡコントローラとしての全般的な制御を行う。また、ＨＣＰＵ３０１は、メインバス１１９を介してメインコントローラ１２０に含まれるＣＰＵ１０１と通信を行う。

メモリ制御部３０２は、Ｆｌａｓｈメモリ３０３やＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）３０４との入出力制御を行う。Ｆｌａｓｈメモリ３０３には、ブートプログラムやＳＡＴＡコントローラとしての制御プログラムが格納されている。ＳＲＡＭ３０４にはＨＣＰＵ３０１の作業領域、各種制御テーブルやパラメータ格納領域及びデータバッファなどに使用される。ここで、ＳＲＡＭ３０４は１ポートＲＡＭ、２ポートＲＡＭ、ＦＩＦＯ（Ｆｉｒｓｔ‐ＩＮ Ｆｉｒｓｔ‐ＯＵＴ）メモリ等の制御を簡略化して記載しているのであって、それぞれ独立に制御され複数個所にＳＲＡＭが存在しても構わない。

割り込み制御部３０５は、ＨＣＰＵ３０１に対する割り込み信号の入力や出力処理、割り込み信号に対するマスク処理などを行う。ＳＡＴＡブリッジ制御部１１２からの割り込み信号３１８も接続されている。レジスタＨ３０６は、制御パラメータやステータス情報などを一時的に記憶するためのレジスタである。ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）３０７は、ここでは図示しないがＨＣＰＵ３０１によって所定のレジスタに転送元及び転送先の先頭アドレス及びサイズが設定され、起動が掛けられると所定のメモリ間でデータ転送を行う。

Ｈバス３０８はバスコントローラ含み、制御バス、データバス及び任意ブロック間のローカルバスを便宜的にまとめて表現したものである。バスブリッジ回路３０９は、メインバス１１９とＨバス３０８間のバスプロトコルを相互に変換するバスブリッジである。これによってＤＭＡＣ３０７は、メインバス１１９に接続されているメインコントローラ１２０に含まれるＤＲＡＭ１０４にアクセスすることが可能となる。

ＢＣＰＵ３１０は、ＳＡＴＡコマンド発行処理、送受信データの転送処理及びステータス受信処理等ＳＡＴＡコントローラとしての全般的な制御を行う。メモリ制御部３１１は、Ｆｌａｓｈメモリ３１２やＳＲＡＭ３１３との入出力制御を行う。Ｆｌａｓｈメモリ３１２には、ブートプログラムやミラーリング処理プログラムなどＳＡＴＡコントローラとしての制御プログラムが格納されている。ＳＲＡＭ３１３にはＢＣＰＵ３１０の作業領域、各種制御テーブルやパラメータ格納領域及びデータバッファなどに使用される。

ここで、ＳＲＡＭ３１３は１ポートＲＡＭ、２ポートＲＡＭ、ＦＩＦＯメモリ等の制御を簡略化して記載しているのであって、それぞれ独立に制御され複数個所にＳＲＡＭが存在しても構わない。レジスタＢ３１４は、制御パラメータやステータス情報などを一時的に記憶するためや割り込み信号３１８を発行するために利用される各種レジスタをまとめて記載したものである。

電源ＩＦ部３１５は、電源制御部２０９と制御信号２１４で接続され、ＨＤＤ１１３、１１４への電源ＯＦＦ／ＯＮ要求信号の制御を行う。割り込み制御部３１６は、ＢＣＰＵ３１０に対する各ＳＡＴＡ‐ＩＰ２０４、２０５などからの割り込み信号の入力や出力処理、割り込み信号に対するマスク処理などを行う。Ｂバス３１７はバスコントローラ含み、制御バス、データバス及び任意ブロック間のローカルバスを便宜的にまとめて表現したものである。また、図２で説明したようにＳＡＴＡホスト制御部１１１のＳＡＴＡ‐ＩＰ（Ｈｏｓｔ）２０２とＳＡＴＡブリッジ制御部１１２のＳＡＴＡ‐ＩＰ（Ｄｅｖｉｃｅ）２０３とは、Ｈ‐Ｈｏｓｔ‐ＩＦ２０６とで接続される。さらにＳＡＴＡ‐ＩＰ（Ｈｏｓｔ１／２）２０４及び２０５は、Ｂ‐Ｈｏｓｔ１／２‐ＩＦ２０７及び２０８を介して、ＨＤＤ１１３及び１１４とに接続されている。

図１１は、ＳＡＴＡブリッジ制御部１１２の設定や情報取得に利用される拡張コマンドの一例を示す図である。拡張コマンドは、ＳＡＴＡブリッジ制御部１１２で用いることが出来る独自コマンドであり、ＳＡＴＡ規格で準備されているユーザー定義のベンダユニーク・コマンド（例えば、Ｆ０ｈ）を利用して作成する。

例えば、図１１の第１行目左から示されるように拡張コマンド名称１００１、ＣＭＤ（サブコマンド）番号１００２、転送タイプ１００３、指定内容１００４として各種拡張コマンドを独自に定義する。ここで、ＣＭＤ番号はベンダユニーク・コマンド（例えば、Ｆ０ｈ）に対するＦｅａｔｕｒｅレジスタに設定されるサブコマンド番号を示す。また、ＳＡＴＡ規格では基本的な転送タイプとして、データを伴わないＮｏｎ‐Ｄａｔａ（ＮＤ）転送、単発データ転送を実行するＰＩＯ‐Ｉｎ（ＰＩ）又はＰＩＯ−Ｏｕｔ（ＰＯ）転送、連続データ転送を実行するＤＭＡ転送などの転送タイプが定義されている。

図１１での転送タイプ１００３は、ＣＭＤ番号１００２に対する転送タイプを定義している。たとえば、ＳｅｔｕｐＢｒｉｄｇｅコマンド１００５はＣＭＤ番号：０１ｈ（１００６）、転送タイプ：ＰＯ（１００７）で構成される。同様にＧｅｔＢｒｉｄｇｅＩｎｆｏコマンド１００８はＣＭＤ番号：０２ｈ（１００９）、転送タイプ：ＰＩ（１０１０）として定義されている。ＳｅｔｕｐＢｒｉｄｇｅコマンド１００５は、ＳＡＴＡブリッジ制御部１１２の各種設定を行うコマンドである。以後に現れるパラメータ、例えばタイムアウト値のようなものはミラーリング運用開始前に本コマンドを用いて予め設定されていることを前提とする。ＧｅｔＢｒｉｄｇｅＩｎｆｏコマンド１００８は、ＳＡＴＡブリッジ制御部１１２全般のステータス（内部情報）取得のための拡張コマンドである。ＨＤＤ１１３、１１４との接続状態やエラー内容は本コマンドを用いて取得することができる。

図４は従来のライト（Ｗ）コマンド＆ステータス及び異常時のリカバリーシーケンスを示す図である。

図４（ａ）は、画像処理装置がミラー状態であることを示す図である。ＳＡＴＡホスト制御部１１１は、上位からの書込み要求に対してライト（Ｗ）コマンド４０１をＳＡＴＡブリッジ制御部１１２に送信する。そして、Ｗコマンド４０１を受信したＳＡＴＡブリッジ制御部１１２はコマンド解釈を実行する。そしてＳＡＴＡブリッジ制御部１１２は、ＨＤＤ１１３及びＨＤＤ１１４に対してＷコマンド４０１と同じ内容のＷコマンド４０２、４０３を送信し、タイムのカウントを開始する。

Ｗコマンドを受け付けたＨＤＤ１１３及びＨＤＤ１１４は、ＳＡＴＡブリッジ制御部１１２に応答（後述のＤＭＡａｃｔパケット）を返す。そして、ここでは詳細な説明は省略するが、ＳＡＴＡ規格のフロー制御に基づいてＳＡＴＡホスト制御部１１１は、１つのライト（Ｗ）データ４０４を一定のデータパケット単位４１０で分割してＳＡＴＡブリッジ制御部１１２に送信する。

ここで、ＳＡＴＡ規格でのデータ単位について説明する。ＳＡＴＡ規格で送受信される１個のコマンドに対するデータ転送の最大サイズはＷデータ４０４に示すように３２ＭＢで、伝送路で送受信される１回のデータパケット単位４１０は８ＫＢである。

ＳＡＴＡブリッジ制御部１１２は、ＳＡＴＡ−ＩＰ２０３、２０４、２０５の内部にバッファを持つ。本実施例では、各バッファサイズの例としてデータパケット単位８ＫＢ×２個分の１６ＫＢを保持可能な容量としている。

一般的に１個のコマンド処理でのデータサイズを大きくすることで処理効率は向上する。本例では各バッファ４１１、４１２、４１３を１６ＫＢとしているが、本サイズは引き出したいパフォーマンスによって決められるべき値であり、この値に限定するものではない。

図４（ａ）の説明に戻る。ＳＡＴＡホスト制御部１１１からＳＡＴＡブリッジ制御部１１２に送信されたＷデータ（Ｗデータ４０４の一部のデータ）が、バッファ４１１に保持される。バッファ４１１に保持されたＷデータを、ＳＡＴＡブリッジ制御部１１２が、バッファ４１２，４１３に保持させる。そして、ＳＡＴＡブリッジ制御部１１２は、バッファ４１２、４１３に保持されたデータをＷデータ４０５およびＷデータ４０６としてＨＤＤ１１３及び１１４に逐次送信する。一方、バッファ４１１は、前のＷデータを消去して次のＷデータを受信して保持する。なお、以下では、前のＷデータの消去については説明を省く。これは、バッファ４１２と４１３においても同様である。

少なくとも一方のＨＤＤにおいてＷデータの書き込みが終わると、ＳＡＴＡブリッジ制御部１１２は、バッファ４１１から書き込みが完了したＨＤＤに対応するバッファに次のＷデータ（Ｗデータ４０４の一部）を保持させる。例えば、ＨＤＤ１１３への書き込みが先に終わり、ＨＤＤ１１４への書き込みが後に終わる場合には、バッファ４１２に次のＷデータが保持された後にバッファ４１３に次のＷデータが保持される。同時に書き込みが終わった場合には、バッファ４１２とバッファ４１３に同時に次のＷデータが保持される。なお、バッファは、前述したように、前のＷデータを消去して次のＷデータを保持する。

そして、ＳＡＴＡホスト制御部からＳＡＴＡブリッジ制御部１１２に送信されたＷデータ４１１の全てが、ＳＡＴＡブリッジ制御部１１２を介してＨＤＤ１１３およびＨＤＤ１１４に記憶されるまで上述の送信が繰り返される。

ここで、予め設定されたタイムアウト時間内にＷデータ４０４の全ての送信がＨＤＤ１１３、ＨＤＤ１１４の両方に正常に転送完了すると、ＳＡＴＡブリッジ制御部１１２は両デバイスのそれぞれからＯＫ（正常）ステータス４０７、４０８を受信する。

このような場合にＳＡＴＡブリッジ制御部１１２は、ＳＡＴＡホスト制御部１１１に対して書込み処理正常終了としてＯＫステータス４０９を送信する。ＳＡＴＡブリッジ制御部１１２からＯＫステータスを受信したＳＡＴＡホスト制御部１１１はＷコマンド４０１の一連の処理を終了する。

このように、ＨＤＤ１１３及び１１４は双方のデータ保持状態が同一レベルであり整合性が取れている状態を、ミラーリングの正常状態としてミラーリング状態と定義する。

なお、本実施例ではＨＤＤ１１３をマスターストレージ、ＨＤＤ１１４をスレーブストレージとして説明する。ここでは図示しないが、リード（Ｒ）コマンド発行時はマスターからのみ読み出し処理が実行される。

図４（ｂ）においてＳＡＴＡブリッジ制御部１１２が、書き込みに失敗した旨のステータス（ＮＧステータス）を一方のＨＤＤから受け付けた状況の一例を説明している。

具体的には、ＨＤＤ１１４のスレーブ側が書き込み処理途中に何らかの原因で失敗した場合を示す。

このとき、ＳＡＴＡブリッジ制御部１１２がＮＧ（失敗）ステータス４０８を受信し、ＢＣＰＵ３１０はスレーブ側のＨＤＤ１１４に対して停止処理を実行する。停止処理を実行すると、ＳＡＴＡブリッジ制御部１１２は、ＳＡＴＡホスト制御部１１１から受け付けたＷデータ４０４の一部をバッファ４１３に送信しなくなり、バッファ４１２にのみ送信する。

つまり、ＢＣＰＵ３１０は、正常なＨＤＤ１１３が接続されたマスター側に対して書き込み処理を継続し、書き込みに失敗したＨＤＤ１１４が接続されたスレーブ側のＳＡＴＡ‐ＩＰ２０５を初期化して現行の書込み処理を実行しなくなる。このＳＡＴＡＩＰ２０５の初期化処理によって、ＳＡＴＡブリッジ制御部１１２は、ＳＡＴＡブリッジ制御部１１２に接続されたストレージがＨＤＤ１１３のみであると認識する。なお、初期化処理は実施せず、ただ無視することができるのであればそれでもよい。

タイムアウト時間内にマスター側の書き込み処理が完了すると、ＳＡＴＡブリッジ制御部１１２はマスター側のＨＤＤ１１３からＯＫステータス４０７を受信する。これによりＳＡＴＡブリッジ制御部１１２は、本書き込み処理は正常に完了したとして上位ＳＡＴＡホスト制御部１１１にＯＫステータス４０９を送信する。ＯＫステータス４０９を受信したＳＡＴＡホスト制御部１１１は本書き込み処理を終了し、次のコマンドが送信可能となる。

一方、ＳＡＴＡブリッジ制御部１１２のＢＣＰＵ３１０は、未使用処理時に前回書き込み処理時の開始アドレス及びデータサイズをＳＲＡＭ３１３に記録した情報に基づき、失敗した側のリカバリ処理をバックグラウンドで開始する。

図４（ｃ）を用いて図４（ｂ）の後のリカバリ処理について説明する。ＳＡＴＡブリッジ制御部１１２は、書き込み処理に失敗したＨＤＤ１１４の初期化処理を行い、前回書き込み処理に成功したＨＤＤ１１３から記録した開始アドレス及びデータサイズのデータの読み出し処理（Ｒ）４１４を開始する。

読み出したデータを、書き込み処理に失敗した側ＨＤＤ１１４に対して同一アドレスから逐次書き込み処理（Ｗ）４１５を実行する。

リカバリ処理中に書き込みエラーが生じた場合、画像形成装置は、ここでは図示しないが予め設定された回数のリカバリ処理を繰り返す。予め設定された回数のリカバリ処理の中でリカバリ処理に成功すれば、画像形成装置は、ミラー状態に遷移する。

予め設定された回数のリカバリ処理の全てで失敗した場合には、ＨＤＤ１１４はシステム的に使用不能になりＨＤＤ交換通知がなされ、片側ＨＤＤ１１３のみ（デグレード状態）で装置の運用が継続される。

この時、ＨＤＤ交換通知は割り込み信号３１８によりＳＡＴＡホスト制御部１１１に通知される。ここでは省略するが、ＳＡＴＡホスト制御部１１１は、ＳＡＴＡブリッジ制御部１１２の内部状態を取得するＧｅｔＢｒｉｄｇｅＩｎｆｏコマンド１００８を有し、それによってどちらのＨＤＤを交換すべきかを判断することができる。

なお、ＳＲＡＭ３１３に記録した情報は、ＢＣＰＵ３１０によって利用後消去される。また、ミラーリング状態（例えば、ミラー状態、デグレード状態）は、ＳＡＴＡブリッジ制御部１１２内のＳＲＡＭ３１３やレジスタＢ３１４などに記録されている。

図５は、課題が生じる構成としてＷコマンド５０１に対して無応答のＨＤＤが生じる構成について説明する。

図５は、ＳＡＴＡホスト制御部１１１がＳＡＴＡブリッジ制御部１１２にＷコマンド５０１とＷデータ５０３の一部のデータ（データパケット単位４１０で送付されたデータ）を送信する。ＳＡＴＡブリッジ制御部１１２は、一部のデータをバッファ４１１に保持し、ＳＡＴＡブリッジ制御部１１２は、保持した一部のデータをバッファ４１２および４１３に保持する。

そしてＳＡＴＡブリッジ制御部１１２は、ＨＤＤ１１３およびＨＤＤ１１４にＷコマンドを送信し、ＷコマンドをＨＤＤ１１３およびＨＤＤ１１４に送信することを起点にタイマー（経過時間の閾値）を設定し、時間のカウントを開始する。

図５においてＨＤＤ１１３は、Ｗコマンドに対応してデータ転送開始割り込みを示すＤＭＡａｃｔパケット５０２をＳＡＴＡブリッジ制御部１１２に返す。ＤＭＡａｃｔパケット５０２を受け付けたＳＡＴＡブリッジ制御部１１２は、バッファ４１１に保持した一部のデータをＨＤＤ１１３に送信する。ＨＤＤ１１３が受信した一部のデータを書き込むと、次の一部のデータをバッファ４１１から受信するためにＤＭＡａｃｔパケット５０２をＳＡＴＡブリッジ制御部１１２に出力する。

なお、ＤＭＡａｃｔパケット５０２は、ＳＡＴＡブリッジ制御部１１２に対してバッファ４１２に保持された分割されたデータを送信させるためにＨＤＤ１１３が送付するコマンドである。

一方、図５においてＨＤＤ１１４は、設定されたタイマーの時間内にＷコマンドに応答しない。例えば、ＨＤＤの寿命が近い場合や寿命が尽きている場合などにこのような無応答が生じる。このような状態では、ＨＤＤ１１４は、ＤＭＡａｃｔパケット５０２をＳＡＴＡブリッジ制御部１１２に返さない。

そのため、ＳＡＴＡブリッジ制御部１１２のバッファ４１２が２回目にフル状態になり、ＨＤＤ１１３に２回目の分割データの書き込みを終えた時点で、無応答側のバッファ４１３には１回目の分割データが保持されているという状況が発生する。このような状況が発生すると、バッファ４１３に２回目の分割データを保持させていないため、バッファ４１２に３回目の分割データを保持させることが出来ない。言い換えると、ＨＤＤ１１４に１回目のデータを記憶させていないことで、ＨＤＤ１１３に２回目の分割データまで記憶させることはできるが、３回目以降の分割データを記憶させることはできない。

このような状況が発生するとバッファ４１２側を制御しているＳＡＴＡーＩＰ２０４は、ＨＤＤ１１３に対してＨｏｌｄパケット５０６を発行する。それを受けたＨＤＤ１１３側はＨｏｌｄＡ５０７を返し、待機状態になる。

一方、ＨＤＤ１１４側は無応答のままであるため、タイマーの時間内にＳＡＴＡブリッジ制御部１１２は両方のＨＤＤからのＯＫステータスを受信することなくタイムアウトとなる（設定した経過時間の閾値を超える）。

ＳＡＴＡブリッジ制御部１１２は、双方のＨＤＤ１１３、１１４にＷコマンドを発行したにも係わらずタイムアウトし、書き込み処理が完了しなかったため、ＳＡＴＡホスト制御部１１１に対してＮＧ（失敗）ステータス４０９を送信する。

ＮＧステータスを受信したＳＡＴＡホスト制御部１１１は、再書き込み処理（同一Ｗコマンド５０１を再度発行する）をＳＡＴＡブリッジ制御部１１２に指示する。

前述したようにＨＤＤが無応答になる現象は、ストレージデバイスの経年変化が進むことによって生じる。そして、無応答になったＨＤＤは、電源ＯＦＦ→ＯＮすることにより一時的に回復する可能性があるが、すぐに無応答になる現象が生じてしまう。

つまり、ＳＡＴＡホスト制御部１１１が指示した再書き込み処理も失敗する可能性が高い。その結果、使用可能なＨＤＤがあっても、ＳＡＴＡホスト制御部１１１は、すべてのＨＤＤが使用不能であると把握してしまい、システム的な破綻に至る可能性がある。さらに、ＳＡＴＡホスト制御部１１１は、ＳＡＴＡブリッジ制御部１１２からＮＧのステータスを取得してもどのＨＤＤが無応答状態のであるかを判定することが出来ない。

図６は、本実施例における無応答ストレージ発生時の停止処理を説明する構成である。本実施例では、一方のＨＤＤが無応答状態に陥った際に一方のＨＤＤへのデータの送信を停止し、他方へのＨＤＤにデータの送信を継続する。そして、他方のＨＤＤが書き込み処理に成功すれば、上位回路（ＳＡＴＡホスト制御部１１１）に書き込み処理に成功した旨の通知を行う。以下で詳細を説明する。なお、図５の説明と同様の部分については説明を省略する。

図６の場合もＳＡＴＡブリッジ制御部１１２は、ＳＡＴＡホスト制御部１１１からＷコマンドを受け付け、１回目の分割データを受け付けてバッファ４１１に保持してからバッファ４１２とバッファ４１３に保持する。ＳＡＴＡブリッジ制御部１１２は、ＨＤＤ１１３およびＨＤＤ１１４にＷコマンド４０２及びＷコマンド４０３を送信し、Ｗコマンドの送信を起点として第１タイマー（時間経過の第１閾値）を設定し、第１タイマーに対する時間のカウントを開始する。

ＳＡＴＡブリッジ制御部１１２は、ＨＤＤ１１３およびＨＤＤ１１４の少なくとも一方からＷコマンドへの応答（例えば、ＤＭＡａｃｔパケット５０２（データ転送開始割り込み））を受け付ける。応答を受信したＢＣＰＵ３１０はＨＤＤ１１３側がデータ転送開始したことをＳＲＡＭ３１３又はレジスタＢ３１４などに記憶する。そして、ＳＡＴＡブリッジ制御部１１２は、応答（データ転送開始割り込み）を起点として第２タイマー（経過時間の第２閾値）を設定し、第２タイマーに対する時間のカウントを開始する。この第２閾値は、第１閾値値よりも短い値となる。

ＳＡＴＡブリッジ制御部１１２は、応答（データ転送開始割り込み）を受け付けない状態で第２タイマーがタイムアップした場合（経過時間が第２閾値を超えた場合）には、ＨＤＤ１１４側の停止処理を行う。停止処理およびその後のリカバリ処理は、図４（ｂ）、図４（ｃ）と同様であるため説明を省略する。

ＳＡＴＡブリッジ制御部１１２は、第２タイマーの時間内にＨＤＤ１１４から応答（データ転送開始割り込み）を受け付けた場合には、ＨＤＤ１１４側への書込み処理を継続する。

なお、ＳＡＴＡブリッジ制御部１１２から各デバイスに対してコマンドが発行できるのは、各ＨＤＤがレディ状態（ビジーではない）であることを意味する。一旦コマンドを発行すると後はＨＤＤ側の応答を待つしかすべがない。

第２タイマーを設定することによって、Ｗコマンド送付後の無応答などの故障発生時に正常なデバイスが異常なデバイスに引きずられてコマンド処理失敗となることを回避することができる。

いずれかのＨＤＤへのデータ転送が開始されるとそれを通知する割り込み信号を設ける。その割り込み信号を割り込み制御部３１６から受信したＢＣＰＵ３１０は、受信したＳＡＴＡ−ＩＰ側を記憶しておき、第２タイマーを設定する。

なお、ここではデータ転送開始をＳＡＴＡ−ＩＰからの割り込み信号で検知する例を示しているが、この方法に限定するものではない。他の例としてテータ転送回数のカウンタ値の変化から検知するなどであっても構わない。

次に図７を用いて図６で説明した本実施例の構成を実現するための書込み処理フローの一例を説明する。本実施例のフローチャートは、ＢＣＰＵ３１０によって実行され、ＨＤＤへのアクセスが生じると開始する。

ステップＳ６０１において、ＳＡＴＡブリッジ制御部１１２を制御しているＢＣＰＵ３１０は、ステップＳ６０１においてＳＡＴＡホスト制御部１１１からＷコマンドを受信する。

ステップＳ６０２においてＢＣＰＵ３１０は、受信したコマンドの内容を解釈し、同一内容のＷコマンドを接続されているＨＤＤ１１３及び１１４に送信する。そして、ステップＳ６０２を終えるとステップＳ６０３において、第１タイマー（経過時間の第１閾値）をタイマー回路に設定し、本コマンド処理全体に対する制限時間のカウントを開始する。なお、第１タイマーの設定およびカウント開始は、ＷコマンドをＨＤＤ１１３およびＨＤＤ１１４に送信することが起点であればよいためステップＳ６０２とＳ６０３は同時でも逆でもよい。なお、タイマー回路は、ＳＡＴＡブリッジ制御部１１２に含まれる。

ステップＳ６０４においてＢＣＰＵ３１０は、ＨＤＤの一方から応答（データ転送開始割り込み）を待つ。一方のＨＤＤから応答を受け付けると、ＨＣＰＵ３０１は、応答を返してきたＨＤＤへのデータ転送を開始する。一方のＨＤＤへのデータ転送を開始したらステップＳ６０５に遷移する。ステップＳ６０５において第２タイマー（経過時間の第２閾値）をタイマー回路に設定し、まだデータ転送開始していないデバイスに対する制限時間のカウントを開始する。なお、第２タイマーの設定およびカウント開始は、応答をＨＤＤ１１３またはＨＤＤ１１４から受信することが起点である。

ここで、第１タイマー及び第２タイマーを設定するタイマー回路はひとつ以上あればよい。ひとつの場合には第１タイマーの残り時間を記録しておき第２タイマーを設定し、第２タイマーの経過後、再び第１タイマーの残りの時間を設定すればよい。タイマー回路の使い方は特に限定しない。

次に、ステップＳ６０６においてＢＣＰＵ３１０は、他方のＨＤＤ側がデータ転送を開始したか否かの判定を実施する。

ステップＳ６０６においてＢＣＰＵ３１０は、ＨＤＤの他方から応答（データ転送開始割り込み）を受け付けると、ＢＣＰＵ３１０は、応答を返してきたＨＤＤへのデータ転送を開始する。他方のＨＤＤへのデータ転送を開始したらステップＳ６０８に遷移する。

ステップＳ６０８で第２タイマーを解除し、ステップＳ６０９において両ＨＤＤに対する図４で説明した通常処理を実行し、ステップＳ６１２に遷移する。なお、第２タイマーの解除とは、例えば、第２タイマーの設定を解除し、且つ、第２タイマーに対する経過時間のカウントを停止することである。

ステップＳ６０６の説明に戻る。ステップＳ６０６において、他方のＨＤＤから応答を受け付けていない場合には、データ転送を開始していないためステップＳ６０７に遷移する。ステップＳ６０７において第２タイマーがタイムアウトしているか否かの判定を行う。言い換えると、経過時間が第２閾値を超えたか否かの判定を行う。

ステップＳ６０７において第２タイマーがタイムアウトしていない場合には、ステップＳ６０６に戻る。

ステップＳ６０７において第２タイマーがタイムアウト時間を過ぎているか場合には、ステップＳ６１０に遷移する。ステップＳ６１０においてＢＣＰＵ３１０は、Ｗコマンドに対して無応答である（データの転送を開始できない）ＨＤＤ１１４に対して停止処理を実行する。具体的には、ＨＤＤ１１４側のバッファ４１３へのデータ転送を停止する停止処理を実行する。ステップＳ６１０を終えるとステップＳ６１１に遷移する。ステップＳ６１１において、ステップＳ６０４でデータ転送を開始したＨＤＤ１１３のデータ転送を継続して行い、ステップＳ６１２に遷移する。

ステップＳ６１２において、ＢＣＰＵ３１０は、ＨＤＤ１１３およびＨＤＤ１１４の両方のＨＤＤの書き込み処理のステータスが所定のステータスであるか否かの判定を行う。所定のステータスは、２通りある。ステップＳ６１１からステップＳ６１２に遷移した場合、所定のステータスは、ＨＤＤ１１３の書き込み処理のステータスが正常に完了、または、エラーを示すステータスであることである。

ステップＳ６０９からステップＳ６１２に遷移した場合、少なくとも１つのＨＤＤの書き込み処理が正常に完了したことを示すステータスであること、または、すべてのＨＤＤの書き込み処理がエラーになったことを示すステータスであることである。なお、少なくとも１つのＨＤＤの書き込み処理が正常に完了したことを示すステータスであるとは、例えば、ＨＤＤ１１３は正常なステータスを示し、ＨＤＤ１１４は、エラーもしくは書き込み処理実行中である場合である。

ステップＳ６１２において、所定のステータスではない場合には、ステップＳ６１３に遷移する。ステップＳ６１３において、第１タイマーがタイムアウトしていない場合には、ステップＳ６０９またはステップＳ６１１に戻る。一方、ステップＳ６１３において、第１タイマーがタイムアウトした場合（経過時間が第１閾値を超えた場合）には、ステップＳ６１６に遷移する。具体的には、ステップＳ６１１を介した場合、ＨＤＤ１１３の書き込み処理が第１タイマーの時間内で終了しない場合である。ステップＳ６０９を介した場合、ＨＤＤ１１３及びＨＤＤ１１４の一方がエラーで他方の書き込み処理が第１タイムアウト時間内に終了していない場合、または、両方のＨＤＤの書き込み処理が第１タイムアウト時間内に終了していない場合である。

これらの場合、ステップＳ６１６においてＢＣＰＵ３１０は、書き込み処理がエラー状態であると判断する。そして、ＳＡＴＡブリッジ制御部１１２は、ＳＡＴＡホスト制御部１１１にエラーである旨のステータス（失敗通知）を送信する。ステップＳ６１６を終えるとフローが終了する。

ステップＳ６１２の説明に戻る。ステップＳ６１２において、所定のステータスである場合には、ステップＳ６１４に移行する。ステップＳ６１４においてＢＣＰＵ３１０は、第１タイマーを解除する。なお、第１タイマーを解除するとは、例えば、第１タイマーの設定を解除し、第１タイマーに対する経過時間のカウントを停止することである。ステップＳ６１４を終えるとステップＳ６１５に移行する。

次のステップＳ６１５において、ＨＤＤ１１３およびＨＤＤ１１４の少なくとも一方の書き込み処理の結果が成功しているか否かを判定する。ステップＳ６１５がＮｏの場合、すなわち両ＨＤＤともに失敗の場合にはステップＳ６１６に進む。ステップＳ６１６は既に説明済みなので省略する。

ステップＳ６１５がＹｅｓの場合には、すなわちＨＤＤ１１３およびＨＤＤ１１４の少なくとも一方の書き込み処理の結果が成功している場合には、ステップＳ６１７に遷移する。ステップＳ６１７において要求元であるＳＡＴＡホスト制御部１１１に対してＷコマンドに基づく書き込み処理が正常に完了した旨のステータス（完了通知）を送信する。これにより、ＳＡＴＡブリッジ制御部１１２とＳＡＴＡホスト制御部１１１間の処理が終了する。なお、Ｓ６１７の後にＳ６１４を行ってもよい。

ステップＳ６１８においてＢＣＰＵ３１０は、リカバリ処理の有無を判定する。ステップＳ６１８においてリカバリ処理がない場合、すなわち両ＨＤＤともに成功の場合には、フローを終了し、次のコマンドを受付可能な状態に戻る。

ステップＳ６１８においてＢＣＰＵ３１０が、リカバリ処理がある状態と判断するとステップＳ６１９に遷移する。なおリカバリ処理が有る状態とは、例えば、停止処理をしたＨＤＤが有る場合、または、エラーステータスのＨＤＤが有る場合である。

ステップＳ６１９においてＢＣＰＵ３１０は、ＮＧ側のリカバリ（修復）処理を開始する。リカバリ処理は、既に図４（ｃ）で説明した内容であるので省略する。リカバリ処理は必要に応じて予め設定されたリトライ回数分繰り返される。

ステップＳ６２０においてＢＣＰＵ３１０は、リカバリ処理のｎ−１回目までが成功したか否かの判定を行う。ステップＳ６２０においてｎ−１回目までのどこかで成功（Ｙｅｓ）すれば、その後次のコマンド受付状態に戻る。

ステップＳ６２０において、リカバリ処理をｎ−１回目まで行っても成功しなかった場合には、ステップＳ６２２に進む。ステップＳ６２２においてＢＣＰＵ３１０は、リカバリ処理に電源ＯＦＦ／ＯＮを実行するかどうかの判定を行う。ここで、電源ＯＦＦ／ＯＮ条件は予め設定されているものとする。

ステップＳ６２２がＹｅｓの場合には、ＢＣＰＵ３１０は電源ＩＦ部３１５を介して電源制御部２０９に所望のデバイス側の電源をＯＦＦ→ＯＮ制御を行う。例えば、図５（ｂ）で説明した無応答でのリカバリ処理時に電源ＯＦＦ／ＯＮ実行が有効であれば、失敗しているＨＤＤ１１４の電源をＯＦＦ→ＯＮして修復作業を試みる。そして、ステップＳ６２４の判定において修復成功（Ｙｅｓ）であれば次のコマンド受付状態に戻る。ステップＳ６２２がＮｏ又はステップＳ６２４が失敗（Ｎｏ）した場合にはステップＳ６２５に進む。なお、ステップＳ６２２およびステップＳ６２３は、なくてもよい。

ステップＳ６２５においてＢＣＰＵ３１０は、リカバリ側のデバイスをシステム的に未使用にするためにデグレード状態として運用を継続する。さらにＮＧ側デバイスを特定して交換作業の警告を、例えばパネルＩＦ部１１５を介してパネル装置１１６に表示する。

このような構成によれば、書き込みコマンドに対して所定時間内に応答がないストレージがあったとしてもホストコントローラにすべてのストレージがエラー状態であると誤認識させないことが可能である。

（実施例２）
図８では、実施例２における無応答ストレージ発生時の停止処理を説明する構成図を説明する。

図８は、ＳＡＴＡブリッジ制御部１１２を搭載せず、ＳＡＴＡホスト制御部１１１に２個のＨＤＤ１１３、１１４を接続してミラーリング処理を実施する場合の例である。図８においてＳＡＴＡホスト制御部１１１は、ＳＡＴＡ−ＩＰ７０４とＳＡＴＡ−ＩＰ７０５を有し、これらは、図３のＳＡＴＡ−ＩＰ２０４とＳＡＴＡ−ＩＰ２０５と同等の機能を有する。そのため、バッファ７０２及び７０３は、Ｈｏｓｔ１及び２に対するデータ送受信バッファであり、図４で説明したバッファ４１２、４１３に該当するものと同等の機能となる。

なお、図８の書込み処理については図５の処理と同じであるため同等の機能を有する構成には図４、５と同じ番号を用いて説明する。

バッファ７０２及び７０３は、Ｈｏｓｔ１及び２に対するデータ送受信バッファであり、図４で説明したバッファ４１２、４１３に該当するものと同等の機能となる。バッファ７０２はＳＡＴＡ−ＩＰ（Ｈｏｓｔ１）２０４に含まれ、バッファ７０３は、ＳＡＴＡ−ＩＰ（Ｈｏｓｔ２）２０５に含まれる。

ＳＡＴＡホスト制御部１１１は、ＣＰＵ１０１からＷコマンドを受け付ける。ＳＡＴＡホスト制御部１１１は、Ｗコマンドを受け付けると、ＤＭＡＣ７０１によってメインバス上に接続されるＤＲＡＭ１０４から書き込みを行うデータを取得する。ＤＭＡＣ７０１は、取得したデータを各バッファ７０２、７０３に実施例１で説明した構成と同様に分割して保持させる。

また、ＤＭＡＣ７０１はひとつのチャンネルしか持たないのでＷコマンド５０１に対するＷデータ５０３を各バッファに保持させる際には、各バッファに分割データを送信する必要がある。従って、ＨＤＤ１１４がＷコマンドに対して無応答状態に陥るとバッファ７０３が２回目の分割データから送信できなくなる。

そこで、本実施例においても、一方のＨＤＤが無応答状態に陥った際に一方のＨＤＤへのデータの送信を停止し、他方へのＨＤＤにデータの送信を継続する。そして他方のＨＤＤが書き込み処理に成功すれば、上位回路（ＣＰＵ１０１）に書き込み処理に成功した旨の通知を行う。図８を用いて詳細を説明する。

まず上位のＣＰＵ１０１からＳＡＴＡホスト制御部１１１がＷコマンドを受け付ける。ＳＡＴＡホスト制御部１１１がＨＤＤ１１３およびＨＤＤ１１４にＷコマンド４０２及びＷコマンド４０３を送信し、Ｗコマンドの送信を起点として第１タイマーを設定し、第１タイマーに対するタイムカウントを開始する。

ＳＡＴＡブリッジ制御部１１２は、ＨＤＤ１１３およびＨＤＤ１１４の一方からＷコマンドへの応答（例えば、ＤＭＡａｃｔパケット５０２）を受け付ける。応答を受信したＨＣＰＵ３０１はＨＤＤ１１３側がデータ転送開始したことをＳＲＡＭ３０４又はレジスタＨ３０６などに記憶する。そして、ＳＡＴＡホスト制御部１１１は、応答（データ転送開始割り込み）を起点として第２タイマーを設定し、第２タイマーのタイムカウントを開始する。この第２タイマー（経過時間の第２閾値）は、第１タイマー（経過時間の第１閾値）よりも短い値となる。

ＳＡＴＡホスト制御部１１１は、第２タイマーがタイムアウトしてもＨＤＤ１１４から応答（データ転送開始割り込み）を受け付けなかった場合には、ＨＤＤ１１４側に対して停止処理を行う。そして、第１タイマーがタイムアウトする前に、ＨＤＤ１１３から書き込み処理に成功した旨の通知を受け付けると、ＣＰＵ１０１に書き込み処理に成功した旨の通知を送信する。なお、停止処理およびその後のリカバリ処理は説明を省略する。

ＳＡＴＡホスト制御部１１１は、第２タイマーがタイムアウトする前にＨＤＤ１１４から応答（データ転送開始割り込み）を受け付けた場合には、ＨＤＤ１１４側への書込み処理を継続する。そして、第１タイマーがタイムアウトする前に、ＨＤＤ１１３とＨＤＤ１１４の少なくとも１つから書き込み処理に成功した旨の通知を受け付けると、ＣＰＵ１０１に書き込み処理に成功した旨の通知を送信する。

なお、ＳＡＴＡホスト制御部１１１から各デバイスに対してコマンドが発行できるのは、各ＨＤＤがレディ状態（ビジーではない）であることを意味する。一旦コマンドを発行すると後はＨＤＤ側の応答を待つしかすべがない。

なお、実施例１と同様に、ここではデータ転送開始をＳＡＴＡ−ＩＰからの割り込み信号で検知する例を示しているが、この方法に限定するものではない。他の例としてテータ転送回数のカウンタ値の変化から検知するなどであっても構わない。

このような構成においても、書き込みコマンドに対して所定時間内に応答がないストレージがあったとしてもホストコントローラ（ここではＣＰＵ１０１）にすべてのストレージがエラー状態であると誤認識させないことが可能である。

（第２実施形態）
図面９および図１０を参照して本実施形態の実施例を詳しく説明する。第１実施形態と同様の構成については同じ番号を付して説明を省略する。

（実施例３）
図９では、無応答ストレージの発生によって生じる課題に対応するための本実施例の制御構成を説明する。

図９のＤＭＡＣ８０１は、独立に処理可能なチャンネルを２個搭載し、ＤＭＡＣ８０１のＣＨ０はバッファ７０２と、ＣＨ１はバッファ７０３と接続されている。

本構成においても、図に示すようにＨＤＤ１１４がＷコマンド８０５を送信した後に無応答８０９に陥っても、すべてのＨＤＤがエラー状態であると誤認識させないことが可能である。

ＳＡＴＡホスト制御部１１１は、ＣＰＵ１０１からＷコマンドを受け付けると、ＨＤＤ１１３およびＨＤＤ１１４にＷコマンドを出力する。そして、ＳＡＴＡ‐ＩＰ７０４がＨＤＤ１１３から応答（ＤＭＡａｃｔ８０６）を受け付けると、ＨＣＰＵ３０１は、応答を起点として第３タイマーを設定し、制限時間のカウントを開始する。

図９の構成においては、ＨＤＤ１１３の書込み処理とＨＤＤ１１４の書き込み処理は、独立して実行可能である。そのため、ＳＡＴＡホスト制御部１１１は、ＨＤＤ１１４の書き込み処理の状況に係わらず、ＨＤＤ１１３側からのＤＭＡａｃｔ８０６を毎回の起点としたデータパケット単位での転送を継続して実行可能である。

そのため、ＨＤＤ１１４側が無応答状態となってもＨＤＤ１１３側は書き込み処理に成功することが出来る。具体的には、ＳＡＴＡホスト制御部１１１は、ＨＤＤ１１３側において、第３タイマーがタイムアウトする前に、書き込み処理に成功した旨のステータス８０８を受信することが出来る。一方、無応答状態のＨＤＤ１１４側は、第２タイマーがタイムアウトしても書き込み処理を完了させることができない。その停止処理が実行され、ＨＣＰＵ３０１が、ＨＤＤ１１４側がエラーステータスであると判断する。

このような状況において、ＨＣＰＵ３０１は、ＣＰＵ１０１に対して書込み処理成功として書込み完了割り込み信号を発行する。一方、停止処理されたＨＤＤ１１４の以後のバックグラウンドでのリカバリ処理は図４（ｃ）で説明済みなので説明を省略する。

図１０を用いて図９で説明した本実施例の構成を実現するための書込み処理フローの一例を説明する。図１０は、図９で説明した独立した２チャンネルを有するＤＭＡＣを搭載したミラーリング構成での書込み処理に対する処理フローを示す図である。図７と同様の構成については同様の番号を付して説明を省略する。図１０のフローチャートは、ＨＣＰＵ３０１によって実行される。

ＨＣＰＵ３０１は、ステップＳ９０１において上位アプリケーション（ＣＰＵ１０１）からＷコマンドを受信する。ステップＳ９０２においてＨＣＰＵ３０１は、受信したコマンドの内容を解釈し、同一内容のＷコマンドを接続されているＨＤＤ１１３及び１１４に送信する。

ステップＳ９０３においてＨＣＰＵ３０１は、ＨＤＤ１１３またはＨＤＤ１１４の少なくとも一方の応答（データ転送開始割り込み）を待つ。少なくとも一方のＨＤＤから応答を受け付けると、ＨＣＰＵ３０１は、応答を返してきたＨＤＤへのデータ転送を開始する。少なくとも一方のＨＤＤへのデータ転送を開始したらステップＳ９０４に遷移する。

ステップＳ９０４において第３タイマー（時間経過の第３閾値）をタイマー回路に設定し、本コマンド処理全体に対する制限時間のカウントを開始する。

ステップＳ９０５において第３タイマーを設定後もデータ転送およびＨＤＤの書き込み処理は継続される。

ステップＳ９０６において、ＨＣＰＵ３０１は、ＨＤＤ１１３およびＨＤＤ１１４の両方のＨＤＤの書き込み処理のステータスが所定のステータスであるか否かの判定を行う。

所定のステータスとは、少なくとも１つのＨＤＤの書き込み処理が正常に完了したことを示すステータスであること、すべてのＨＤＤの書き込み処理がエラーになったことを示すステータスであること、のいずれかのステータスとなる。なお、少なくとも１つのＨＤＤの書き込み処理が正常に完了したことを示すステータスであるとは、例えば、ＨＤＤ１１３は正常なステータスを示し、ＨＤＤ１１４は、エラーもしくは書き込み処理実行中である場合である。

ステップＳ９０６において、所定のステータスではない場合には、ステップＳ９０７に遷移する。

ステップＳ９０７においてＨＣＰＵ３０１は、第３タイマーがタイムアウトしたかどうかの判定を行う。第３タイマーがタイムアウトしていない場合には、ステップＳ９０５に戻り、処理を継続する。ステップＳ９０７において、第３タイマーがタイムアウトした場合には、ステップＳ９１０に遷移する。ステップＳ９１０において、ＨＣＰＵ３０１は、ＣＰＵ１０１にエラーステータスを送信する。

ステップＳ９０６の説明に戻る。ステップＳ９０６において、所定のステータスではある場合には、ステップＳ９０９に遷移する。

ステップＳ９０９においてＨＣＰＵ３０１は、ＨＤＤ１１３およびＨＤＤ１１４の書き込み処理の結果（ステータス）を確認する。ＨＤＤ１１３およびＨＤＤ１１４の両方のステータスが、書き込み処理の失敗を示している場合には、ステップＳ９１０に遷移する。

ステップＳ９０９において、すべてのＨＤＤのステータスが、書き込み処理の成功を示す場合、または少なくとも１つのＨＤＤのステータスが書き込み処理の成功を示す場合には、ステップＳ９１１に遷移する。

ステップＳ９１１において、ＨＣＰＵ３０１は、要求元であるＣＰＵ１０１に対してＷコマンド処理正常としてステータスを送信し、ＣＰＵ１０１とＳＡＴＡホスト制御部１１１の間の処理は終了する。

ステップＳ９１２においてＨＣＰＵ３０１は、第３タイマーがタイムアウトしたかどうかの判定を行う。ステップＳ９０７において、第３タイマーがタイムアウトした場合には、ステップＳ９１０に遷移する。ここでは詳細な説明は省略するが、この場合ステップＳ９１０においてＨＣＰＵ３０１は、ＣＰＵ１０１とのやり取りは完了しているため、その他所定のエラー処理を実行する。第３タイマーがタイムアウトしていない場合には、ステップＳ９１３に進む。ステップＳ９１３においてＨＣＰＵ３０１は、もう一方のＨＤＤが処理継続中かどうかの判定を行う。ステップＳ９１３の判定結果がＹｅｓの場合には、ステップＳ９０２に戻り、Ｓ９１２及びＳ９１３の間を繰り返す。ステップＳ９１３の判定結果がＮｏの場合には、ステップＳ９１４に進む。ステップＳ９１４においてＨＣＰＵ３０１は、第３タイマーの設定を解除し、ステップＳ６１８に遷移する。

ステップＳ６１８〜Ｓ６２５については、説明を省略する。なお、本フローチャートでは、図７のＳ６２１〜Ｓ６２３を省略している。

このような構成においても、書き込みコマンドに対して所定時間内に応答がないストレージがあったとしてもホストコントローラにすべてのストレージがエラー状態であると誤認識させないことが可能である。

（その他の実施形態）
以上、本発明の様々な例と実施形態を示して説明したが、本発明の趣旨と範囲は、本明細書内の特定の説明に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１１１ ＳＡＴＡホスト制御部
１１２ ＳＡＴＡブリッジ制御部
１１３ ＨＤＤ
１１４ ＨＤＤ

Claims (15)

1. 不揮発性の第１記憶装置および不揮発性の第２記憶装置を有する情報処理装置であって、
   データの書き込み指示を受け付ける第１通信手段と、
   前記書き込み指示を前記第１記憶装置に送信する第２通信手段と、
   前記書き込み指示を前記第２記憶装置に送信する第３通信手段と、
   前記第２通信手段を介する前記第１記憶装置へのデータの送信および前記第３通信手段を介する前記第２記憶装置へのデータの送信を制御する制御手段と、
   を有し、
   前記第１記憶装置から前記書き込み指示に対する応答を受け付け、且つ、前記第２記憶装置から前記書き込み指示に対する応答を受け付けないことに基づいて、前記制御手段は、前記第１記憶装置への前記データの送信を継続し、前記第２記憶装置への前記データの送信を停止し、
   前記第１記憶装置による前記データの記憶の完了通知を前記第２通信手段が受け付けることに基づいて、前記第１通信手段は、前記書き込み指示に対する処理の完了通知を送信することを特徴とする情報処理装置。
2. 前記第１記憶装置への前記データの記憶の失敗通知を前記第２通信手段が受け付けることに基づいて、前記第１通信手段は、前記書き込み指示に対する処理の失敗通知を送信することを特徴とする請求項１に記載の情報処理装置。
3. 前記第１記憶装置から前記書き込み指示に対する応答を受け付けることによって第１タイマーのカウントを行うカウント手段を有し、
   前記第２記憶装置から前記書き込み指示に対する応答を受け付けないまま前記第１タイマーが第１閾値を超えることによって、前記制御手段は、前記第１記憶装置への前記データの送信を継続し、前記第２記憶装置への前記データの送信を停止することを特徴とする請求項１または２に記載の情報処理装置。
4. 前記第１タイマーが第１閾値を超える前に前記第２記憶装置から前記書き込み指示に対する応答を受け付けることによって、前記カウント手段は、前記第１タイマーを解除することを特徴とする請求項３に記載の情報処理装置。
5. 前記第１タイマーが第１閾値を超える前に前記第２記憶装置から前記書き込み指示に対する応答を受け付けることによって、前記制御手段は、前記第１記憶装置および前記第２記憶装置への前記データの送信を継続することを特徴とする請求項３または４に記載の情報処理装置。
6. 前記カウント手段は、前記第２通信手段および前記第３通信手段が前記データの書き込み指示を送信することによって、第２タイマーのカウントを開始し、
   前記第２タイマーが第２の閾値を超える前に、前記第２の通信手段は、前記第１記憶装置による前記完了通知を受け付けることによって、前記第１通信手段は、前記完了通知を送信することを特徴とする請求項３乃至５のいずれか１項に記載の情報処理装置。
7. 前記第２タイマーが前記第２の閾値を超えた際に、前記第２の通信手段が前記第１記憶装置による前記完了通知を受け付けていないことによって、前記第１の通信手段は、前記書き込み指示に対する処理の失敗通知を送信することを特徴とする請求項６に記載の情報処理装置。
8. 前記カウント手段は、前記第２通信手段および前記第３通信手段が前記データの書き込み指示を送信することによって、第２タイマーのカウントを開始し、
   前記第２タイマーが第２の閾値を超える前に、前記第２の通信手段が前記第１記憶装置による前記完了通知を受け付ける第１条件、または前記第３の通信手段が前記第２記憶装置による前記データの記憶の完了通知を受け付ける第２条件の少なくとも１つを満たすことによって、前記第１通信手段は、前記書き込み指示に対する処理の完了通知を送信することを特徴とする請求項３乃至５のいずれか１項に記載の情報処理装置。
9. 前記第２タイマーが第２の閾値を超えた際に、前記第２の通信手段が前記第１記憶装置による前記完了通知を受け付けず、且つ、前記第３の通信手段が前記第２記憶装置による前記データの記憶の前記完了通知を受け付けないことによって、前記第１通信手段は、前記書き込み指示に対する処理の失敗通知を送信することを特徴とする請求項８に記載の情報処理装置。
10. 前記第２記憶装置に前記第１記憶装置に記憶させた前記データを記憶させるリカバリ処理が必要であるか否かを判定する判定手段を有し、
    前記リカバリ処理が必要である場合、制御手段は、前記第１記憶装置に記憶した前記データを読み出して、前記第２記憶装置に記憶させることを特徴とする請求項１乃至９のいずれか１項に記載の情報処理装置。
11. 第１のＳＡＴＡ回路と第２のＳＡＴＡ回路を有し、
    前記第１通信手段、前記第２通信手段、前記第３通信手段は、前記第１のＳＡＴＡ回路に含まれ、
    前記第２のＳＡＴＡ回路は、前記第１通信手段に前記データの書き込み指示を送信し、
    前記第１通信手段は、前記第２のＳＡＴＡ回路に前記書き込み指示に対する通知を送信することを特徴とする請求項１乃至１０のいずれか１項に記載の情報処理装置。
12. 画像データを用紙に印刷する印刷部と、
    前記画像データの画像処理を行う画像処理部と、
    前記画像処理部を制御するＣＰＵと、
    前記第１通信手段、前記第２通信手段、前記第３通信手段を含むＳＡＴＡ回路と、を有し、
    前記ＣＰＵは、前記第１通信手段に前記データの書き込み指示を送信し、
    前記第１通信手段は、前記ＣＰＵに前記書き込み指示に対する通知を送信することを特徴とする請求項１乃至１０のいずれか１項に記載の情報処理装置。
13. 不揮発性の第１記憶装置と、不揮発性の第２記憶装置と、データの書き込み指示を受け付ける第１通信部と、前記書き込み指示を前記第１記憶装置に送信する第２通信部と、前記書き込み指示を前記第２記憶装置に送信する第３通信部と、前記第２通信部を介する前記第１記憶装置へのデータの送信および前記第３通信部を介する前記第２記憶装置へのデータの送信を制御する制御部と、を有する情報処理装置の制御方法であって、
    前記制御部が、前記第１記憶装置から前記書き込み指示に対する応答を受け付け、且つ、前記第２記憶装置から前記書き込み指示に対する応答を受け付けないことに基づいて、前記第１記憶装置への前記データの送信を継続し、前記第２記憶装置への前記データの送信を停止する第１工程と、
    前記第１通信部が、前記第１記憶装置による前記データの記憶の完了通知を前記第２通信部が受け付けることに基づいて、前記書き込み指示に対する処理の完了通知を送信する第２工程と、を有することを特徴とする情報処理装置の制御方法。
14. 請求項１３に記載の制御方法を、コンピュータに実行させるためのプログラム。
15. 請求項１４に記載のプログラムを格納したコンピュータで読み取り可能な記憶媒体。

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