JP2021190845A - 利得制御増幅器 - Google Patents

Abstract

【課題】 利得が入力信号の電圧値に依存しない利得制御増幅器を提供する。
【解決手段】 第１の入力信号ＶＩＮおよび第２の入力信号ＶＲＥＦの電圧差に応じた電流差を有する第１の電流ＩＭ４１および第２の電流ＩＭ４２を生成する電圧−電流変換回路１と、両電流の電流差に応じた電圧の信号ＶＯＵＴを出力する電流−電圧変換回路２とを有する。電流−電圧変換回路２は、第１の電流に応じた第３の電流ＩＭ４３を発生する第１の電流源と、第２の電流に応じた第４の電流ＩＭ１４を発生する第２の電流源と、両電流の差分が流れることにより出力信号ＶＯＵＴを発生する抵抗Ｒ２とを有する。第１の電流源は、利得制御電流ＩＣＮＴに応じて第１の電流と第３の電流との比例係数を制御する第１の電流制御部を有し、第２の電流源は、利得制御電流ＩＣＮＴに応じて第２の電流と第４の電流との比例係数を制御する第２の電流制御部を有する。
【選択図】図１

Description

この発明は、制御信号に応じた利得で信号を増幅する利得制御増幅器に関する。

特許文献１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field
Effect Transistor；金属−酸化膜−半導体構造のトランジスタ）のＯＮ抵抗を利用した利得制御増幅器を開示している。この特許文献１に開示の技術では、ＭＯＳＦＥＴのゲートに与える制御電圧を変化させることにより、ＭＯＳＦＥＴのＯＮ抵抗を変化させ、利得制御増幅器の利得を変化させている。

特許第４０５４７１６号

ところで、上述した従来の利得制御増幅器は、ＭＯＳＦＥＴのソースの電位が、増幅対象である入力信号の電圧値の影響を受ける。このため、従来の利得制御増幅器は、制御電圧が一定である状況においても、入力信号の電圧値の変化により利得が変化する問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、利得が入力信号の電圧値に依存しない利得制御増幅器を提供することを目的とする。

この発明は、第１の入力信号および第２の入力信号の電圧差に応じた電流差を有する第１および第２の電流を生成する電圧−電流変換回路と、前記第１の電流および前記第２の電流の電流差に応じた電圧の信号を出力する電流−電圧変換回路と、を有し、前記電流−電圧変換回路は、前記第１の電流に応じた第３の電流を発生する第１の電流源と、前記第２の電流に応じた第４の電流を発生する第２の電流源と、前記第３の電流と前記第４の電流との差分が与えられることにより前記電流−電圧変換回路の出力信号を発生する抵抗と、を有し、前記第１の電流源は、利得制御信号に応じて前記第１の電流と前記第３の電流との比例係数を制御する第１の電流制御部を有し、前記第２の電流源は、前記利得制御信号に応じて前記第２の電流と前記第４の電流との比例係数を制御する第２の電流制御部を有することを特徴とする利得制御増幅器を提供する。

この発明によれば、電圧−電流変換回路において、第１の入力信号と第２の入力信号との電圧差に応じた電流差を有する第１の電流および第２の電流が発生し、電流−電圧変換回路において、第１の電流に応じた第３の電流と第２の電流に応じた第４の電流とが発生し、第３の電流と第４の電流の電流差に応じた電圧の信号が発生する。そして、利得制御信号に基づいて、第１の電流と第３の電流との比例係数および第２の電流と第４の電流の比例係数が制御される。従って、利得を入力信号の電圧値に依存させず、第１および第２の入力信号を増幅することができる。

この発明の第１実施形態である利得制御増幅器の構成を示す回路図である。 この発明の第２実施形態である利得制御増幅器の構成を示す回路図である。

以下、図面を参照し、この発明の実施形態について説明する。

＜第１実施形態＞
図１はこの発明の第１実施形態である利得制御増幅器１００の構成を示す回路図である。この利得制御増幅器１００は、複数のＭＯＳＦＥＴ（以下、単にトランジスタという。）、具体的にはＮチャネルトランジスタＭ１〜Ｍ５およびＭ１１〜Ｍ１４と、ＰチャネルトランジスタＭ２１〜Ｍ２６、Ｍ３１〜Ｍ３３およびＭ４１〜Ｍ４４とを有する。また、利得制御増幅器１００は、各々純抵抗である抵抗Ｒ１およびＲ２を有する。

図１に示すように、利得制御増幅器１００の全回路は、電圧−電流変換回路１と、電流−電圧変換回路２とに分けることができる。ここで、電圧−電流変換回路１は、第１の入力信号ＶＩＮおよび第２の入力信号ＶＲＥＦの電圧差に応じた電流差を有する第１の電流ＩＭ４１および第２の電流ＩＭ４２を生成する回路である。また、電流−電圧変換回路２は、第１の電流ＩＭ４１および第２の電流ＩＭ４２の電流差に応じた電圧の信号ＶＯＵＴを出力する回路である。以下、電圧−電流変換回路１の構成を説明し、次いで電流−電圧変換回路２の構成を説明する。

電圧−電流変換回路１において、ＮチャネルトランジスタＭ１〜Ｍ５は、各々のソースおよびバックゲートが低電位電源ＶＳＳに接続されている。ここで、ＮチャネルトランジスタＭ１は、ドレインおよびゲートが共通接続されており、この共通接続ノードには、定電流源からの基準電流ＩＲＥＦが供給される。そして、ＮチャネルトランジスタＭ１のドレインおよびゲートの共通接続ノードは、ＮチャネルトランジスタＭ２〜Ｍ５のゲートに各々接続されている。従って、ＮチャネルトランジスタＭ２〜Ｍ５の各々は、ＮチャネルトランジスタＭ１とともにカレントミラーを各々構成し、基準電流ＩＲＥＦに比例した電流値の定電流源として各々機能する。

ＰチャネルトランジスタＭ２１〜Ｍ２３は、各々のソースおよびバックゲートが低電位電源ＶＳＳより電位の高い高電位電源ＶＤＤに接続されている。ここで、ＰチャネルトランジスタＭ２１は、ドレインおよびゲートが共通接続されており、この共通接続ノードには、ＮチャネルトランジスタＭ２のドレインが接続される。そして、ＰチャネルトランジスタＭ２１のドレインおよびゲートの共通接続ノードは、ＰチャネルトランジスタＭ２２およびＭ２３のゲートに各々接続されている。このような構成において、ＰチャネルトランジスタＭ２１には、基準電流ＩＲＥＦに依存したゲート電圧が発生し、このゲート電圧がＰチャネルトランジスタＭ２２およびＭ２３に与えられる。従って、ＰチャネルトランジスタＭ２２およびＭ２３の各々のＯＮ抵抗は、ＰチャネルトランジスタＭ２１のゲート電圧を決定する基準電流ＩＲＥＦに依存した抵抗値となる。

ＰチャネルトランジスタＭ３１〜Ｍ３３は、各々のソースおよびバックゲートが高電位電源ＶＤＤに接続されている。ここで、ＰチャネルトランジスタＭ３１は、ドレインおよびゲートが共通接続されており、この共通接続ノードには、ＮチャネルトランジスタＭ３のドレインが接続される。そして、ＰチャネルトランジスタＭ３１のドレインおよびゲートの共通接続ノードは、ＰチャネルトランジスタＭ３２およびＭ３３のゲートに各々接続されている。従って、ＰチャネルトランジスタＭ３２およびＭ３３の各々は、ＰチャネルトランジスタＭ３１、ＮチャネルトランジスタＭ３およびＭ１とともにカレントミラーを各々構成し、基準電流ＩＲＥＦに比例した電流値の定電流源として各々機能する。

電圧−電流変換回路１において、第１のトランジスタであるＮチャネルトランジスタＭ１１のゲートには第１の入力信号ＶＩＮが与えられる。このＮチャネルトランジスタＭ１１は、ソースおよびバックゲートが共通接続されており、この共通接続ノードには定電流源として機能するＮチャネルトランジスタＭ４のドレインが接続されている。第２のトランジスタであるＮチャネルトランジスタＭ１２のゲートには第２の入力信号ＶＲＥＦが与えられる。このＮチャネルトランジスタＭ１２は、ソースおよびバックゲートが共通接続されており、この共通接続ノードには定電流源として機能するＮチャネルトランジスタＭ５のドレインが接続されている。そして、ＮチャネルトランジスタＭ１１およびＭ１２の各ソース間には抵抗Ｒ１が接続されている。

ＮチャネルトランジスタＭ１１のドレインには定電流源として機能するＰチャネルトランジスタＭ３２のドレインが接続される。第３のトランジスタであるＰチャネルトランジスタＭ４１は、バックゲートが高電位電源ＶＤＤに接続され、ソースがＰチャネルトランジスタＭ２２のドレインに接続され、ゲートがＮチャネルトランジスタＭ１１のドレインに接続され、ドレインがＮチャネルトランジスタＭ１１のソースに接続される。

ＮチャネルトランジスタＭ１２のドレインには定電流源として機能するＰチャネルトランジスタＭ３３のドレインが接続される。第４のトランジスタであるＰチャネルトランジスタＭ４２は、バックゲートが高電位電源ＶＤＤに接続され、ソースがＰチャネルトランジスタＭ２３のドレインに接続され、ゲートがＮチャネルトランジスタＭ１２のドレインに接続され、ドレインがＮチャネルトランジスタＭ１２のソースに接続される。

電圧−電流変換回路１では、第３のトランジスタであるＰチャネルトランジスタＭ４１が、第１の電流を第１のトランジスタであるトランジスタＭ１１のソースに供給し、第１のトランジスタのドレイン電圧の増減に応じて第１の電流を増減することにより、第１のトランジスタのコンダクタンスを一定に保つ。また、第４のトランジスタであるＰチャネルトランジスタＭ４２が、第２の電流を第２のトランジスタであるトランジスタＭ１２のソースに供給し、第２のトランジスタのドレイン電圧の増減に応じて第２の電流を増減することにより、第２のトランジスタのコンダクタンスを一定に保つ。

さらに詳述すると、例えば第１の入力信号ＶＩＮのレベルが高くなり、ＮチャネルトランジスタＭ１１のコンダクタンスが高くなると、ＮチャネルトランジスタＭ１１のドレイン電圧が低下することによりＰチャネルトランジスタＭ４１のドレイン電流（第１の電流）が増加する。これによりＮチャネルトランジスタＭ１１のソース電圧が高くなり、ＮチャネルトランジスタＭ１１のコンダクタンスが低下する。また、第２の入力信号ＶＲＥＦのレベルが高くなり、ＮチャネルトランジスタＭ１２のコンダクタンスが高くなると、ＮチャネルトランジスタＭ１２のドレイン電圧が低下することによりＰチャネルトランジスタＭ４２のドレイン電流（第２の電流）が増加する。これによりＮチャネルトランジスタＭ１２のソース電圧が高くなり、ＮチャネルトランジスタＭ１２のコンダクタンスが低下する。

このようなＰチャネルトランジスタＭ４１による帰還制御およびＰチャネルトランジスタＭ４２による帰還制御が行われることにより、ＮチャネルトランジスタＭ１１およびＭ１２に流れる電流は、第１の入力信号ＶＩＮおよび第２の入力信号ＶＲＥＦが変化したとしても一定となる。その一方、ＰチャネルトランジスタＭ４１およびＭ４２が、ＮチャネルトランジスタＭ１１のゲートに与えられる第１の入力信号ＶＩＮと、ＮチャネルトランジスタＭ１２のゲートに与えられるおよび第２の入力信号ＶＲＥＦとの電圧差を吸収する。例えば第１の入力信号ＶＩＮのレベルが第２の入力信号ＶＲＥＦのレベルよりも高い場合、そのレベル差分だけＮチャネルトランジスタＭ１１のソース電圧がＮチャネルトランジスタＭ１２のソース電圧よりも高くなり、電流ＩＲ１＝（ＶＩＮ−ＶＲＥＦ）／Ｒ１が抵抗Ｒ１に流れる。そして、ＰチャネルトランジスタＭ４１に流れるドレイン電流（第１の電流）ＩＭ４１と、ＰチャネルトランジスタＭ４２に流れるドレイン電流（第２の電流）ＩＭ４２との間に、第１の入力信号ＶＩＮおよび第２の入力信号ＶＲＥＦの電圧差に応じた電流差、すなわち、電流ＩＲ１相当の電流差が生じる。
以上が電圧−電流変換回路１の構成である。

次に電流−電圧変換回路２の構成について説明する。電流−電圧変換回路２において、ＰチャネルトランジスタＭ２４〜Ｍ２６は、各々のソースおよびバックゲートが高電位電源ＶＤＤに接続されている。ここで、ＰチャネルトランジスタＭ２４は、ドレインおよびゲートが共通接続されており、この共通接続ノードには、制御電流源から利得制御電流ＩＣＮＴが供給される。そして、ＰチャネルトランジスタＭ２４のドレインおよびゲートの共通接続ノードは、ＰチャネルトランジスタＭ２５およびＭ２６のゲートに各々接続されている。このような構成において、ＰチャネルトランジスタＭ２４には、利得制御電流ＩＣＮＴに依存したゲート電圧が発生し、このゲート電圧がＰチャネルトランジスタＭ２５およびＭ２６に与えられる。従って、ＰチャネルトランジスタＭ２５およびＭ２６の各々のＯＮ抵抗は、ＰチャネルトランジスタＭ２４のゲート電圧を決定する利得制御電流ＩＣＮＴに依存した抵抗値となる。

ＰチャネルトランジスタＭ４３は、バックゲートが高電位電源ＶＤＤに接続され、ソースがＰチャネルトランジスタＭ２５のドレインに接続され、ゲートがＰチャネルトランジスタＭ４１のゲートに接続されている。従って、ＰチャネルトランジスタＭ４３に流れるドレイン電流である第３の電流ＩＭ４３は、電圧−電流変換回路１のＰチャネルトランジスタＭ４１が発生する第１の電流ＩＭ４１に依存する。

この場合の第３の電流ＩＭ４３は、ＰチャネルトランジスタＭ２５のＯＮ抵抗による制限を受け、第１の電流ＩＭ４１と第３の電流ＩＭ４３との比例係数は、ＰチャネルトランジスタＭ２５のＯＮ抵抗に依存する。そして、ＰチャネルトランジスタＭ２５のＯＮ抵抗は、利得制御電流ＩＣＮＴに依存する。

このように電流−電圧変換回路２において、ＰチャネルトランジスタＭ４３およびＭ２５は、第１の電流ＩＭ４１に応じた第３の電流ＩＭ４３を発生する第１の電流源として機能する。また、ＰチャネルトランジスタＭ２５は、第１の電流ＩＭ４１と第３の電流ＩＭ４３との比例係数を利得制御電流ＩＣＮＴに応じて制御する第１の電流制御部として機能する。

また、ＰチャネルトランジスタＭ４４は、バックゲートが高電位電源ＶＤＤに接続され、ソースがＰチャネルトランジスタＭ２６のドレインに接続され、ゲートがＰチャネルトランジスタＭ４２のゲートに接続されている。従って、ＰチャネルトランジスタＭ４４に流れるドレイン電流は、電圧−電流変換回路１のＰチャネルトランジスタＭ４２が発生する第２の電流ＩＭ４２に依存する。

そして、ＰチャネルトランジスタＭ４４のドレインは、ＮチャネルトランジスタＭ１３のドレインおよびゲートに接続され、このＮチャネルトランジスタＭ１３のソースおよびバックゲートは低電位電源ＶＳＳに接続されている。また、ＮチャネルトランジスタＭ１４は、ソースおよびバックゲートが低電位電源ＶＳＳに接続され、ゲートがＮチャネルトランジスタＭ１３のゲートおよびドレインに接続されている。

このＮチャネルトランジスタＭ１４に流れるドレイン電流である第４の電流ＩＭ１４は、ＰチャネルトランジスタＭ４４に流れるドレイン電流に比例した電流となる。従って、第４の電流ＩＭ１４は、第２の電流ＩＭ４２に依存した電流となる。一方、ＰチャネルトランジスタＭ４４に流れるドレイン電流は、ＰチャネルトランジスタＭ２６のＯＮ抵抗による制限を受ける。従って、第４の電流ＩＭ１４は、第２の電流ＩＭ４２に依存し、かつ、第２の電流ＩＭ４２と第４の電流ＩＭ１４との比例係数はＰチャネルトランジスタＭ２６のＯＮ抵抗に依存することとなる。そして、ＰチャネルトランジスタＭ２６のＯＮ抵抗は、利得制御電流ＩＣＮＴに依存する。

このように電流−電圧変換回路２において、ＮチャネルトランジスタＭ１４、Ｍ１３およびＰチャネルトランジスタＭ４４、Ｍ２６は、電圧−電流変換回路１の第２の電流ＩＭ４２に応じた第４の電流ＩＭ１４を発生する第２の電流源として機能する。また、ＰチャネルトランジスタＭ２６は、第２の電流ＩＭ４２と第４の電流ＩＭ１４との比例係数を利得制御電流ＩＣＮＴに応じて制御する第２の電流制御部として機能する。

そして、電流−電圧変換回路２では、ＰチャネルトランジスタＭ４３のドレインとＮチャネルトランジスタＭ１４のドレインとが共通接続されており、この共通接続ノードに利得制御増幅器１００の出力信号ＶＯＵＴが発生する。そして、ＰチャネルトランジスタＭ４３のドレインおよびＮチャネルトランジスタＭ１４のドレインの共通接続ノードと電圧−電流変換回路１におけるＮチャネルトランジスタＭ１２のゲートとの間に抵抗Ｒ２が接続されている。電流−電圧変換回路２では、ＰチャネルトランジスタＭ４３に流れる第３の電流ＩＭ４３と、ＮチャネルトランジスタＭ１４に流れる第４の電流ＩＭ１４との差分に相当する電流が抵抗Ｒ２に流れることにより出力信号ＶＯＵＴが発生する。
以上が電流−電圧変換回路２の構成である。

次に本実施形態の動作について説明する。
本実施形態において、第１の入力信号ＶＩＮおよび第２の入力信号ＶＲＥＦがＮチャネルトランジスタＭ１１およびＭ１２の各ゲートに与えられると、第１の入力信号ＶＩＮおよび第２の入力信号ＶＲＥＦの電圧差に応じた電流ＩＲ１＝（ＶＩＮ１−ＶＲＥＦ）／Ｒ１が抵抗Ｒ１に流れる。また、電圧−電流変換回路１のＰチャネルトランジスタＭ４１に流れる第１の電流ＩＭ１１と、ＰチャネルトランジスタＭ４２に流れる第２の電流ＩＭ１２との間に、第１の入力信号ＶＩＮおよび第２の入力信号ＶＲＥＦの電圧差に応じた電流差ＩＲ１＝（ＶＩＮ１−ＶＲＥＦ）／Ｒ１が生じる。

電流−電圧変換回路２では、第１の電流源により第３の電流ＩＭ４３がＰチャネルトランジスタＭ４３に流れ、第２の電流源により第４の電流ＩＭ１４がＮチャネルトランジスタＭ１４に流れる。この結果、第３の電流と第４の電流の差分が抵抗Ｒ２に流れ、出力信号ＶＯＵＴが発生する。この出力信号ＶＯＵＴは、次式により与えられる。
ＶＯＵＴ＝ＶＲＥＦ＋（ＩＭ４３−ＩＭ１４）・Ｒ２ ……（１）

ここで、第３の電流ＩＭ４３は、電圧−電流変換回路１に発生する第１の電流ＩＭ４１に依存し、第４の電流ＩＭ１４は、電圧−電流変換回路１に発生する第２の電流ＩＭ４２に依存するので、次式のように表すことができる。
ＩＭ４３＝ｋ１・ＩＭ４１ ……（２）
ＩＭ１４＝ｋ２・ＩＭ４２ ……（３）

そして、第１の電流源における第１の電流ＩＭ４１と第３の電流ＩＭ４３との比例係数ｋ１と、第２の電流源における第２の電流ＩＭ４２と第４の電流ＩＭ１４との比例係数ｋ２とが同じであり、ｋ１＝ｋ２＝ｋである状況では、上記式（１）を次式のように変形することができる。
ＶＯＵＴ＝ＶＲＥＦ＋ｋ・（ＩＭ４１−ＩＭ４２）・Ｒ２
＝ＶＲＥＦ＋ｋ・（（ＶＩＮ−ＶＲＥＦ）／Ｒ１）・Ｒ２
＝ＶＲＥＦ＋ｋ・（Ｒ２／Ｒ１）・（ＶＩＮ−ＶＲＥＦ） ……（４）

従って、利得Ｇは次式のようになる。
Ｇ＝（ＶＯＵＴ−ＶＲＥＦ）／（ＶＩＮ−ＶＲＥＦ）
＝ｋ・（Ｒ２／Ｒ１） ……（５）

上記式（５）におけるｋは、第１の電流源の電流路に挿入されたＰチャネルトランジスタＭ２５のＯＮ抵抗と、第２の電流源の電流路に挿入されたＰチャネルトランジスタＭ２６のＯＮ抵抗とに依存し、両ＯＮ抵抗が小さくなる程、ｋは大きくなる。従って、利得制御電流ＩＣＮＴの電流値を変えることにより上記式（５）のｋを変化させ、利得制御増幅器１００の利得Ｇを変化させることができる。

上記式（５）にも示されるように、利得制御増幅器１００の利得Ｇは、入力信号ＶＩＮおよびＶＲＥＦの電圧値に依存しない。このように本実施形態によれば、利得が入力信号の電圧値に依存しない利得制御増幅器を実現することができる。

＜第２実施形態＞
図２はこの発明の第２実施形態である利得制御増幅器１００Ａの構成を示す回路図である。なお、この図２において、上記第１実施形態と共通する部分には同じ符号を付し、その説明を省略する。

本実施形態における電圧−電流変換回路１Ａでは、ＰチャネルトランジスタＭ２２およびＭ２３が削除されている。そして、ＰチャネルトランジスタＭ２２の代わりに、ＰチャネルトランジスタＭ４１と同じゲート電圧が与えられるＰチャネルトランジスタＭ４１ａが設けられている。また、ＰチャネルトランジスタＭ２３の代わりに、ＰチャネルトランジスタＭ４２と同じゲート電圧が与えられるＰチャネルトランジスタＭ４２ａが設けられている。また、ＰチャネルトランジスタＭ２２およびＭ２３が削除されたことにより、これらにゲート電圧を供給するＰチャネルトランジスタＭ２１が不要になった。このため、ＰチャネルトランジスタＭ２１と、これに電流を供給するＮチャネルトランジスタＭ２が削除されている。

本実施形態では、直列接続されたＰチャネルトランジスタＭ４１およびＭ４１ａがＮチャネルトランジスタＭ１１のコンダクタンスを一定に保つ制御を行う。また、直列接続されたＰチャネルトランジスタＭ４２およびＭ４２ａがＮチャネルトランジスタＭ１２のコンダクタンスを一定に保つ制御を行う。
本実施形態においても、上記第１実施形態と同様な効果が得られる。

＜他の実施形態＞
以上、この発明の各実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。

（１）上記各実施形態では、電界効果トランジスタにより利得制御増幅器を構成したが、バイポーラトランジスタにより利得制御増幅器を構成してもよい。

（２）上記各実施形態において、ＰチャネルのトランジスタをＮチャネルのトランジスタに変更し、ＮチャネルのトランジスタをＰチャネルのトランジスタに変更し、高電位電源と低電位電源とを入れ替えてもよい。

（３）抵抗Ｒ１およびＲ２は、利得制御増幅器を構成するトランジスタが形成される半導体基板と同じ基板に形成された抵抗であってもよく、利得制御増幅器の外付けの抵抗であってもよい。また、抵抗Ｒ１およびＲ２の一方または他方を温度センサ、圧力センサ等のセンサに置き換え、あるいはこれらのセンサと組み合わせてもよい。

（４）上記第１および第２実施形態では、ＰチャネルトランジスタＭ２５およびＭ２６のＯＮ抵抗を変化させるために、利得制御電流ＩＣＮＴの与えられるＰチャネルトランジスタＭ２４に発生するゲート電圧をＰチャネルトランジスタＭ２５およびＭ２６に与えたが、ＯＮ抵抗を変化させるための手段はこれに限定されるものではない。他の任意の回路によりＰチャネルトランジスタＭ２５およびＭ２６の各ゲートに与える電圧を調整すればよい。

１００，１００Ａ……利得制御増幅器、１，１Ａ……電圧−電流変換回路、２……電流−電圧変換回路、Ｍ１〜Ｍ５，Ｍ１１〜Ｍ１４……Ｎチャネルトランジスタ、Ｍ２１〜Ｍ２６，Ｍ３１〜Ｍ３３，Ｍ４１〜Ｍ４４，Ｍ４１ａ，Ｍ４２ａ……Ｐチャネルトランジスタ。

Claims (3)

1. 第１の入力信号および第２の入力信号の電圧差に応じた電流差を有する第１および第２の電流を生成する電圧−電流変換回路と、
   前記第１の電流および前記第２の電流の電流差に応じた電圧の信号を出力する電流−電圧変換回路と、を有し、
   前記電流−電圧変換回路は、
   前記第１の電流に応じた第３の電流を発生する第１の電流源と、
   前記第２の電流に応じた第４の電流を発生する第２の電流源と、
   前記第３の電流と前記第４の電流との差分が与えられることにより前記電流−電圧変換回路の出力信号を発生する抵抗と、を有し、
   前記第１の電流源は、利得制御信号に応じて前記第１の電流と前記第３の電流との比例係数を制御する第１の電流制御部を有し、
   前記第２の電流源は、前記利得制御信号に応じて前記第２の電流と前記第４の電流との比例係数を制御する第２の電流制御部を有することを特徴とする利得制御増幅器。
2. 前記電圧−電流変換回路は、
   第１〜第４のトランジスタを有し、
   前記第１のトランジスタのゲートに前記第１の入力信号が入力され、
   前記第２のトランジスタのゲートに前記第２の入力信号が入力され、
   前記第１のトランジスタのソースと前記第２のトランジスタのソースとの間に抵抗が接続され、
   前記第３のトランジスタは、前記第１の電流を前記第１のトランジスタのソースに供給するものであり、前記第１のトランジスタのドレイン電圧の増減に応じて前記第１の電流を増減し、
   前記第４のトランジスタは、前記第２の電流を前記第２のトランジスタのソースに供給するものであり、前記第２のトランジスタのドレイン電圧の増減に応じて前記第２の電流を増減することを特徴とする請求項１に記載の利得制御増幅器。
3. 前記電流−電圧変換回路において、
   前記第１の電流制御部は、前記第１の電流源において前記第３の電流を発生するトランジスタに直列接続された第１の電流制御用トランジスタを含み、
   前記第２の電流制御部は、前記第２の電流源において前記第４の電流を発生するトランジスタに直列接続された第２の電流制御用トランジスタを含み、
   前記第１の電流制御用トランジスタのＯＮ抵抗および前記第２の電流制御用トランジスタのＯＮ抵抗が前記利得制御信号により制御されることを特徴とする請求項１または２に記載の利得制御増幅器。

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