JP2022077413A - 酸化物半導体薄膜トランジスタ - Google Patents

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Abstract

【課題】酸化物半導体ＴＦＴの電流特性を改善する。【解決手段】酸化物半導体薄膜トランジスタにおいて、酸化物半導体部は、チャネル領域と、前記チャネル領域を挟む第１及び第２のソース／ドレイン領域と、を含む。比誘電率は８以上である金属酸化物の絶縁体部が、ゲート電極部と酸化物半導体部との間に存在する。第１の化合物界面部は、酸化物半導体部の構成元素及び絶縁体部の構成元素を含み、第１のソース／ドレイン電極部及び第１のソース／ドレイン領域それぞれと界面を形成する。第２の化合物界面部は、酸化物半導体部の構成元素及び前記絶縁体部の構成元素を含み、第２のソース／ドレイン電極部及び第２のソース／ドレイン領域それぞれと界面を形成する。【選択図】図１１

Description

本開示は、酸化物半導体薄膜トランジスタに関する。
低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と、酸化物半導体ＴＦＴとを、一つの回路に組み込む技術が、実用化されている。例えば、低温ポリシリコンＴＦＴと酸化物半導体ＴＦＴとを含む画素回路が提案されている。移動度が高い低温ポリシリコンＴＦＴと、リーク電流が少ない酸化物半導体ＴＦＴの双方を回路に組み込むことで、回路特性の向上と消費電力の低減を図ることができる。
酸化物半導体ＴＦＴの移動度は小さいため、酸化物半導体ＴＦＴのオン電流を高くする、又はその駆動電圧を低くすることを目的として、ｈｉｇｈ－ｋ絶縁体を酸化物半導体ＴＦＴのゲート絶縁体に用いることが提案されている。
米国特許出願公開第２０１８／０３０８８６９号 米国特許出願公開第２０１８／００３３８４９号 米国特許出願公開第２００５／００４５９７０号 米国特許出願公開第２０１８／００６１９１４号
ｈｉｇｈ－ｋ絶縁体により酸化物半導体ＴＦＴのオン電流特性を改善することができるが、薄膜とトランジスタ回路への実装において、さらなる特性の改善が望まれる。
本開示の一態様の酸化物半導体薄膜トランジスタは、チャネル領域と、前記チャネル領域を挟む第１及び第２のソース／ドレイン領域と、を含む、酸化物半導体部と、ゲート電極部と、前記ゲート電極部と前記酸化物半導体部との間における、比誘電率は８以上である金属化合物の絶縁体部と、第１のソース／ドレイン電極部と、第２のソース／ドレイン電極部と、前記酸化物半導体部の構成元素及び前記絶縁体部の構成元素を含み、前記第１のソース／ドレイン電極部及び前記第１のソース／ドレイン領域それぞれと界面を形成する、第１の化合物界面部と、前記酸化物半導体部の構成元素及び前記絶縁体部の構成元素を含み、前記第２のソース／ドレイン電極部及び前記第２のソース／ドレイン領域それぞれと界面を形成する、第２の化合物界面部と、を含む。
本開示の他の態様は、酸化物半導体薄膜トランジスタの製造方法あって、酸化物半導体薄膜トランジスタの酸化物半導体部を含む、酸化物半導体層を形成し、前記酸化物半導体層より上層において、前記酸化物半導体薄膜トランジスタの絶縁体部を含む、比誘電率が８以上の金属化合物からなる絶縁体層を形成し、前記絶縁体層より上層において、前記酸化物半導体薄膜トランジスタのゲート電極部を含む導体層を形成し、前記酸化物半導体層のソース／ドレイン領域と前記絶縁体層との間に、前記酸化物半導体層の構成元素及び前記絶縁体層の構成元素を含む化合物界面部を形成する。
本開示の一態様によれば、酸化物半導体ＴＦＴの電流特性を改善できる。
ＯＬＥＤ表示装置の構成例を模式的に示す。 画素回路の構成例を示す。 ＴＦＴ基板の一部の断面構造を模式的に示す。 ＴＦＴ基板の他の一部の断面構造を模式的に示す。 ＴＦＴ基板の一部の平面図を示す。 ＣＭＯＳ回路の例を示す。 図６に示すＣＭＯＳ回路の断面構造例を模式的に示す。 図３に示す構造の製造方法例のステップを示す。 図３に示す構造の製造方法例のステップを示す。 図３に示す構造の製造方法例のステップを示す。 図３に示す構造の製造方法例のステップを示す。 図３に示す構造の製造方法例のステップを示す。 図３に示す構造の製造方法例のステップを示す。 実施形態２に係る、画素回路の一部の断面構造を模式的に示す。 実施形態２に係る、ＣＭＯＳ回路の断面構造を模式的に示す。 実施形態３に係る、酸化物半導体ＴＦＴの構成例の断面図を示す。 実施形態３に係る、酸化物半導体ＴＦＴの他の構成例の断面図を示す。 図１１に示す酸化物半導体ＴＦＴの製造方法例のステップを示す。 図１１に示す酸化物半導体ＴＦＴの製造方法例のステップを示す。 図１１に示す酸化物半導体ＴＦＴの製造方法例のステップを示す。 図１１に示す酸化物半導体ＴＦＴの製造方法例のステップを示す。 図１１に示す酸化物半導体ＴＦＴの製造方法例のステップを示す。 図１１に示す酸化物半導体ＴＦＴの製造方法例のステップを示す。 図１１を参照して説明した構造の酸化物半導体ＴＦＴを、図４に示す画素回路に適用した例を示す。 図１１を参照して説明した構造の酸化物半導体ＴＦＴを、図７に示すＣＭＯＳ回路に適用した例を示す。
以下、添付図面を参照して本開示の実施形態を説明する。本実施形態は本開示を実現するための一例に過ぎず、本開示の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。
［概要］
以下において、薄膜トランジスタ回路を含む装置の例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置を説明する。本開示のＯＬＥＤ表示装置は、画素回路内及び／又は周辺回路内に、低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と酸化物半導体ＴＦＴとを含む。酸化物半導体の例は、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）である。
酸化物半導体ＴＦＴのリーク電流が小さいため、例えば、酸化物半導体ＴＦＴは、画素回路における駆動トランジスタのゲート電位を維持するための保持容量（容量素子）に接続されたスイッチトランジスタに利用される。移動度が高い低温ポリシリコンＴＦＴは、例えば、駆動トランジスタに利用される。なお、本開示の構成は、表示装置と異なる装置に適用することができる。
本明細書の一実施形態において、酸化物半導体ＴＦＴのゲート絶縁体部は、比誘電率が高い、ｈｉｇｈ－ｋ絶縁体で構成される。以下の説明において、ｈｉｇｈ－ｋ絶縁体の比誘電率は、８以上である。比誘電率が高い絶縁体をゲート絶縁体部に使用することで、酸化物半導体ＴＦＴのオン電流特性を改善し、素子サイズや駆動電圧を小さくすることができる。ｈｉｇｈ－ｋ絶縁体の比誘電率は、例えば、１００以下であり、他の例において５０以下である。
酸化物半導体ＴＦＴのゲート電極部は、積層構造を有する薄膜トランジスタ回路において、一つの導体層に含まれる。また、酸化物半導体ＴＦＴのゲート絶縁体部は、一つのｈｉｇｈ－ｋ絶縁体層に含まれる。酸化物半導体ＴＦＴの酸化物半導体部は、一つの酸化物半導体層に含まれる。
ゲート電極部、ゲート絶縁体部及び酸化物半導体部は、それぞれ、酸化物半導体ＴＦＴの部分であって、材料膜全体又は材料膜の一部である。一つの層は、同一材料によって同一プロセスで形成され、一つの連続する膜又は分離された複数の膜で構成され得る。一つの膜は単層又は積層構造を有することができる。
本明細書の一実施形態において、酸化物半導部のソース／ドレイン領域とソース／ドレイン電極それぞれと界面を形成する、化合物界面部が存在する。化合物界面部は、金属化合物であるｈｉｇｈ－ｋ絶縁材料の元素と酸化物半導体の元素を含み。その抵抗値は、ソース／ドレイン領域の抵抗値より低い。この化合物界面部により、ソース／ドレイン電極のコンタクト抵抗を低減し、酸化物半導体ＴＦＴのオン電流特性を改善できる。
＜実施形態１＞
［表示装置構成］
図１は、ＯＬＥＤ表示装置１の構成例を模式的に示す。ＯＬＥＤ表示装置１は、ＯＬＥＤ素子及び画素回路が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１０と、有機発光素子を封止する封止基板２０と、ＴＦＴ基板１０と封止基板２０とを接合する接合部（ガラスフリットシール部）３０を含んで構成されている。ＴＦＴ基板１０と封止基板２０との間には、例えば、乾燥窒素が封入されており、接合部３０により封止されている。封止基板２０及び接合部３０は封止構造部の一つであり、他の例として、封止構造部は、例えば薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）を有してもよい。
ＴＦＴ基板１０の表示領域２５の外側のカソード電極形成領域１４の周囲に、走査ドライバ３１、エミッションドライバ３２、保護回路３３、ドライバＩＣ３４、デマルチプレクサ３６が配置されている。ドライバＩＣ３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）３５を介して外部の機器と接続される。走査ドライバ３１、エミッションドライバ３２、保護回路３３は、ＴＦＴ基板１０に形成された周辺回路である。
走査ドライバ３１はＴＦＴ基板１０の走査線を駆動する。エミッションドライバ３２は、エミッション制御線を駆動して、各画素の発光期間を制御する。ドライバＩＣ３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。
保護回路３３は、画素回路内の素子の静電破壊を防ぐ。ドライバＩＣ３４は、走査ドライバ３１及びエミッションドライバ３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ３４は、デマルチプレクサ３６に、電源及びデータ信号を与える。
デマルチプレクサ３６は、ドライバＩＣ３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ３６は、ドライバＩＣ３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ３４の出力ピン数のｄ倍のデータ線を駆動する。
［画素回路構成］
ＴＦＴ基板１０上には、複数の副画素（単に画素とも呼ぶ）のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２は、画素回路の構成例を示す。各画素回路は、駆動トランジスタＴ１と、選択トランジスタＴ２と、エミッショントランジスタＴ３と、保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、ＴＦＴである。駆動トランジスタＴ１以外のトランジスタは、スイッチトランジスタである。
選択トランジスタＴ２は副画素を選択するスイッチである。選択トランジスタＴ２はｎチャネル型酸化物半導体ＴＦＴであり、ゲート端子は、走査線１６に接続されている。ソース端子は、データ線１５に接続されている。ドレイン端子は、駆動トランジスタＴ１のゲート端子に接続されている。
駆動トランジスタＴ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。駆動トランジスタＴ１はｐチャネル型低温ポリシリコンＴＦＴであり、そのゲート端子は選択トランジスタＴ２のドレイン端子に接続されている。駆動トランジスタＴ１のソース端子は、エミッショントランジスタＴ３のドレイン端子に接続され、ドレイン端子はＯＬＥＤ素子Ｅ１に接続されている。駆動トランジスタＴ１のゲート端子と電源線１８との間に保持容量Ｃ１が形成されている。
エミッショントランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。エミッショントランジスタＴ３はｐチャネル型ポリシリコンＴＦＴであり、ゲート端子はエミッション制御線１７に接続されている。エミッショントランジスタＴ３のソース端子は、電源線１８に接続されている。ドレイン端子は駆動トランジスタＴ１のソース端子に接続されている。
次に、画素回路の動作を説明する。走査ドライバ３１が走査線１６に選択パルスを出力し、選択トランジスタＴ２をオン状態にする。データ線１５を介してドライバＩＣ３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタＴ１のコンダクタンスがアナログ的に変化し、駆動トランジスタＴ１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。
エミッショントランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ３２は、エミッション制御線１７に制御信号を出力して、エミッショントランジスタＴ３のオンオフを制御する。エミッショントランジスタＴ３がオン状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。エミッショントランジスタＴ３がオフ状態のとき、この供給が停止される。エミッショントランジスタＴ３のオンオフを制御することにより、１フレーム周期内の点灯期間（デューティ比）を制御することができる。
なお、図２の画素回路は例であって、画素回路は他の構成を有してよい。
［ＴＦＴ基板の構成］
以下において、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴを含むＴＦＴ基板の構成例を説明する。酸化物半導体は、例えば、ＩＧＺＯである。本明細書で説明する構成は、他の種類の酸化物半導体のＴＦＴを含む回路に適用することができる。
図３は、ＴＦＴ基板の一部の断面構造を模式的に示す。絶縁基板１０１上に、低温ポリシリコンＴＦＴ１４１、酸化物半導体ＴＦＴ１４２、保持容量１４３、及びＯＬＥＤ素子１４４が形成されている。これらは、それぞれ、図２に示す駆動トランジスタＴ１、選択トランジスタＴ２、保持容量Ｃ１及びＯＬＥＤ素子Ｅ１に対応する。
絶縁基板１０１は、樹脂又はガラスで形成された可撓性又は不撓性の基板である。低温ポリシリコンＴＦＴ１４１は、低温ポリシリコン部１０２を含む。低温ポリシリコン部１０２は、例えば、島状の一つの低温ポリシリコン活性膜であり、ソース／ドレイン領域１０４、１０５と、面内方向においてソース／ドレイン領域１０４、１０５の間のチャネル領域１０３を含む。
ソース／ドレイン領域１０４、１０５は、高濃度不純物ドーピングにより低抵抗化された低温ポリシリコンで形成され、ソース／ドレイン電極部１０９、１１０と接続される。チャネル領域１０３は、低抵抗化されていない低温ポリシリコン（高抵抗低温ポリシリコン）で形成されている。
低温ポリシリコン部１０２は、低温ポリシリコン層に含まれる。低温ポリシリコン層は、複数の画素回路の低温ポリシリコンＴＦＴの低温ポリシリコン部を含む。低温ポリシリコン層は、絶縁基板１０１の上に（直接）形成されている。図３の例において低温ポリシリコン部１０２は、絶縁基板１０１に接触しているが、これらの間に他の絶縁体層（例えばシリコン窒化物層）が存在してもよい。
低温ポリシリコンＴＦＴ１４１はトップゲート構造を有する。低温ポリシリコンＴＦＴは、トップゲートに加えてボトムゲートを含んでもよい。これは他の実施形態において同様である。低温ポリシリコンＴＦＴ１４１は、さらに、ゲート電極部１０７と、積層方向においてゲート電極部１０７とチャネル領域１０３との間に存在するゲート絶縁体部１０６を含む。ゲート絶縁体部１０６は、他の低温ポリシリコンＴＦＴのゲート絶縁体部を含む、絶縁体層（第１絶縁体層）に含まれる。チャネル領域１０３、ゲート絶縁体部１０６及びゲート電極部１０７は、この順で下から（基板側から）並ぶように積層されており、ゲート絶縁体部１０６は、チャネル領域１０３及びゲート電極部１０７と接触している。
ゲート電極部１０７は導体で形成され、導体層に含まれる。ゲート電極部１０７は、例えば、金属で形成される。金属材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。図３に示す構成例において、ゲート電極部１０７を含む金属膜及びゲート絶縁体部１０６を含む絶縁膜は島状であって、当該絶縁膜の全域は当該金属膜に覆われている。ゲート絶縁体部１０６は、本例においてシリコン酸化物で形成され、シリコン酸化物層に含まれる。これにより、低温ポリシリコンＴＦＴ１４１の動作安定性を高めることができる。
層間絶縁膜１０８は、低温ポリシリコン部１０２、ゲート絶縁体部１０６、及びゲート電極部１０７を覆うように形成されている。層間絶縁膜１０８は、例えば、シリコン酸化膜又はシリコン窒化膜である。ソース／ドレイン電極部１０９、１１０は層間絶縁膜１０８上に形成され、層間絶縁膜１０８のコンタクトホールを介して、ソース／ドレイン領域１０４、１０５に接触している。ソース／ドレイン電極部１０９、１１０の材料は、例えば、ＡｌやＴｉを使用できる。
保持容量１４３は、下部電極部１１１、下部電極部１１１に対向する上部電極部１２０、及び、下部電極部１１１と上部電極部１２０との間の絶縁体部１１８を含む。下部電極部１１１は、層間絶縁膜１０８上において、ソース／ドレイン電極部１１０と連続している。下部電極部１１１は、ソース／ドレイン電極部１０９、１１０と同一の導体層に含まれる。
層間絶縁膜１１２が、層間絶縁膜１０８上に積層されている。層間絶縁膜１１２は、例えば、シリコン酸化膜である。層間絶縁膜１１２は、下部電極部１１１、ソース／ドレイン電極部１０９、１１０及び層間絶縁膜１０８を覆うように形成されている。下部電極部１１１と上部電極部１２０との間の一部の領域において、層間絶縁膜１１２に開口が形成されている。その開口内及び開口の周囲の上に絶縁体部１１８が形成されている。
絶縁体部１１８は、ｈｉｇｈ－ｋ絶縁材料で形成されており、開口内において下部電極部１１１に接触し、その上面は上部電極部１２０に接触している。保持容量１４３の絶縁体部全体は、ｈｉｇｈ－ｋ絶縁体部１１８及び層間絶縁膜１１２の一部の絶縁体部、で構成されている。本明細書の一実施形態において、ｈｉｇｈ－ｋ絶縁材料は、金属酸化物や金属窒化物のような金属化合物であり、例えば、ＴａＯｘ、ＡｌＯｘ、ＨｆＯｘ、ＺｒＯｘ、ＹＯｘ、ＮｂＯｘ等を使用できる。開口内に絶縁体部１１８の少なく都の一部が存在することで、保持容量１４３の平均的な比誘電率を高めて、より静電容量を高めることができる。
酸化物半導体ＴＦＴ１４２は、酸化物半導体部１１３を含む。酸化物半導体部１１３は、例えば、島状の一つの酸化物半導活性膜であり、ソース／ドレイン領域１１５、１１６と、面内方向においてソース／ドレイン領域１１５、１１６間のチャネル領域１１４を含む。
ソース／ドレイン領域１１５、１１６は、低抵抗化されたＩＧＺＯで形成され、ソース／ドレイン電極部１２２、１２３と接続される。チャネル領域１１４は、低抵抗化されていないＩＧＺＯ（高抵抗ＩＧＺＯ）で形成されている。
酸化物半導体部１１３は、酸化物半導体層に含まれる。酸化物半導体層は、複数の酸化物半導体ＴＦＴの酸化物半導体部を含む。酸化物半導体層は、層間絶縁膜１１２上に形成されている。
酸化物半導体ＴＦＴ１４２は、トップゲート構造を有する。酸化物半導体ＴＦＴは、トップゲートに加えてボトムゲートを含んでもよい。これは他の実施形態において同様である。酸化物半導体ＴＦＴ１４２は、さらに、ゲート電極部１１９と、積層方向においてゲート電極部１１９とチャネル領域１１４との間に存在するゲート絶縁体部１１７を含む。チャネル領域１１４、ゲート絶縁体部１１７及びゲート電極部１１９は、この順で下から（基板側から）並ぶように積層されており、ゲート絶縁体部１１７は、チャネル領域１１４及びゲート電極部１１９と接触している。
ゲート電極部１１９は導体で形成され、導体層に含まれる。ゲート電極部１１９は、例えば、金属で形成される。金属材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。
ゲート絶縁体部１１７は、ｈｉｇｈ－ｋ絶縁材料で形成されたｈｉｇｈ－ｋ絶縁体層（第２絶縁体層）に含まれる。ｈｉｇｈ－ｋ絶縁体層は保持容量１４３の絶縁体部１１８を含む。ｈｉｇｈ－ｋ、複数の画素回路の酸化物半導体ＴＦＴ及び保持容量の絶縁体部を含む。図３に示す構成例において、ゲート電極部１１９を含む金属膜及びゲート絶縁体部１１７を含む絶縁膜は島状であって、当該絶縁膜の全域は当該金属膜に覆われている。図３は、一つの低温ポリシリコンＴＦＴ及び一つの酸化物半導体ＴＦＴを例として示すが、画素回路内の他の低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴも同様の構造を有している。
層間絶縁膜１２１が、酸化物半導体ＴＦＴ１４２の酸化物半導体部１１３、ゲート絶縁体部１１７、及びゲート電極部１１９、並びに、保持容量１４３の絶縁体部１１８及び上部電極部１２０、を覆うように形成されている。層間絶縁膜１２１は、層間絶縁膜１１２の一部を覆う。層間絶縁膜１２１は、例えば、シリコン酸化膜である。
酸化物半導体ＴＦＴ１４２のソース／ドレイン電極部１２２、１２３が、層間絶縁膜１２１上に形成されている。ソース／ドレイン電極部１２２、１２３は、層間絶縁膜１２１に形成されたコンタクトホールを介して、酸化物半導体ＴＦＴ１４２のソース／ドレイン領域１１５、１１６に接続されている。
さらに、ソース／ドレイン電極部１２３と連続する接続部１２９は、層間絶縁膜１２１に形成されたコンタクトホールを介して、保持容量１４３の上部電極部１２０に接続され、層間絶縁膜１２１、１１２及び１０８に形成されたコンタクトホールを介して、低温ポリシリコンＴＦＴ１４１のゲート電極部１０７に接続されている。接続部１２９は、ソース／ドレイン電極部１２３、上部電極部１２０及びゲート電極部１０７を相互接続する。ソース／ドレイン電極部１２２、１２３及び接続部１２９は導体層に含まれる。導体層の材料は任意であり、例えば、ＡｌやＴｉを使用することができる。
上記導体層及び層間絶縁膜１２１の露出部分を覆うように、絶縁性の平坦化膜１２４が積層されている。平坦化膜１２４は、例えば、有機材料で形成できる。平坦化膜１２４の上に、アノード電極部１２５が形成されている。アノード電極部１２５は、平坦化膜１２４及び層間絶縁膜１２１、１１２のコンタクトホールを介して、低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極部１０９に接続されている。
アノード電極部１２５は、例えば、ＩＴＯ、ＩＺＯ等の透明膜、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ等の金属又はこれらの金属を含む合金の反射膜、上記透明膜の３層を含む。なお、アノード電極部１２５の３層構成は、一例であり２層でもよい。
アノード電極部１２５の上に、ＯＬＥＤ素子１４４を分離する絶縁性の画素定義層１２６が形成されている。画素定義層１２６は、例えば、有機材料で形成できる。アノード電極部１２５上に、有機発光膜１２７が形成される。有機発光膜１２７は、下層側から、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層によって構成される。有機発光膜１２７の積層構造は設計により決められる。
さらに、有機発光膜１２７の上にカソード電極部１２８が形成される。一つのＯＬＥＤ素子１４４のカソード電極部１２８は、連続する導体膜の一部である。カソード電極部１２８は、有機発光膜１２７からの可視光の一部を透過させる。画素定義層１２６の開口に形成された、アノード電極部１２５、有機発光膜１２７及びカソード電極部１２８の積層膜が、ＯＬＥＤ素子１４４を構成する。
図４は、ＴＦＴ基板の他の一部の断面構造を模式的に示す。図４は、図３に示すＯＬＥＤ素子１４４を示さず、データ信号を与える副画素を選択する選択信号を伝送する走査線１３０を示す。走査線１３０は、平坦化膜１２４上に形成され、平坦化膜１２４及び層間絶縁膜１２１に形成されているコンタクトホールを介して、酸化物半導体ＴＦＴ１４２のゲート電極部１１９に接続されている。
図４は、導電性の構成要素が含まれる層を符号により指示している。以下に説明する例において、導体層は金属層である。具体的には、低温ポリシリコンＴＦＴ１４１のゲート電極部１０７は、金属層Ｍ１に含まれる。保持容量１４３の下部電極部１１１及び低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極部１０９、１１０は、金属層Ｍ２に含まれる。
酸化物半導体ＴＦＴ１４２のゲート電極部１１９及び保持容量１４３の上部電極部１２０は、金属層Ｍ３に含まれる。酸化物半導体ＴＦＴ１４２のソース／ドレイン電極部１２２、１２３及び接続部１２９は、金属層Ｍ４に含まれる。走査線１３０は、金属層Ｍ５に含まれる。上述のように、酸化物半導体ＴＦＴ１４２のゲート絶縁体部及び保持容量１４３の絶縁体部は、同一のｈｉｇｈ－ｋ絶縁体層に含まれる。
図５は、ＴＦＴ基板の一部の平面図を示す。最下層の金属層Ｍ１に含まれる金属膜１５１は、低温ポリシリコンＴＦＴ１４１のゲート電極部１０７を含む。ゲート電極部１０７は、例えば、金属膜１５１において低温ポリシリコン部１０２と平面視（積層方向）において重なる部分である。
金属層Ｍ１より上層の金属層Ｍ２は、金属膜１５２及び１５３を含む。金属膜１５２は、低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極部１０９を含む。金属膜１５３は、低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極部１１０及び保持容量１４３の下部電極部１１１を含む。下部電極部１１１は、例えば、保持容量１４３の上部電極部１２０と平面視において重なる領域である。
金属層Ｍ２より上層の金属層Ｍ３は、金属膜１５４及び金属膜である保持容量１４３の上部電極部１２０を含む。金属膜１５４は、酸化物半導体ＴＦＴ１５２のゲート電極部１１９及び走査線１３０とゲート電極部１１９を接続する接続部を含む。ゲート電極部１１９は、例えば、金属膜１５４において酸化物半導体部１１３と平面視（積層方向）において重なる部分である。上部電極部１２０が一つの金属膜で構成されている。上部電極部１２０は、金属膜１５３より小さく、上部電極部１２０の外周は、平面視において、金属膜１５３の外周の内側にあり、全領域が。金属膜１５３の領域内にある。
金属膜１５４の直下には、ゲート絶縁体部１１７を含むｈｉｇｈ－ｋ絶縁体膜が配置されいている。この絶縁体膜の全域は、金属膜１５４に覆われている。一例において、この絶縁体膜の外周は、金属膜１５４の外周と一致する。さらに、保持容量１４３の上部電極部１２０の直下には、ｈｉｇｈ－ｋ絶縁体膜である、保持容量１４３の絶縁体部１１８が配置されいている。絶縁体部１１８（絶縁体膜）の全域は、上部電極部１２０に覆われている。一例において、この絶縁体部１１８の外周は、上部電極部１２０の外周と一致する。
上述のように、ゲート絶縁体部１１７及び絶縁体部１１８は、同一のｈｉｇｈ－ｋ絶縁体層に含まれる。画素回路内の他の酸化物半導体ＴＦＴのゲート絶縁体部を含む絶縁体膜の全域も、同様に、ゲート電極部を含む金属膜で覆われている。画素回路内の全ての酸化物半導体ＴＦＴのゲート絶縁体部は、同一のｈｉｇｈ－ｋ絶縁体層に含まれる。これら絶縁体部を含むｈｉｇｈ－ｋ絶縁体層の全域は、金属層Ｍ３に覆われている。この構成により、ｈｉｇｈ－ｋ絶縁体による寄生容量の増加を抑制できる。
金属層Ｍ３より上層の金属層Ｍ４は、金属膜１５５を含む。金属膜１５５は、酸化物半導体ＴＦＴ１４２のソース／ドレイン電極部１２２並びに、ソース／ドレイン電極部１２３、上部電極部１２０及び低温ポリシリコンＴＦＴ１４１のゲート電極部１０７を相互接続する接続部１２９を含む。
金属層Ｍ４より上層の金属層Ｍ５は、走査線１３０を含む。酸化物半導体ＴＦＴ１４２のゲート電極部１１９と接続させる走査線１３０が、ゲート電極部１１９と異なる金属層に形成されているため、走査線１３０の直下にｈｉｇｈ－ｋ絶縁体が形成されず、寄生容量を抑制できる。
画素回路の一例おいて、ｈｉｇｈ－ｋ絶縁体層より下層において、平面視においてｈｉｇｈ－ｋ絶縁体層と重なる導体は、保持容量１４３の下部電極部１１１のみである。また、ｈｉｇｈ－ｋ絶縁体層と重なる半導体は、画素回路内の全ての酸化物半導体ＴＦＴの酸化物半導体部のみである。この構成により、ｈｉｇｈ－ｋ絶縁体による寄生容量の発生を効果的に抑制できる。なお、保持容量１４３の絶縁体部の全域が、ｈｉｇｈ－ｋ絶縁体と異なる絶縁体、例えば、シリコン酸化物やシリコン窒化物で形成されていてもよい。
次に、ＴＦＴ基板上のドライバ回路３１、３２に含まれるＣＭＯＳ回路構成を説明する。図６は、ＣＭＯＳ回路の例を示す。ＣＭＯＳ回路は、ｐチャネル型低温ポリシリコンＴＦＴ２０１とｎチャネル型酸化物半導体ＴＦＴ２０２とを含む。低温ポリシリコンＴＦＴ２０１のソース／ドレインが、ｎチャネル型酸化物半導体ＴＦＴ２０２のソース／ドレインと接続されている。低温ポリシリコンＴＦＴ２０１及び酸化物半導体ＴＦＴ２０２のゲートは接続され、それらに同一の信号が入力される。
図７は、図６に示すＣＭＯＳ回路の断面構造例を模式的に示す。図３に示す断面構造例との相違点を主に説明する。図７に示す構造例において、図３に示す構造例の保持容量４２２が削除されている。さらに、低温ポリシリコンＴＦＴ２０１のソース／ドレイン電極部２１０と酸化物半導体ＴＦＴ２０２のソース／ドレイン電極部２２３が接続され、さらに、ゲート電極部２０７とゲート電極部２１９が接続されている。
一例において、図７における低温ポリシリコンＴＦＴ２０１は、図３に示す低温ポリシリコンＴＦＴ１４１と同様の構成を有する。これらのサイズは異なっていてよい。低温ポリシリコンＴＦＴ２０１は、低温ポリシリコン部２０８、ゲート絶縁体部２０６及びゲート電極部２０７を含む。低温ポリシリコン部２０８は、チャネル領域２０３及びソース／ドレイン領域２０４、２０５を含む。ソース／ドレイン電極部２０９、２１０は、層間絶縁膜１０８のコンタクトホールを介して、ソース／ドレイン領域２０４、２０５に接続されている。
低温ポリシリコン部２０８、ゲート絶縁体部２０６、ゲート電極部２０７は、ソース／ドレイン電極部２０９、２１０は、それぞれ、図３に示す、低温ポリシリコン部１０２、ゲート絶縁体部１０６、ゲート電極部１０７及びソース／ドレイン電極部１０９、１１０に対応する。対応する構成要素は同一層に含まれる。
一例において、図７における酸化物半導体ＴＦＴ２０２は、図３に示す酸化物半導体ＴＦＴ１４２と同様の構成を有する。これらのサイズは異なっていてよい。酸化物半導体ＴＦＴ２０２は、酸化物半導体部２１３、ゲート絶縁体部２１７及びゲート電極部２１９を含む。酸化物半導体部２１３は、チャネル領域２１４及びソース／ドレイン領域２１５、２１６を含む。酸化物半導体部２１３、ゲート絶縁体部２１７及びゲート電極部２１９は、それぞれ、図３に示す、酸化物半導体部１１３、ゲート絶縁体部１１７及びゲート電極部１１９に対応する。対応する構成要素は同一層に含まれる。
接続部２２９は、酸化物半導体ＴＦＴ２０２のソース／ドレイン電極部２２３に連続し、層間絶縁膜１１２、１２１を貫通するコンタクトホールを介して、低温ポリシリコンＴＦＴ２０１のソース／ドレイン電極部２１０と接続する。接続部２３０は、層間絶縁膜１２１及び平坦化膜１２４を貫通するコンタクトホールを介して、酸化物半導体ＴＦＴ２０２のゲート電極部２１９と接続する。接続部２３０は、さらに、層間絶縁膜１０８、１１２、１２１及び平坦化膜１２４を貫通するコンタクトホールを介して、低温ポリシリコンＴＦＴ２０１のゲート電極部２０７と接続する。接続部２３０は、金属層Ｍ５に含まれる。
図３を参照して説明した構成と同様に、酸化物半導体ＴＦＴ２０２のゲート絶縁体部２１７は、ｈｉｇｈ－ｋ絶縁体層に含まれる。ドライバ回路３１、３２において、酸化物半導体ＴＦＴのゲート絶縁体部を含む絶縁体膜の全域が、酸化物半導体ＴＦＴのゲート電極部を含む金属膜で覆われている。
ドライバ回路３１、３２内の全ての酸化物半導体ＴＦＴのゲート絶縁体部は、同一のｈｉｇｈ－ｋ絶縁体層に含まれる。これら絶縁体部を含むｈｉｇｈ－ｋ絶縁体層の全域は、酸化物半導体ＴＦＴ２０２のゲート電極部２１９を含む金属層に覆われている。絶縁体層のこの構成により、ｈｉｇｈ－ｋ絶縁体による寄生容量の増加を抑制できる。一例において、ｈｉｇｈ－ｋ絶縁体層膜それぞれ外周は、重なる金属膜の外周と一致する。
一例において、ドライバ回路３１、３２おいて、ｈｉｇｈ－ｋ絶縁体層より下層において、平面視においてｈｉｇｈ－ｋ絶縁体層と重なる導体及び半導体は、ドライバ回路内の１以上の酸化物半導体ＴＦＴの酸化物半導体部のみ、又は１以上の酸化物半導体ＴＦＴの酸化物半導体部及び１以上の容量の下部電極みである。この構成により、ｈｉｇｈ－ｋ絶縁体による寄生容量の発生を効果的に抑制できる。
［製造方法］
図８Ａから８Ｆを参照して、図３に示す構造の製造方法を説明する。図８Ａに示すように、製造は、低温ポリシリコンＴＦＴ１４１を形成する。まず、絶縁基板１０１上に低温ポリシリコン部１０２を形成する。具体的には、例えばＣＶＤ法によってアモルファスシリコンを堆積し、エキシマレーザアニールにより結晶化して、低温ポリシリコン膜を形成する。フォトリソグラフィによるパターニングによって、島状の低温ポリシリコン部１０２が形成される。
次に、製造は、例えばＣＶＤ法等により、ゲート絶縁体部１０６を含む絶縁体層（例えばＳｉＯｘ膜）を成膜する。さらに、スパッタ法等により金属層Ｍ１（図４参照）を成膜し、フォトリソグラフィにより金属層Ｍ１と絶縁体層のパターニング（エッチング）を同時に（同一マスクによる同一工程で）に行って、ゲート電極部１０７及び絶縁体部１０６を形成する。これにより、金属層Ｍ１の直下にのみ絶縁体が残される。他の例は、ゲート電極部１０７を含む金属層のエッチングの後、この金属層Ｍ１をマスクとして使用して下層の絶縁体層のエッチングを行ってもよい。
さらに、ゲート電極部１０７をマスクとして使用して低温ポリシリコン部１０２に不純物を注入し、低抵抗化領域１０４、１０５を形成する。ゲート電極部１０７に覆われた高抵抗領域はチャネル領域１０３である。
次に、製造は、ＣＶＤ法等により層間絶縁膜１０８を成膜し、さらに異方性エッチングにより積層された絶縁膜にコンタクトホールを形成する。さらに、スパッタ法等によって金属層Ｍ２（図４参照）を成膜し、フォトリソグラフィによりパターニングを行って、ソース／ドレイン電極部１０９、１１０及び保持容量１４３（図４参照）の下部電極部１１１を形成する。
次に、図８Ｂを参照して、製造は、層間絶縁膜１０８及びソース／ドレイン電極部１０９、１１０上に、ＣＶＤ法等により層間絶縁膜１１２を成膜する。次に、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィによりパターニングを行う。これにより、酸化物半導体ＴＦＴ１４２（図４参照）の島状の酸化物半導体部１１３が形成される。
次に、図８Ｃを参照して、製造は、エッチングにより層間絶縁膜１１２の一部を除去して、層間絶縁膜１１２の開口から、保持容量１４３（図４参照）の下部電極部１１１の一部を露出させる。
次に、図８Ｄを参照して、製造は、スパッタ法等によりｈｉｇｈ-ｋ絶縁膜を成膜する。さらに、スパッタ法等により金属層Ｍ３（図４参照）を成膜する。金属層Ｍ３とｈｉｇｈ-ｋ絶縁膜のフォトリソグラフィによるパターニング（エッチング）を同時に（同一マスクによる同一工程で）に行って、酸化物半導体ＴＦＴ１４２のゲート電極部１１９、保持容量１４３の上部電極部１２０、並びに、ゲート絶縁体部１１７及び保持容量１４３の絶縁体部１１８を形成する。
これにより、金属層Ｍ３の直下にのみｈｉｇｈ-ｋ絶縁体が残され、ｈｉｇｈ-ｋ絶縁層全域は金属層Ｍ３に覆われる。他の例は、金属層Ｍ３のパターニングを行ってゲート電極部１１９及び上部電極部１２０を形成し、その金属層（金属パターン）Ｍ３をマスクとしてｈｉｇｈ-ｋ絶縁膜のパターニングを行う。保持容量１４３の絶縁体部１１８は、層間絶縁膜１１２の開口内にも形成される。これにより、保持容量１４３の平均的な比誘電率を高めて、保持容量１４３の静電容量を高めることができる。
次に、図８Ｅを参照して、製造は、ゲート電極部１１９をマスクとして使用して、酸化物半導体部１１３の両端領域１１５、１１６を低抵抗化する。低抵抗化は、例えば、酸化物半導体部１１３のゲート電極部１１９から露出している領域をＨｅプラズマにさらす。ゲート電極部１１９で覆われた領域１１４は、高抵抗のチャネル領域である。なお、低抵抗化は、次の層間絶縁膜１２１の形成時に行ってもよい。
次に、図８Ｆを参照して、製造は、ＣＶＤ法等により層間絶縁膜１２１を成膜し、フォトリソグラフィにより異方性エッチングを行って、コンタクトホールを形成する。さらに、スパッタ法等によって金属層Ｍ４（図４参照）を成膜し、フォトリソグラフィによりパターニングを行う。これにより、酸化物半導体ＴＦＴ１４２のソース／ドレイン電極部１２２、１２３及び接続部１２９が形成される。
図示されていないが、製造は、この後、平坦化膜１２４及び金属層Ｍ５を形成した後、アノード電極部１２５を形成する。さらに、画素定義層１２６を形成した後、有機発光材料をアノード電極部１２５上に形成する。有機発光膜の成膜は、メタルマスクを使用して、画素に対応する位置に有機発光材料を蒸着させる。さらに、カソード電極部１２８のための金属材料を付着する。
＜実施形態２＞
以下において、実施形態１と異なる構造を有する酸化物半導体ＴＦＴを含む回路例を説明する。図９は、画素回路の一部の断面構造を模式的に示す。以下において、図３に示す構成との相違点を主に説明する。
酸化物半導体ＴＦＴ１４２のゲート絶縁体部全体は、積層された複数の絶縁体部で構成されている。具体的には、ｈｉｇｈ-ｋ絶縁体部１３６と界面絶縁体部１３５とで構成されている。界面絶縁体部１３５は、ｈｉｇｈ-ｋ絶縁体部１３６及び酸化物半導体部１１３のそれぞれと界面を形成する。
一例において、界面絶縁体部１３５は、他の酸化物半導体ＴＦＴの界面絶縁体部を含むシリコン絶縁体層に含まれる。例えば、シリコン絶縁体層は、例えば、シリコン酸化物（ＳｉＯｘ）で形成される。他の例は、シリコン窒化物である。ｈｉｇｈ-ｋ絶縁体と酸化物半導体との間にシリコン絶縁体を挿入することで、酸化物半導体ＴＦＴ１４２の特性を安定化させることができる。
シリコン酸化物の比誘電率は、ｈｉｇｈ-ｋ絶縁材料の比誘電率より小さい。一例において、界面絶縁体部１３５は、ｈｉｇｈ-ｋ絶縁体部１３６より薄い。これにより、ゲート絶縁体部全体の比誘電率が小さくなることを避けることができる。
他の例において、界面絶縁体部１３５は、炭素元素を含むｈｉｇｈ-ｋ絶縁材料で構成され、ｈｉｇｈ-ｋ絶縁体部１３６は炭素元素を実質的に含まない（炭素フリー）ｈｉｇｈ-ｋ絶縁材料で構成される。界面絶縁体部１３５は、他の酸化物半導体ＴＦＴの界面絶縁体部を含む、炭素元素を含むｈｉｇｈ-ｋ絶縁体層に含まれる。ｈｉｇｈ-ｋ絶縁体部１３６は、他の酸化物半導体ＴＦＴのｈｉｇｈ-ｋ絶縁体部を含む、炭素元素を実質的に含まないｈｉｇｈ-ｋ絶縁体層に含まれる。炭素元素を実質的に含まないｈｉｇｈ-ｋ絶縁体と酸化物半導体との間に炭素元素を含むｈｉｇｈ-ｋ絶縁体を挿入することで、酸化物半導体ＴＦＴ１４２の特性を安定化させることができる。
またここで、炭素元素を含むｈｉｇｈ-ｋ絶縁体中の炭素濃度は１×１０１８ｃｍ－３以上であり、炭素元素を実質的に含まない（炭素フリー）ｈｉｇｈ-ｋ絶縁体中の炭素濃度は１×１０１８ｃｍ－３未満であると、酸化物半導体ＴＦＴ１４２の特性をより安定化させることができる。
一例において、炭素元素を含むｈｉｇｈ-ｋ絶縁材料からなる界面絶縁体部１３５は、炭素元素を実質的に含まないｈｉｇｈ-ｋ絶縁体部１３６より薄い。炭素元素を実質的に含まないｈｉｇｈ-ｋ絶縁体は、一般的なスパッタ法により成膜することができる。一方、炭素元素を含むｈｉｇｈ-ｋ絶縁体の成膜は、例えば、有機金属を前駆体としたＣＶＤである原子層堆積（ＡＬＤ）法により行われる。炭素フリーのｈｉｇｈ-ｋ絶縁体の成膜は、炭素を含むｈｉｇｈ-ｋ絶縁体の成膜より多くの時間を必要とする。そのため、上記のような膜厚関係により、プロセス時間を短縮することができる。
図９に示す構成例において、保持容量１４３の絶縁体部全体は、界面絶縁体部１３７、ｈｉｇｈ-ｋ絶縁体部１３８、及び層間絶縁膜１１２の一部で構成されている。界面絶縁体部１３７は、界面絶縁体部１３５と同一層に含まれる。ｈｉｇｈ-ｋ絶縁体部１３８は、ｈｉｇｈ-ｋ絶縁体部１３６と同一層に含まれる。
金属層Ｍ３、界面絶縁体部１３５、１３７を含む絶縁体層、及びｈｉｇｈ-ｋ絶縁体部１３６、１３８を含む絶縁体層は、同一の平面形状を有している。これらの積層は、金属層Ｍ３と同時に（同一マスクによる同一工程で）に、二つの絶縁体層をエッチングする、又は、金属層Ｍ３をマスクとして使用したエッチングにより、形成することができる。なお、界面絶縁体部１３７は省略されてもよい。
図１０は、ＣＭＯＳ回路の断面構造を模式的に示す。図７に示す構成例との差異を主に説明する。酸化物半導体ＴＦＴ２０２のゲート絶縁体部全体は、ｈｉｇｈ-ｋ絶縁体部２３６と界面絶縁体部２３５とで構成されている。ｈｉｇｈ-ｋ絶縁体部２３６は、ｈｉｇｈ-ｋ絶縁体部１３６、１３８と同一層含まれ得る。界面絶縁体部２３５は、界面絶縁体部１３５、１３７と同一層に含まれ得る。
界面絶縁体部２３５は、ゲート絶縁体部全体は、ｈｉｇｈ-ｋ絶縁体部１３６及び酸化物半導体部１１３のそれぞれと界面を形成する。界面絶縁体部２３５は、例えば、シリコン酸化物（ＳｉＯｘ）で形成される。ｈｉｇｈ-ｋ絶縁体と酸化物半導体との間にシリコン酸化物を挿入することで、酸化物半導体ＴＦＴ２０２の特性を安定化させることができる。
一例において、界面絶縁体部２３５は、ｈｉｇｈ-ｋ絶縁体部２３６より薄い。これにより、ゲート絶縁体部全体の比誘電率が小さくなることを避けることができる。
他の例において、界面絶縁体部２３５は、炭素フリーｈｉｇｈ-ｋ絶縁材料で構成され、ｈｉｇｈ-ｋ絶縁体部２３６は炭素元素を含むｈｉｇｈ-ｋ絶縁材料で構成される。これにより、酸化物半導体ＴＦＴ１４２の特性を安定化させることができる。一例において、炭素フリーｈｉｇｈ-ｋ絶縁材料からなる界面絶縁体部２３５は、炭素を含むｈｉｇｈ-ｋ絶縁体部２３６より薄い。この膜厚関係により、プロセス時間を短縮することができる。
＜実施形態３＞
以下において、酸化物半導体ＴＦＴの他の構成例を説明する。以下に説明する酸化物半導体ＴＦＴは、ｈｉｇｈ-ｋ絶縁材料と酸化物半導体の化合物層を、酸化物半導体部の抵抗領域とソース／ドレイン電極部との間の界面層として含む。界面層は、抵抗領域及びソース／ドレイン電極部それぞれと界面を形成する。界面層により、酸化物半導体ＴＦＴのソース／ドレイン領域とソース／ドレイン電極部との良好なコンタクト特性を得ることができる。
以下において、トップゲート構造を有する酸化物半導体ＴＦＴが例として説明されるが、界面層は、トップゲートに加えてボトムゲートを有する酸化物半導体ＴＦＴにも適用できる。
図１１は、酸化物半導体ＴＦＴの構成例の断面図を示す。酸化物半導体ＴＦＴは、絶縁基板３０１上に形成されている。酸化物半導体材料の一例はＩＧＺＯである。酸化物半導体ＴＦＴは、酸化物半導体部３１１を含む。酸化物半導体部３１１は、例えば、島状の一つの酸化物半導体活性膜であり、ソース／ドレイン領域３１５、３１６と、面内方向においてソース／ドレイン領域３１５、３１６間のチャネル領域３１４を含む。
ソース／ドレイン領域３１５、３１６は、低抵抗化された酸化物半導体で形成されている。チャネル領域３１４は、低抵抗化されていない酸化物半導体で形成されている。チャネル領域３１４上に、酸化物半導体とｈｉｇｈ-ｋ絶縁材料の混合物で形成された、混合界面部３１７が形成されている。ｈｉｇｈ-ｋ絶縁材料は、実施形態１で言及した高誘電体の金属化合物の他、残留分極を有する強誘電体の金属化合物(ＰＺＴ等)を使用することができる。混合界面部３１７は、ｈｉｇｈ-ｋ絶縁材料で形成されたゲート絶縁体部３２１及びチャネル領域３１４それぞれと界面を形成する。
ソース／ドレイン領域３１５、３１６上に、酸化物半導体とｈｉｇｈ-ｋ絶縁材料の化合物で形成された、化合物界面部３１８、３１９（第１及び第２の化合物界面部）が形成されている。ソース／ドレイン領域３１５、３１６は、化合物界面部３１８、３１９を介して、ソース／ドレイン電極部３２２、３２３と接続される。化合物界面部３１８、３１９は、ソース／ドレイン電極部３２２、３２３及びソース／ドレイン領域３１５、３１６それぞれと界面を形成する。
例えば、酸化物半導体としてＩｎＧａＺｎＯXを使用し、ｈｉｇｈ-ｋ絶縁材料としてＡｌＯYを使用する場合、混合界面部３１７は、（ＩＧＺＯX＋ＡｌＯY）と表すことができる。化合物界面部３１８、３１９は、例えば、（ＩＧＺＯX-1ＡｌＯY+1）と表すことができる。このように、化合物界面部３１８、３１９において、酸化物半導体の酸素欠損が増加する。
これにより、化合物界面部３１８、３１９の抵抗は、ソース／ドレイン領域３１５、３１６よりも低くなり、より良好なコンタクト特性及びオン電流特性を得ることができる。化合物界面部３１８、３１９及びソース／ドレイン領域３１５、３１６含む部分（ＴＦＴ全体のソース／ドレイン領域）の抵抗は、当該部分が従来の酸化物半導体のみで構成されている構造の抵抗より低く、より高いオン電流及び駆動能力を実現できる。
化合物界面部３１８、３１９の構成は、上述のように、酸化物半導体及びｈｉｇｈ-ｋ絶縁材料の元素からなる構成、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ａｌ－Ｏからなる構成の他、製造工程におけるプロセスガスの元素を含む構成があり得る。例えば、後述するように、フッ素を含むプラズマにさらされる場合、化合物界面部３１８、３１９は、Ｉｎ－Ｇａ－Ｚｎ－Ａｌ－Ｆ－Ｏからなる構成を有し得る。上述のように、ｈｉｇｈ-ｋ絶縁材料に含まれる元素は、Ａｌの他、ＴａやＨｆ等がある。
ゲート電極部３２０はゲート絶縁体部３２１上に積層されている。ゲート電極部３２０は導体で形成され、例えば、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等の金属が使用される。上記他の実施形態の構成と同様に、ゲート絶縁体部３２１を含む絶縁体層の全域は、ゲート電極部３２０を含む金属層に覆われている。
層間絶縁膜３２４が、酸化物半導体部の上記構成要素を覆うように形成されている。層間絶縁膜３２４は、例えば、シリコン酸化膜である。酸化物半導体ＴＦＴのソース／ドレイン電極部３２２、３２３が、層間絶縁膜３２４上に形成されている。ソース／ドレイン電極部３２２、３２３は、層間絶縁膜３２４に形成されたコンタクトホール及び化合物界面部３１８、３１９を介して、ソース／ドレイン領域３１５、３１６に接続されている。
図１２は、酸化物半導体ＴＦＴの他の構成例の断面図を示す。図１１に示す構成例との相違点を主に説明する。図１２に示す酸化物半導体ＴＦＴにおいて、ゲート電極部３２０と酸化物半導体部３１１との間に存在するｈｉｇｈ-ｋ絶縁体部は、ゲート電極部３２０の外側まで広がるｈｉｇｈ-ｋ絶縁体膜３２５に含まれている。ｈｉｇｈ-ｋ絶縁体膜３２５は、酸化物半導体部３１１を覆う。実施形態１及び２の構成と異なり、化合物界面部３１８、３１９は、ｈｉｇｈ-ｋ絶縁体がゲート電極部の直下の領域から外側に広がっている回路にも適用できる。
この化合物界面部に関しては、例えば、ｈｉｇｈ-ｋ絶縁体膜３２５を成膜する前に酸化物半導体部３１１の表面を、フッ素を含むプラズマに曝し、その後のｈｉｇｈ-ｋ絶縁体膜３２５成膜時の粒子（プラズマ粒子やラジカル粒子）の運動エネルギや熱エネルギにより、化合物界面部は更に低抵抗化する。ここで、図１１、１２に示す構成において、ゲート絶縁体部３２１は、下から、ｈｉｇｈ-ｋ絶縁材料、比誘電率が８未満のＬｏｗ－ｋ絶縁材料から成る積層構成でも可能である。
次に、図１１に示す酸化物半導体ＴＦＴの製造方法例を、図１３Ａから１３Ｆを参照して説明する。図１３Ａを参照して、製造は、絶縁基板３０１上に、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィによりパターニングを行う。これにより、島状の酸化物半導体膜３５１が形成される。
次に、図１３Ｂを参照して、製造は、スパッタ法等によりｈｉｇｈ-ｋ絶縁体膜３５２を成膜する。これにより、酸化物半導体膜３５１に、ｈｉｇｈ-ｋ絶縁材料と酸化物半導体の混合部３５４が形成される。その下層は、酸化物半導体のみからなる酸化物半導体部３１１である。さらに、製造は、スパッタ法等により金属膜３５３を成膜する。
次に、図１３Ｃを参照して、フォトリソグラフィによるパターニングにおいて、金属膜３５３とｈｉｇｈ-ｋ絶縁体膜３５２とを同時に（同一マスクによる同一工程で）エッチングして、ゲート電極部３２０及びゲート絶縁体部３２１を形成する。他の例において、金属膜３５３のエッチングを行った後、ゲート電極部３２０をマスクとしてエッチングを行い、ゲート絶縁体部３２１を形成してもよい。
次に、図１３Ｄを参照して、製造は、ゲート電極部３２０をマスクとして使用して、混合部３５４及び酸化物半導体部３１１の露出領域を、フッ素プラズマにさらす。これにより、化合物界面部３１８、３１９及びソース／ドレイン域３１５、３１６が形成される。化合物界面部３１８、３１９は、酸化物半導体及びｈｉｇｈ-ｋ絶縁材料の元素の他、フッ素元素を含み得る。化合物界面部３１８、３１９の間の領域は混合界面部３１７であり、ソース／ドレイン領域３１５、３１６の間は、高抵抗のチャネル領域３１４である。このようなフッ素プラズマの処理に関しては、例えば、図１３Ｃのようにエッチングを行った後に、ＣＦ４のようなガスのプラズマにさらすことで実現することができる。
次に、図１３Ｅを参照して、製造は、ＣＶＤ法等により層間絶縁膜３２４を成膜する。次に、図１３Ｆを参照して、製造は、フォトリソグラフィにより異方性エッチングを行って、層間絶縁膜３２４にコンタクトホールを形成する。さらに、スパッタ法等によって金属膜を成膜し、フォトリソグラフィによりパターニングを行う。これにより、酸化物半導体ＴＦＴのソース／ドレイン電極部３２２、３２３が形成される。
図１４及び図１５は、図１１を参照して説明した構造の酸化物半導体ＴＦＴを、図４に示す画素回路及び図７に示すＣＭＯＳ回路に適用した例を示す。図１４の画素回路において、酸化物半導体ＴＦＴ１４２は、化合物界面部４０１及び４０２（第１及び第２の化合物界面部）を含む。図１５のＣＭＯＳ回路において、酸化物半導体ＴＦＴ２０２は、化合物界面部４０５及び４０６（第１及び第２の化合物界面部）を含む。それぞれの回路は、実施形態１及び実施形態３で説明した効果を奏することができる。このように、本実施形態の酸化物半導体ＴＦＴは、様々な種類の回路に適用することができる。
実施形態３において説明された化合物界面部と実施形態２において説明された界面絶縁体部は、一つの酸化物半導体ＴＦＴに適用することができる。これにより、酸化物半導体ＴＦＴの動作安定性と良好なオン電流特性を実現することができる。
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
１ ＯＬＥＤ表示装置、１０ ＴＦＴ基板、３１ 走査ドライバ、３２ エミッションドライバ、１０１ 絶縁基板、１０２ 低温ポリシリコン部、１０６ ゲート絶縁体部、１０７ ゲート電極部、１１１ 下部電極部、１１３ 酸化物半導体部、１１３ ゲート電極部、１１４ チャネル領域、１１５、１１６ ソース／ドレイン領域、１１７ ｈｉｇｈ－ｋゲート絶縁体部、１１８ ｈｉｇｈ－ｋ絶縁体部、１１９ ゲート電極部、１２０ 上部電極部、１２２、１２３ ソース／ドレイン電極部、１３４ ＯＬＥＤ素子、１３５、１３７ 界面絶縁体部、１３６、１３８ ｈｉｇｈ－ｋ絶縁体部、１４１、２０１ 低温ポリシリコンＴＦＴ、１４２、１５２、２０２ 酸化物半導体ＴＦＴ、１４３ 保持容量、１４４ ＯＬＥＤ素子、１５１－１５５ 金属膜、２１３ 酸化物半導体部、２１４ チャネル領域、２１５、２１６ ドレイン領域、２１７ ゲート絶縁体部、２１９ ゲート電極部、２２３ ソース／ドレイン電極部、２３５ 界面絶縁体部、２３６ ｈｉｇｈ-ｋ絶縁体部、３１１ 酸化物半導体部、３１４ チャネル領域、３１５、３１６ ソース／ドレイン領域、３１７ 混合界面部、３１８ 酸化物半導体部、３１８、３１９ 化合物界面部、３２０ ゲート電極部、３２１ ゲート絶縁体部、３２２、３２３ ドレイン電極、３２５、３５２ ｈｉｇｈ－ｋ絶縁体膜、３５１ 酸化物半導体膜、３５４ 混合部、４０１、４０５ 化合物界面部、４２２ 保持容量、Ｍ１－Ｍ５ 金属層

Claims (8)

  1. 酸化物半導体薄膜トランジスタであって、
    チャネル領域と、前記チャネル領域を挟む第１及び第２のソース／ドレイン領域と、を含む、酸化物半導体部と、
    ゲート電極部と、
    前記ゲート電極部と前記酸化物半導体部との間における、比誘電率は８以上である金属化合物の絶縁体部と、
    第１のソース／ドレイン電極部と、
    第２のソース／ドレイン電極部と、
    前記酸化物半導体部の構成元素及び前記絶縁体部の構成元素を含み、前記第１のソース／ドレイン電極部及び前記第１のソース／ドレイン領域それぞれと界面を形成する、第１の化合物界面部と、
    前記酸化物半導体部の構成元素及び前記絶縁体部の構成元素を含み、前記第２のソース／ドレイン電極部及び前記第２のソース／ドレイン領域それぞれと界面を形成する、第２の化合物界面部と、
    を含む、酸化物半導体薄膜トランジスタ。
  2. 請求項１に記載の酸化物半導体薄膜トランジスタであって、
    前記第１及び第２の化合物界面部は、フッ素元素を含む、
    酸化物半導体薄膜トランジスタ。
  3. 請求項１に記載の酸化物半導体薄膜トランジスタであって、
    前記酸化物半導体部及び前記絶縁体部それぞれと界面を形成する界面絶縁体部を含み、
    前記界面絶縁体部の比誘電率は８以上であり、
    前記界面絶縁体部の炭素濃度は１×１０１８ｃｍ－３以上であり、、前記絶縁体部の炭素濃度は１×１０１８ｃｍ－３未満である、
    酸化物半導体薄膜トランジスタ。
  4. 請求項１に記載の酸化物半導体薄膜トランジスタであって、
    前記酸化物半導体部及び前記絶縁体部それぞれと界面を形成するシリコン絶縁体部を含む、
    酸化物半導体薄膜トランジスタ。
  5. 請求項１に記載の酸化物半導体薄膜トランジスタを含む、薄膜トランジスタ回路であって、
    前記絶縁体部を含む絶縁体層の全域は、前記ゲート電極部を含む導体層の覆われている、
    薄膜トランジスタ回路。
  6. 請求項５に記載の薄膜トランジスタ回路であって、
    前記導体層は、容量素子の上部電極部を含み、
    前記絶縁体層は、前記容量素子の絶縁体部を含む、
    薄膜トランジスタ回路。
  7. 酸化物半導体薄膜トランジスタの製造方法あって、
    酸化物半導体薄膜トランジスタの酸化物半導体部を含む、酸化物半導体層を形成し、
    前記酸化物半導体層より上層において、前記酸化物半導体薄膜トランジスタの絶縁体部を含む、比誘電率が８以上の金属化合物からなる絶縁体層を形成し、
    前記絶縁体層より上層において、前記酸化物半導体薄膜トランジスタのゲート電極部を含む導体層を形成し、
    前記酸化物半導体層のソース／ドレイン領域と前記絶縁体層との間に、前記酸化物半導体層の構成元素及び前記絶縁体層の構成元素を含む化合物界面部を形成する、
    薄膜トランジスタの製造方法。
  8. 請求項７に記載の薄膜トランジスタの製造方法であって、
    前記化合物界面部を形成することは、前記酸化物半導体層に形成された前記絶縁体層を、フッ素を含むプラズマにさらすことを含む、
    薄膜トランジスタの製造方法。
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