JP2023527770A5 - - Google Patents

Claims (15)

1. 拡張メモリモジュールであって、
   計算コアと、
   1つまたは複数のデュアルモードメモリ素子と
   を備え、
   前記拡張メモリモジュールが、
   前記1つまたは複数のデュアルモードメモリ素子の中の第1のメモリのサブセットをホスト処理システムアドレス指定可能メモリとして、かつ前記1つまたは複数のデュアルモードメモリ素子の中の第2のメモリのサブセットを計算コアアドレス指定可能メモリとして割り振り、
   ホスト処理システムからデータを受信し、
   処理されたデータを生成するために前記計算コアを用いて前記データを処理し、
   前記第1のメモリのサブセットを介して前記処理されたデータを前記ホスト処理システムに提供する
   ように構成される、拡張メモリモジュール。
2. 前記拡張メモリモジュールが、
   前記第1のメモリのサブセットに前記受信されたデータを記憶し、
   前記計算コアを用いて前記データを処理する前に前記第1のメモリのサブセットから前記第2のメモリのサブセットに前記受信されたデータを転送し、
   前記計算コアを用いて前記データを処理した後に前記第2のメモリのサブセットから前記第1のメモリのサブセットに前記処理されたデータを転送するようにさらに構成される、請求項1に記載の拡張メモリモジュール。
3. 前記第2のメモリのサブセットが、前記計算コアによる使用のために構成される1つまたは複数のシングルモードメモリをさらに備える、請求項1に記載の拡張メモリモジュール。
4. 前記第1のメモリのサブセットおよび前記第2のメモリのサブセットを割り振るためのファームウェア命令を備えるフラッシュメモリモジュールをさらに備える、請求項1に記載の拡張メモリモジュール。
5. 前記拡張メモリモジュールが、前記第1のメモリのサブセットから前記第2のメモリのサブセットに前記データを転送する前に、データの転送が行われていることを示すように、前記ホスト処理システムのデータバスをビジー状態に設定するようにさらに構成される、請求項1に記載の拡張メモリモジュール。
6. 前記拡張メモリモジュールが、前記第1のメモリのサブセットから前記第2のメモリのサブセットに前記データを転送した後に、前記ホスト処理システムの前記データバスを利用可能状態に設定するようにさらに構成される、請求項5に記載の拡張メモリモジュール。
7. 前記拡張メモリモジュールが、前記第1のメモリのサブセットから前記第2のメモリのサブセットに前記データを転送する前に、前記拡張メモリモジュールのためのホスト処理システムメモリコマンドのブロックをイネーブルにするようにさらに構成される、請求項1に記載の拡張メモリモジュール。
8. 前記拡張メモリモジュールが、前記第1のメモリのサブセットから前記第2のメモリのサブセットに前記データを転送した後に、前記拡張メモリモジュールのためのホスト処理システムメモリコマンドの前記ブロックをディスエーブルにするようにさらに構成される、請求項7に記載の拡張メモリモジュール。
9. 前記データが、
   機械学習モデルによる処理のためのデータと、
   機械学習モデルパラメータと
   を備えるか、または
   前記拡張メモリモジュールが、デュアルインラインメモリモジュール(DIMM)を備えるか、または
   前記拡張メモリモジュールが、
   前記第1のメモリのサブセットおよび第2のメモリのサブセットの割り振りを解除し、
   前記1つまたは複数のデュアルモードメモリ素子の中の第3のメモリのサブセットをホスト処理システムアドレス指定可能メモリとして、かつ前記1つまたは複数のデュアルモードメモリ素子の中の第4のメモリのサブセットを計算コアアドレス指定可能メモリとして割り振る
   ようにさらに構成され、
   前記第3のメモリのサブセットが前記第1のサブセットと異なり、
   前記第4のメモリのサブセットが前記第2のサブセットと異なる、
   請求項1に記載の拡張メモリモジュール。
10. 計算コアを備える拡張メモリモジュールを用いてデータを処理するための方法であって、
    前記拡張メモリモジュールの第1のメモリのサブセットをホスト処理システムアドレス指定可能メモリとして割り振り、かつ前記拡張メモリモジュールの第2のメモリのサブセットを計算コアアドレス指定可能メモリとして割り振ることによって、前記拡張メモリモジュールを初期化するステップと、
    ホスト処理システムから前記拡張メモリモジュールにおいてデータを受信するステップと、
    前記拡張メモリモジュール上で前記計算コアを用いて前記データを処理して、処理されたデータを生成するステップと、
    前記第1のメモリのサブセットを介して前記処理されたデータを前記ホスト処理システムに提供するステップと
    を備える、方法。
11. 前記第1のメモリのサブセットに前記受信されたデータを記憶するステップと、
    前記計算コアを用いて前記データを処理する前に前記第1のメモリのサブセットから前記第2のメモリのサブセットに前記受信されたデータを転送するステップと、
    前記計算コアを用いて前記データを処理した後に前記第2のメモリのサブセットから前記第1のメモリのサブセットに前記処理されたデータを転送するステップと
    をさらに備える、請求項10に記載の方法。
12. 前記第1のメモリのサブセットから前記第2のメモリのサブセットに前記データを転送する前に、データの転送が行われていることを示すように前記ホスト処理システムのデータバスをビジー状態に設定するステップをさらに備え、好ましくは
    前記第1のメモリのサブセットから前記第2のメモリのサブセットに前記データを転送した後に、前記ホスト処理システムの前記データバスを利用可能状態に設定するステップをさらに備える、
    請求項11に記載の方法。
13. 前記第1のメモリのサブセットから前記第2のメモリのサブセットに前記データを転送する前に、前記拡張メモリモジュールのためのホスト処理システムメモリコマンドのブロックをイネーブルにするステップをさらに備える、好ましくは
    前記第1のメモリのサブセットから前記第2のメモリのサブセットに前記データを転送した後に、前記拡張メモリモジュールのためのホスト処理システムメモリコマンドの前記ブロックをディスエーブルにするステップをさらに備える、
    請求項11に記載の方法。
14. 前記第1のメモリのサブセットおよび前記第2のメモリのサブセットが1つまたは複数のデュアルモードメモリ素子と関連付けられるか、または
    前記拡張メモリモジュールを初期化するステップが、前記拡張メモリモジュール上のフラッシュメモリモジュールに記憶されたファームウェア命令を処理するステップを備えるか、または
    前記第2のメモリのサブセットがさらに、前記計算コアによる使用のために構成される1つまたは複数のシングルモードメモリ素子と関連付けられるか、または
    前記データが、
    機械学習モデルによる処理のためのデータと、
    機械学習モデルパラメータと
    を備えるか、または
    前記拡張メモリモジュールが、デュアルインラインメモリモジュール(DIMM)を備えるか、または
    前記第1のメモリのサブセットおよび第2のメモリのサブセットの割り振りを解除するステップと、
    前記1つまたは複数のデュアルモードメモリ素子の中の第3のメモリのサブセットをホスト処理システムアドレス指定可能メモリとして割り振り、前記1つまたは複数のデュアルモードメモリ素子の中の第4のメモリのサブセットを計算コアアドレス指定可能メモリとして割り振るステップであって、
    前記第3のメモリのサブセットが前記第1のサブセットと異なり、
    前記第4のメモリのサブセットが前記第2のサブセットと異なる、
    ステップをさらに備える、
    請求項12に記載の方法。
15. ホスト処理システムの1つまたは複数のプロセッサによって実行されると、計算コアを備える拡張メモリモジュールを用いてデータを処理するための請求項10～14のいずれか一項に記載の方法を前記ホスト処理システムに実行させる命令を備える、非一時的コンピュータ可読記録媒体。