JP2024123742A

JP2024123742A - 半導体装置の製造方法

Info

Publication number: JP2024123742A
Application number: JP2023031384A
Authority: JP
Inventors: 未希遠島; Miki Tojima; 貞俊村上; Sadatoshi Murakami
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2023-03-01
Filing date: 2023-03-01
Publication date: 2024-09-12
Also published as: US20240297145A1

Abstract

【課題】半導体装置の製造コストを抑制する。
【解決手段】実施形態の半導体装置の製造方法は、互いに異なる第１回路層及び第２回路層がそれぞれ形成された第１基板及び第２基板を貼り合わせる。実施形態の半導体装置の製造方法は、第１基板上に第１基板よりも屈折率の低い第１層を形成することと、第１層上に第１層よりも屈折率の低い第２層を形成することと、第２層上に第１回路層を形成することと、第１回路層を形成した後に、第１基板のおもて面と第２基板のおもて面とを貼り合わせることと、第１基板と第２基板とを貼り合わせた後に、第１基板の裏面にレーザー光を照射することと、第１基板の裏面にレーザー光を照射した後に、第２基板側に第１回路層が残るように第１基板を剥離することと、を含む。
【選択図】図５

Description

実施形態は、半導体装置の製造方法に関する。

半導体回路基板を３次元に積層する３次元積層技術が知られている。

特開２０２１－１０６１９７号公報

半導体装置の製造コストを抑制する。

実施形態の半導体装置の製造方法は、互いに異なる第１回路層及び第２回路層がそれぞれ形成された第１基板及び第２基板を貼り合わせる。実施形態の半導体装置の製造方法は、第１基板上に第１基板よりも屈折率の低い第１層を形成することと、第１層上に第１層よりも屈折率の低い第２層を形成することと、第２層上に第１回路層を形成することと、第１回路層を形成した後に、第１基板のおもて面と第２基板のおもて面とを貼り合わせることと、第１基板と第２基板とを貼り合わせた後に、第１基板の裏面にレーザー光を照射することと、第１基板の裏面にレーザー光を照射した後に、第２基板側に第１回路層が残るように第１基板を剥離することと、を含む。

半導体基板の再利用プロセスの概要を示す模式図。貼り合わせ構造を有する半導体装置の構成の一例を示す概略図。第１実施形態に係る半導体装置の外観の一例を示す斜視図。第１実施形態に係る半導体装置の断面構造の一例を示す断面図。第１実施形態に係る半導体装置の製造方法の一例を示すフローチャート。第１実施形態に係る半導体装置の製造途中の断面構造の一例を示す断面図。第１実施形態に係る半導体装置の光吸収率のシミュレーションで使用される構造を示す模式図。第１実施形態に係る半導体装置におけるレーザー光に対する剥離層の光吸収率の変動幅及び平均値と、酸化膜の厚さと、反射防止膜の厚さとの関係性の一例を示すグラフ。比較例に係る半導体装置における光吸収率のシミュレーションで使用される構造と、入射するレーザー光及び発生する反射光とを示す模式図。第１実施形態に係る半導体装置における光吸収率のシミュレーションで使用される構造と、入射するレーザー光及び発生する反射光とを示す模式図第１実施形態及び比較例のそれぞれにおけるレーザー光に対する剥離層の光吸収率の変動に関する光学シミュレーションの結果を示すグラフ。第２実施形態に係る半導体装置の製造に使用される第１ウエハに形成された剥離層の平面レイアウトの一例を示す平面図。第２実施形態に係る半導体装置の製造に使用される第１ウエハに形成された剥離層の平面レイアウトの一例を示す平面図。第２実施形態に係る半導体装置の製造に使用される第１ウエハの断面構造の一例を示す断面図。第２実施形態に係る半導体装置の製造に使用される部材の特性の一例を示すテーブル。第２実施形態に係る半導体装置の製造方法の一例を示すフローチャート。第２実施形態に係る半導体装置の光吸収率のシミュレーションで使用される構造を示す模式図。第２実施形態及び比較例のそれぞれにおけるレーザー光に対する剥離層の光吸収率の変動に関する光学シミュレーションの結果を示すグラフ。第２実施形態の剥離工程における剥離層の光吸収率分布の一例を示す模式図。第３実施形態に係る半導体装置の製造方法の一例を示すフローチャート。第３実施形態に係る半導体装置の光吸収率のシミュレーションで使用される構造を示す模式図。第３実施形態及び比較例のそれぞれにおけるレーザー光に対する剥離層の光吸収率の変動に関する光学シミュレーションの結果を示すグラフ。第４実施形態に係る半導体装置の全体構成の一例を示すブロック図。第４実施形態に係る半導体装置が備えるメモリセルアレイの回路構成の一例を示す回路図。第４実施形態に係る半導体装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。第４実施形態に係る半導体装置のメモリ領域の平面レイアウトの一例を示す平面図。第４実施形態に係る半導体装置の製造に使用される第１ウエハの断面構造の一例を示す、図２６のＸＸＶＩＩ－ＸＸＶＩＩ線に沿った断面図。第４実施形態に係る半導体装置におけるメモリピラーの断面構造の一例を示す、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図。第４実施形態に係る半導体装置の断面構造の一例を示す断面図。

以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。

＜０＞半導体基板の再利用プロセスの概要
まず、ウエハの再利用プロセスの概要について説明する。図１は、ウエハの再利用プロセスの概要を示す模式図である。図１に示すように、本明細書における半導体装置は、それぞれに半導体回路が形成された２枚の半導体回路基板を貼り合わせ、貼り合わされた半導体回路基板をチップ毎に分離することにより形成される。以下では、半導体回路基板のことを“ウエハ”と呼ぶ。２枚のウエハを貼り合わせる処理のことを、“貼合処理”と呼ぶ。“ウエハのおもて面”は、半導体回路が形成される側の面である。“ウエハの裏面”は、ウエハのおもて面の反対側の面である。貼合処理の際に上側に配置されるウエハのことを、“第１ウエハＷ１”と呼ぶ。貼合処理の際に下側に配置されるウエハのことを、“第２ウエハＷ２”と呼ぶ。

半導体装置の製造工程では、まず、第１ウエハＷ１と、第２ウエハＷ２との組み合わせが用意される（“ウエハ割当”）。本例において、第１ウエハＷ１及び第２ウエハＷ２のそれぞれは、シリコン基板である。第１ウエハＷ１は、第１半導体回路の形成に使用される。第２ウエハＷ２は、第１半導体回路と異なる第２半導体回路の形成に使用される。半導体装置は、第１半導体回路と第２半導体回路との組み合わせを用いて機能するように構成される。第１半導体回路と第２半導体回路とのそれぞれの設計は、半導体装置の機能に応じて適宜変更され得る。

次に、第１ウエハＷ１と第２ウエハＷ２とのそれぞれの前工程により、第１ウエハＷ１に第１半導体回路が形成され、第２ウエハＷ２に第２半導体回路が形成される。また、第１半導体回路の形成前に、ウエハの再利用プロセスを実現するための層が形成される。具体的には、第１ウエハＷ１上に、剥離層１００、回路層２００、及び貼合層Ｂ１が順に形成される。剥離層１００は、第１ウエハＷ１上に形成された回路と第１ウエハＷ１とを分離する起点として使用される層である。剥離層１００は、後述される剥離処理において使用されるレーザー光を吸収する特性を有する材料（例えば、シリコン酸化膜）を含む。回路層２００は、第１の半導体回路を含む層である。貼合層Ｂ１は、第２ウエハＷ２に形成された第１半導体回路との接続に使用される貼合パッドを含む層である。第２ウエハＷ２上には、回路層３００、及び貼合層Ｂ２が順に形成される。回路層３００は、第２半導体回路を含む層である。貼合層Ｂ２は、貼合層Ｂ１に形成された貼合パッドとの接続に使用される貼合パッドを含む層である。

次に、第１ウエハＷ１と第２ウエハＷ２との貼合処理が実行される。具体的には、貼合装置が、第１ウエハＷ１のおもて面と第２ウエハＷ２のおもて面とを向かい合わせて配置する。そして、貼合装置が、第１ウエハＷ１のおもて面に形成されたパターンと、第２ウエハＷ２のおもて面に形成されたパターンとの重ね合わせ位置を調整し、第１ウエハＷ１と第２ウエハＷ２のおもて面同士を貼り合わせる。これにより、第１ウエハＷ１の貼合層Ｂ１と、第２ウエハＷ２の貼合層Ｂ２とが貼り合わされ、第１ウエハＷ１に設けられた第１半導体回路と、第２ウエハＷ２に設けられた第２半導体回路とが電気的に接続される。

次に、第１ウエハＷ１の剥離処理が実行される。本明細書における剥離処理では、レーザー光を利用した剥離方法が使用される。具体的には、まず第１ウエハＷ１の裏面にレーザー光が照射される。それから、貼り合わされた第１ウエハＷ１と第２ウエハＷ２との間の周縁部からクラックを発生させる。すると、第１ウエハＷ１が剥離層１００を起点にして剥離される。これにより、第２ウエハＷ２上に、回路層３００、貼合層Ｂ２、貼合層Ｂ１、及び回路層２００が順に積層された構造が残る。剥離された第１ウエハＷ１は、残膜を除去するなどの表面処理が実行された後に、再利用される（“ウエハ再利用”）。

その後、第２ウエハＷ２に対して配線工程が実行される。配線工程は、例えば、第１半導体回路及び／又は第２半導体回路と外部の装置との接続に使用されるパッドを形成する工程や、半導体装置に電源を供給するためのパッドを形成する工程などを含む。配線工程が完了した後に、第２ウエハＷ２は、ダイシング処理によってチップ単位に分離される。これにより、貼り合わせ構造を有する半導体装置が形成される。なお、本明細書では、２枚のウエハを利用して半導体装置が形成される場合について例示するが、これに限定されない。半導体装置の形成に使用されるウエハは、３枚以上であってもよい。すなわち、半導体装置は、述べ３枚以上のウエハを利用した貼り合わせ構造を有していてもよい。

図２は、貼り合わせ構造を有する半導体装置の構成の一例を示す概略図である。図２は、第１ウエハＷ１の剥離処理において第１ウエハＷ１の裏面にレーザー光ＬＢが照射される様子を合わせて示している。図２に示すように、貼合層Ｂ１及びＢ２のそれぞれは、複数の貼合パッドＢＰを含む。貼合層Ｂ１の各貼合パッドＢＰは、第１半導体回路（図示せず）に接続される。貼合層Ｂ２の各貼合パッドＢＰは、第２半導体回路（図示せず）に接続される。また、貼合層Ｂ１の複数の貼合パッドＢＰは、貼合層Ｂ２の複数の貼合パッドＢＰとそれぞれ対向配置される。対向配置された貼合パッドＢＰの組は、貼合処理によって貼り合わされ、電気的に接続される。

第１ウエハＷ１の剥離処理において、レーザー光ＬＢは、第１ウエハＷ１の裏面に所定の間隔で照射される。レーザー光ＬＢとしては、例えば、波長９．３ｕｍのＣＯ_２レーザーが使用される。ＣＯ_２レーザーは、シリコン基板を透過し、且つシリコン酸化膜に吸収される特性を有する。言い換えると、レーザー光ＬＢに対する第１ウエハＷ１の透過率は、レーザー光ＬＢに対するシリコン酸化膜の透過率よりも高い。なお、剥離層１００に入射するレーザー光ＬＢは、第１ウエハＷ１と剥離層１００との界面における反射光の干渉の影響を受ける。このため、レーザー光ＬＢに対する剥離層１００の光吸収率は、第１ウエハＷ１の厚さに応じて変化する。

第１ウエハＷ１の裏面に照射されたレーザー光ＬＢが、第１ウエハＷ１を透過して剥離層１００に含まれたシリコン酸化膜に照射されると、シリコン酸化膜が、レーザー光ＬＢを吸収することにより発熱する。すると、剥離層１００に発生した熱は、第１ウエハＷ１と剥離層１００との界面の近傍に伝搬する。その結果、第１ウエハＷ１のうち剥離層１００との界面の近傍の部分が、伝搬した熱に応じて塑性変形する。塑性変形した第１ウエハＷ１と剥離層１００との界面は、レーザーを照射する前よりも剥離し易い状態となる。これにより、剥離処理では、第１ウエハＷ１と剥離層１００との間を剥離面として、第１ウエハＷ１と剥離層１００との間が剥離され得る。

＜１＞第１実施形態
第１実施形態に係る半導体装置の製造方法は、第１ウエハＷ１の裏面に照射されたレーザー光ＬＢに対する剥離層１００の光吸収率のばらつきを、剥離層１００に反射防止層を挿入することによって抑制する。以下に、第１実施形態の詳細について説明する。

＜１－１＞構成
まず、第１実施形態に係る半導体装置１の構成について説明する。以下で参照される図面では、３次元の直交座標系が使用される。Ｘ方向及びＹ方向は、互いに交差する方向であり、ウエハのおもて面と平行な方向である。Ｚ方向は、Ｘ方向及びＹ方向のそれぞれに対して交差する方向であり、ウエハ（基板）のおもて面に対する鉛直方向に対応する。本明細書における“上下”は、Ｚ方向に沿った方向に基づいて定義される。また、本明細書では、基準とされる基板のおもて面側から離れる方向を正方向（上方）とする。

（半導体装置１の外観）
図３は、第１実施形態に係る半導体装置１の外観の一例を示す斜視図である。図３に示すように、半導体装置１は、例えば、下方から順に、第２ウエハＷ２、回路層３００、貼合層Ｂ２、貼合層Ｂ１、回路層２００、剥離層１００、及び配線層４００が積層された構造を有する。貼合層Ｂ１及びＢ２の境界部分が、第１ウエハＷ１と第２ウエハＷ２との貼合面に対応する。配線層４００は、例えば、半導体装置１の表面で露出している複数のパッドＰＤを含む。複数のパッドＰＤは、半導体装置１と外部の装置との接続に使用される。このように、第１実施形態に係る半導体装置１は、最終的な構成として剥離層１００と第１ウエハＷ１とを有しない。

（第１ウエハＷ１の構造）
図４は、第１実施形態に係る半導体装置１の貼り合わせ前の第１ウエハＷ１の断面構造の一例を示す断面図である。図４は、第２ウエハＷ２と貼り合わされる前の第１ウエハＷ１に形成された剥離層１００、回路層２００、及び貼合層Ｂ１の構造の一例を示し、第１ウエハＷ１を基準とした座標軸を表示している。図４に示すように、剥離層１００は、反射防止層１１０、及び光吸収層１２０を含む。

剥離層１００において、反射防止層１１０は、第１ウエハＷ１上に設けられる。光吸収層１２０は、反射防止層１１０上に設けられる。光吸収層１２０上には、回路層２００が設けられる。反射防止層１１０の屈折率は、第１ウエハＷ１の屈折率と光吸収層１２０の屈折率との間の値である。言い換えると、第１実施形態では、第１ウエハＷ１と光吸収層１２０（剥離層１００）との界面に、第１ウエハＷ１と光吸収層１２０との間の屈折率を有する反射防止層１１０が挿入されている。反射防止層１１０は、第１ウエハＷ１と光吸収層１２０との界面からの反射光強度を低減するように構成される。

光吸収層１２０としては、例えば、シリコン酸化膜が使用される。なお、光吸収層１２０は、レーザー光ＬＢに対する第１ウエハＷ１の透過率が、レーザー光ＬＢに対する光吸収層１２０の透過率よりも高くなるように構成されていればよい。反射防止層１１０は、光吸収層１２０と同じ部材（媒質）と、その他の部材（媒質）とがパターン化して混合された層であってもよい。すなわち、反射防止層１１０は、第１ウエハＷ１の屈折率と光吸収層１２０の屈折率との間の屈折率を有する均質媒質により構成されていてもよい。反射防止層１１０と光吸収層１２０とのそれぞれは、“層間膜”と呼ばれてもよい。

＜１－２＞製造方法
図５は、第１実施形態に係る半導体装置１の製造方法の一例を示すフローチャートである。図６は、第１実施形態に係る半導体装置１の製造途中の断面構造の一例を示す断面図であり、剥離層１００の近傍の領域を抽出して示し、図示が省略された第２ウエハＷ２を基準とした座標軸を表示している。以下に、第１実施形態に係る半導体装置１の製造方法について、図５を適宜参照して説明する。

まず、第２ウエハＷ２上に、回路層３００と貼合層Ｂ２とが形成される（Ｓ１０）。Ｓ１０の処理は、第２ウエハＷ２の前工程に対応する。また、第１ウエハＷ１上に、反射防止層１１０が形成される（Ｓ１１）。次に、反射防止層１１０上に、光吸収層１２０が形成される（Ｓ１２）。次に、光吸収層１２０の上方に、回路層２００と貼合層Ｂ１とが形成される（Ｓ１３）。Ｓ１１～Ｓ１３の処理は、第１ウエハＷ１の前工程に対応する。Ｓ１０の処理と、Ｓ１１～Ｓ１３の処理とは、並列に実行されてもよいし、これらの処理順番が入れ替えられてもよい。

次に、第１ウエハＷ１と第２ウエハＷ２との貼合処理が実行される（Ｓ１４）。Ｓ１４の処理により、第１ウエハＷ１に形成された貼合層Ｂ１と、第２ウエハＷ２に形成された貼合層Ｂ２とが貼り合わされ、回路層２００に含まれた第１半導体回路と、回路層３００に含まれた第２半導体回路とが電気的に接続される。

次に、図６に示すように、レーザー光ＬＢを第１ウエハＷ１の裏面に照射する（Ｓ１５）。Ｓ１５の処理で使用されるレーザー光ＬＢは、例えば、波長９．２～１０．８ｕｍの無偏光のＣＯ_２レーザーである。Ｓ１５の処理において、レーザー光ＬＢは、第１ウエハＷ１を透過して、剥離層１００に達する。このとき、光吸収層１２０は、第１ウエハＷ１の裏面（空気との界面）における反射光と、第１ウエハＷ１及び反射防止層１１０の界面における反射光と、反射防止層１１０及び光吸収層１２０の界面における反射光とによる干渉効果に応じた光吸収率でレーザー光ＬＢを吸収する。そして、光吸収層１２０は、レーザー光ＬＢを吸収することによって発熱し、第１ウエハＷ１の剥離面に接した部分の近傍が、光吸収層１２０において発生した熱に基づいて塑性変形する。そして、レーザー光ＬＢは、照射位置を変更して、所定の間隔で第１ウエハＷ１の裏面に照射される。

次に、第１ウエハＷ１が剥離される（Ｓ１６）。Ｓ１６の処理により、反射防止層１１０と第１ウエハＷ１との間を剥離面として第１ウエハＷ１が剥離され、第２ウエハＷ２上に回路層３００と回路層２００とが残った構造が形成される。次に、反射防止層１１０及び光吸収層１２０が除去される（Ｓ１７）。Ｓ１７の処理では、回路層２００の一部が除去されてもよい。次に、配線層４００が形成される（Ｓ１８）。Ｓ１８の処理において、半導体装置１の表面に、回路層２００に含まれた第１半導体回路と、回路層３００に含まれた第２半導体回路とのいずれかに接続された複数のパッドＰＤが形成される。これにより、図３に示された半導体装置１の構造が形成される。

（剥離層１００の設計パラメータの適正化方法）
以下に、第１実施形態に係る半導体装置１における剥離層１００の設計パラメータの適正化方法について、図７及び図８を参照して説明する。

図７は、第１実施形態に係る半導体装置１における光吸収率のシミュレーションで使用される構造を示す模式図であり、第１ウエハＷ１と第２ウエハＷ２とが貼り合わされた後の半導体装置１の構造を模式的に示している。また、図７は、第２ウエハＷ２を基準とした座標軸を表示している。図７に示すように、本シミュレーションにおいて、半導体装置１は、回路層２００及び３００、貼合層Ｂ１及びＢ２、並びに光吸収層１２０に対応する部分が、シリコン酸化膜ＯＸに置き換えられた構成を有する。シリコン酸化膜ＯＸは、本シミュレーションにおいて１つの光吸収層１２０として機能する。本シミュレーションにおいて、第１ウエハＷ１及び第２ウエハＷ２のそれぞれは、シリコン基板である。また、第１ウエハＷ１及び第２ウエハＷ２のそれぞれの厚さは、７７５ｕｍに設定される。本シミュレーションにおいて、シリコン酸化膜ＯＸの厚さは、０．４ｕｍに設定される。本シミュレーションにおいて、反射防止層１１０は、屈折率が２．５の膜である。また、反射防止層１１０の厚さは、０．１ｕｍに設定される。以下では、第１ウエハＷ１の厚さのことを“ウエハ厚さ”と呼び、シリコン酸化膜ＯＸの厚さのことを“酸化膜厚さＨ０”と呼び、反射防止層１１０の厚さのことを“反射防止層厚さＨ１”と呼ぶ。

図８は、第１実施形態に係る半導体装置１におけるレーザー光ＬＢに対する剥離層１００の光吸収率の変動幅及び平均値と、酸化膜厚さＨ０と、反射防止層厚さＨ１との関係性を示すシミュレーション結果を示すグラフである。図８は、図７に示された半導体装置１の第１ウエハＷ１の裏面にレーザー光ＬＢが照射された場合の光吸収層１２０の光吸収率に関連するシミュレーション結果を示している。図８の（Ａ）の等高線は、ウエハ厚さの変化によって生じる光吸収率の変動幅を示している。図８の（Ｂ）の等高線は、ウエハ厚さの変化によって生じる光吸収率の平均値を示している。図８の（Ａ）及び（Ｂ）のそれぞれの縦軸は、酸化膜厚さＨ０に対応付けられている。図８の（Ａ）及び（Ｂ）のそれぞれの横軸は、反射防止層厚さＨ１に対応付けられている。

剥離層１００の設計パラメータを適正化する場合、まず、酸化膜厚さＨ０と反射防止層厚さＨ１とのそれぞれの条件を変えた際の光吸収率の変動幅及び平均値を評価する。本例における光吸収率の変動幅の評価結果としては、図８の（Ａ）に示されたようなシミュレーション結果が得られる。本例における光吸収率の平均値の評価結果としては、図８の（Ｂ）に示されたようなシミュレーション結果が得られる。剥離層１００の特性としては、光吸収率の変動幅が小さい方が好ましく、光吸収率の平均値が大きい方が好ましい。このため、剥離層１００の設計パラメータとしては、光吸収率の変動幅が小さく、且つ光吸収率の平均値が大きい領域が選択されることが好ましい。例えば、本例における剥離層１００の設計パラメータとしては、図８の（Ａ）及び（Ｂ）のそれぞれに示された領域ＯＰに対応する酸化膜厚さＨ０及び反射防止層厚さＨ１の組が選択される。

設計パラメータの適正化の際には、酸化膜厚さＨ０及び反射防止層厚さＨ１のそれぞれに閾値や範囲が予め設定されてもよい。また、光吸収率の変動幅を示す数式と、光吸収率の平均値を示す数式とに基づいて、光吸収率の変動幅が小さく且つ光吸収率の平均値が大きくなるような値が算出されてもよい。図５に示されたＳ１１及びＳ１２のそれぞれの処理において、事前に計測されたウエハ厚さの値に基づいた酸化膜厚さＨ０及び反射防止層厚さＨ１に近づくように、処理パラメータが調整されてもよい。

＜１－３＞第１実施形態の効果
以上で説明された第１実施形態に係る半導体装置１の製造方法に依れば、半導体装置の製造コストを抑制することができる。以下に、第１実施形態の効果の詳細について説明する。

貼り合わせ構造を有する半導体装置の製造方法として、第１ウエハＷ１と第２ウエハＷ２とを貼り合わせた後に、バックグラインド（裏面切削）処理などにより第１ウエハＷ１を除去する方法が知られている。一方で、貼り合わせ後の第１ウエハＷ１を他の半導体装置の製造に再利用することができれば、バックグラインド処理などに伴う排水処理やウエハコストを抑制することができる。そこで、第１ウエハＷ１に半導体回路を形成する前に剥離層１００を形成し、レーザー照射により剥離層１００を起点とした剥離処理を実行する”レーザー剥離”が検討されている。

レーザー剥離では、例えば、剥離層１００に含まれたシリコン酸化膜がレーザー光ＬＢによって加熱されることによって、第１ウエハＷ１と剥離層１００との界面の近傍が塑性変形する。そして、第１ウエハＷ１及び第２ウエハＷ２の貼合面にクラックを発生させることによって、剥離層１００を起点として第１ウエハＷ１が剥離され得る。しかしながら、レーザー剥離では、第１ウエハＷ１の裏面（空気との界面）における反射光と、第１ウエハＷ１と剥離層１００との界面における反射光との干渉効果により、剥離層１００での光吸収率が変化する。つまり、剥離層１００の光吸収率が、これらの光の干渉効果の大小に応じて変動する。例えば、光の干渉効果の大小は、ウエハ厚さに応じて変化する。レーザー剥離においては、一定のパワーを剥離層１００に吸収させることによって、安定した剥離プロセスが可能となる。つまり、光吸収率の変動は、レーザー剥離による第１ウエハＷ１の剥離プロセスが不安定になる要因となり得る。

ここで、ウエハ厚さに応じた光吸収率の変化の要因について説明する。図９は、比較例に係る半導体装置における光吸収率のシミュレーションで使用される構造と、入射するレーザー光ＬＢ及び発生する反射光を示す模式図である。また、図９は、第２ウエハＷ２を基準とした座標軸を表示している。図９に示すように、比較例に係る半導体装置は、図７に示された第１実施形態に係る半導体装置１のシミュレーションで使用された構造に対して、反射防止層１１０がシリコン酸化膜ＯＸに置き換えられた構成を有する。なお、空気の屈折率は１．０であり、第１ウエハＷ１及び第２ウエハＷ２のそれぞれの屈折率は３．４２であり、シリコン酸化膜ＯＸの屈折率は１．６３である。比較例におけるシリコン酸化膜ＯＸの厚さ（酸化膜厚さ）は、０．５ｕｍである。

比較例において、無偏光のＣＯ_２レーザー（波長９．２～１０．８ｕｍ）が第１ウエハＷ１の裏面に照射されると、例えば、３種類の反射光ＲＰ１～ＲＰ３が発生する。反射光ＲＰ１は、ＣＯ_２レーザーが空気と第１ウエハＷ１との界面において反射した光に対応する。反射光ＲＰ１の強度は、空気とシリコンとの屈折率差が大きいため、大きい。反射光ＲＰ２は、第１ウエハＷ１とシリコン酸化膜ＯＸとの界面において反射した光に対応する。反射光ＲＰ２の強度は、シリコンとシリコン酸化膜ＯＸとの屈折率差が大きいため、大きい。反射光ＲＰ３は、シリコン酸化膜ＯＸと第２ウエハＷ２との界面において反射した光に対応する。反射光ＲＰ３の強度は、シリコン酸化膜ＯＸによる吸収の影響を受けるため、小さい。このため、比較例では、相対的に反射光ＲＰ１及びＲＰ２の干渉効果が大きくなる。

これに対して、第１実施形態に係る半導体装置１は、第１ウエハＷ１とシリコン酸化膜ＯＸとの界面に、反射防止層１１０が挿入された構成を有している。図１０は、第１実施形態に係る半導体装置１における光吸収率のシミュレーションで使用される構造と、入射するレーザー光及び発生する反射光とを示す模式図である。また、図１０は、第２ウエハＷ２を基準とした座標軸を表示している。図１０は、図７に示された第１実施形態に係る半導体装置１のシミュレーションで使用された構造に対して、レーザー光ＬＢと反射光ＲＰ１及びＲＰ２とを模式的に示している。なお、反射防止層１１０の屈折率ｎは、１．６３＜ｎ＜３．４２である。

第１実施形態において、無偏光のＣＯ_２レーザー（波長９．２～１０．８ｕｍ）が第１ウエハＷ１の裏面に照射されると、比較例と同様の反射光ＲＰ１が発生する。また、第１実施形態では、比較例で説明された反射光ＲＰ２は、２つの反射光ＲＰ２ａ及びＲＰ２ｂに分かれる。具体的には、反射光ＲＰ２ａは、第１ウエハＷ１と反射防止層１１０との界面で反射した光に対応する。反射光ＲＰ２ｂは、反射防止層１１０とシリコン酸化膜ＯＸとの界面で反射した光に対応する。反射光ＲＰ２ａ及びＲＰ２ｂの強度の合計は、屈折率差が第１ウエハＷ１及び反射防止層１１０の界面と反射防止層１１０とシリコン酸化膜ＯＸとの界面とのそれぞれで比較例の反射光ＲＰ２の場合よりも小さくなることから、比較例の反射光ＲＰ２よりも低減される。また、第１実施形態では、反射光ＲＰ２ａ及びＲＰ２ｂの位相が、反射防止層１１０の厚さに応じてずれる。その結果、第１実施形態では、反射光ＲＰ１及びＲＰ２の干渉による変動幅が、比較例よりも縮小し得る。

図１１は、第１実施形態及び比較例のそれぞれにおける剥離層１００の光吸収率の変動に関する光学シミュレーションの結果を示すグラフである。横軸は、ウエハ厚さ（ｕｍ）を示している。縦軸は、光吸収率を示している。破線は、図９に示された比較例の構成における光吸収率に対応する。実線は、図１０に示された第１実施形態の構成における光吸収率を示している。図１１に示すように、光吸収率は、ウエハ厚さに応じて周期的に変化する。本例において、第１実施形態及び比較例のそれぞれの光吸収率は、１．４ｕｍ周期で変動している。そして、比較例における光吸収率は、１６％～５１％の範囲で変動している。すなわち、比較例における光吸収率の変動幅は、３５％程度である。一方で、第１実施形態における光吸収率は、１４％～４３％の範囲で変動している。すなわち、第１実施形態における光吸収率の変動幅は、２９％程度である。

以上のように、第１実施形態に係る半導体装置１の製造方法は、レーザー剥離を利用した第１ウエハＷ１の剥離工程において、ウエハ厚さのばらつきに基づく光吸収率の変動を抑制することができる。つまり、第１実施形態に係る半導体装置１の製造方法は、レーザー剥離において剥離層１００に吸収させるエネルギーのばらつきを抑制することができ、安定した剥離プロセスを実現することができる。その結果、第１実施形態に係る半導体装置１の製造方法は、第１ウエハＷ１を再利用する半導体装置の製造プロセスの歩留まりを向上させることができ、半導体装置の製造コストを抑制することができる。

＜２＞第２実施形態
第２実施形態に係る半導体装置１の製造方法は、均質媒質からなる反射防止層１１０を利用して、第１ウエハＷ１の裏面に照射されたレーザー光ＬＢに対する剥離層１００の光吸収率のばらつきを抑制する。以下に、第２実施形態の詳細について、第１実施形態と異なる点を主に説明する。

＜２－１＞構成
まず、第２実施形態に係る半導体装置１の構成について説明する。第２実施形態に係る半導体装置１は、製造過程で形成される剥離層１００の構造が異なることを除いて、第１実施形態と同様の構成を有する。以下では、第２実施形態に係る半導体装置１の製造過程で形成される剥離層１００のことを、“剥離層１００ａ”と呼ぶ。

（１：剥離層１００ａの平面レイアウト）
図１２及び図１３のそれぞれは、第２実施形態に係る半導体装置１の製造に使用される第１ウエハＷ１に形成された剥離層１００ａの平面レイアウトの一例を示す平面図である。図１２及び図１３は、剥離層１００ａの第１及び第２構成例にそれぞれ対応する。

図１２に示すように、剥離層１００ａは、平面視において、複数の反射防止層１１０ａを有する。複数の反射防止層１１０ａは、例えば、Ｙ方向に沿って延伸して設けられた部分を有する。各反射防止層１１０ａのＹ方向に沿って延伸して設けられた部分は、平面視においてラインアンドスペースパターン状、すなわち略等間隔に配置される。本例において、ラインアンドスペースパターン状に配置された複数の反射防止層１１０ａのスペースに対応する部分には、光吸収層１２０が設けられている。

図１３に示すように、各反射防止層１１０ａは、複数のサブパターン１１１に分割されて構成されてもよい。複数のサブパターン１１１のそれぞれは、上述された反射防止層１１０ａと同様の材料からなる。各反射防止層１１０ａに対応して、複数のサブパターン１１１は、例えば、Ｙ方向に沿って延伸して設けられた部分を有する。各サブパターン１１１のＹ方向に沿って延伸して設けられた部分は、平面視においてラインアンドスペースパターン状、すなわち略等間隔に配置される。本例において、ラインアンドスペースパターン状に配置された複数のサブパターン１１１のスペースに対応する部分には、光吸収層１２０が設けられている。

以下では、ラインアンドスペースパターン状に形成されたパターンのうちライン部分の幅のことを“ライン幅”と呼び、スペース部分の幅のことを“スペース幅”と呼ぶ。ラインアンドスペースパターン状に配置された複数の反射防止層１１０ａのライン部分が配列したピッチのことを“メインピッチＰ１”と呼ぶ。メインピッチＰ１は、レーザー光ＬＢの波長に基づいた寸法に設計される。具体的には、メインピッチＰ１は、レーザー光ＬＢの波長の１／５以下に設計される。また、ラインアンドスペースパターン状に配置された複数のサブパターン１１１のライン部分が配列したピッチのことを“サブピッチＰ２”と呼ぶ。サブピッチＰ２は、メインピッチＰ１よりも狭く設計される。さらに、サブピッチＰ２は、各反射防止層１１０ａに含まれたサブパターン１１１の数に応じて、隣の反射防止層１１０ａと重ならないような寸法に設計される。

このように、剥離層１００ａでは、反射防止層１１０ａがレーザー光ＬＢの波長よりも十分に短い周期（メインピッチＰ１）の構造により設けられる。このため、反射防止層１１０ａが設けられた高さにおける反射防止層１１０ａ及び光吸収層１２０の組は、レーザー光ＬＢにとって、有効媒質近似（ＥＭＡ：Effective Medium Approximation）理論に基づいて均質媒質（すなわち、一様な膜）とみなされ得る。ＥＭＡ理論は、波長よりも十分に短い周期の構造を均質媒質としてみなすための解析理論である。ＥＭＡの最も単純なモデルの一つとしては、媒質の体積比から等価な屈折率ｎと消衰係数ｋを算出するリニアＥＭＡモデルが知られている。第２実施形態では、上述された均質媒質が、第１ウエハＷ１の屈折率と、光吸収層１２０の屈折率との間の屈折率になるように設計される。

なお、剥離層１００ａは、図１２及び図１３に示された複数の反射防止層１１０ａの配置が９０度回転したような構成を有していてもよい。すなわち、剥離層１００ａは、Ｘ方向に沿って延伸した部分がラインアンドスペースパターン状に配置された複数の反射防止層１１０ａと、Ｙ方向に沿って延伸した部分がラインアンドスペースパターン状に配置された複数の反射防止層１１０ａとのうち少なくとも一つを有していればよい。反射防止層１１０ａが設けられた高さにおける反射防止層１１０ａ及び光吸収層１２０の体積混合比は、サブピッチＰ２によって調整されてもよい。均質媒質の屈折率は、等価屈折率と呼ばれてもよい。第１実施形態で説明された反射防止層厚さＨ１は、第２実施形態における反射防止層１１０ａのパターン高さ、すなわち均質媒質の膜厚に相当する。

（２：第１ウエハＷ１の構造）
図１４は、第２実施形態に係る半導体装置１の製造に使用される第１ウエハＷ１の断面構造の一例を示す断面図である。図１４は、第２ウエハＷ２と貼り合わされる前の第１ウエハＷ１に形成された剥離層１００ａ、回路層２００、及び貼合層Ｂ１の構造の一例を示し、第１ウエハＷ１を基準とした座標軸を表示している。図１４に示すように、剥離層１００は、複数の反射防止層１１０ａ、及び光吸収層１２０を含む。

剥離層１００ａにおいて、複数の反射防止層１１０ａは、第１ウエハＷ１上に設けられる。光吸収層１２０は、第１ウエハＷ１上に設けられた部分と、反射防止層１１０の上面及び側面に設けられた部分とを有する。言い換えると、光吸収層１２０は、複数の反射防止層１１０ａのそれぞれの側面及び上面を覆うように設けられている。第１実施形態では、第１ウエハＷ１と光吸収層１２０との界面に、複数の反射防止層１１０ａと光吸収層１２０の一部からなる均質媒質が挿入されている。言い換えると、反射防止層１１０ａが設けられた高さの層において、複数の反射防止層１１０ａと光吸収層１２０とは、第１ウエハＷ１と光吸収層１２０との界面からの反射光強度を低減するように構成される。反射防止層１１０ａとしては、例えば、ポリシリコンが使用される。反射防止層１１０ａは、“部材”とよばれてもよい。剥離層１００ａにおいて、酸化膜厚さＨ０と反射防止層厚さＨ１とのそれぞれは、光吸収率の変動を抑制するように設計される。

（３：半導体装置１の製造に使用される部材の特性）
図１５は、第２実施形態に係る半導体装置１の製造に使用される部材の特性の一例を示すテーブルである。図１５は、半導体装置１の製造に使用され得る４種類の媒質の屈折率ｎと消衰係数ｋとを例示している。図１５の（１）～（３）は、それぞれシリコン（Ｓｉ）、シリコン酸化膜（ＳｉＯ_２）、ポリシリコン（ｐｏｌｙ－Ｓｉ）に対応している。図１５の（４）は、媒質（２）と媒質（３）との組み合わせ（（２）＋（３））により構成された均質媒質に対応する。具体的には、本例の均質媒質では、シリコン酸化膜が光吸収層１２０に対応し、ポリシリコンが反射防止層１１０ａに対応する。

図１５の（１）に示すように、シリコンの屈折率ｎは、３．４２であり、シリコンの消衰係数ｋは０である。図１５の（２）に示すように、シリコン酸化膜の屈折率ｎは、１．６３であり、シリコン酸化膜の消衰係数ｋは２．３１である。図１５の（３）に示すように、ポリシリコンの屈折率ｎは、３．６６であり、ポリシリコンの消衰係数ｋは０である。図１５の（４）に示された均質媒質の特性は、光吸収層１２０の厚さ（酸化膜厚さ）が０．５ｕｍであり、且つ反射防止層１１０ａのメインピッチＰ１、サブピッチ、ライン幅、スペース幅、パターン高さがそれぞれ０．９ｕｍ、０．３ｕｍ、０．２２５ｕｍ、０．０７５ｕｍ、０．２ｕｍである場合の特性に対応する。本例における均質媒質の屈折率ｎは、３．０８であり、均質媒質の消衰係数ｋは０．３１である。このように、均質媒質の屈折率は、第１ウエハＷ１として使用されるシリコンと、光吸収層１２０として使用されるシリコン酸化膜との間の値に調整され得る。

＜２－２＞製造方法
図１６は、第２実施形態に係る半導体装置１の製造方法の一例を示すフローチャートである。図１６に示すように、第２実施形態に係る半導体装置１の製造方法は、図５に示された第１実施形態に係る半導体装置１の製造方法において、Ｓ１２の処理が、Ｓ２０及びＳ２１の処理に置き換えられた構成を有する。

具体的には、まず、第１実施形態と同様に、Ｓ１０及びＳ１１の処理が順に実行される。すなわち、第２ウエハＷ２上に回路層３００と貼合層Ｂ２とが形成される（Ｓ１０）。第１ウエハＷ１上に反射防止層１１０が形成される（Ｓ１１）。

そして、反射防止層１１０が、ラインアンドスペースパターン状に加工される（Ｓ２０）。Ｓ２０の処理において、反射防止層１１０は、図１２又は図１３に示された反射防止層１１０ａの形状に加工される。反射防止層１１０の加工には、例えば、フォトリソグラフィ処理とエッチング処理との組み合わせが使用される。そして、第１ウエハＷ１及び加工された反射防止層１１０ａ上に、光吸収層１２０が形成される（Ｓ２１）。Ｓ２１の処理において、光吸収層１２０は、Ｓ２０の処理において反射防止層１１０が除去された部分が埋まるように形成される。Ｓ２１の処理の後に、光吸収層１２０の上面の平坦化処理が実行されてもよい。

その後、第１実施形態と同様に、Ｓ１３～Ｓ１８の処理が順に実行され、図３に示された半導体装置１の構造が形成される。なお、Ｓ１０の処理と、Ｓ１１、Ｓ２０、Ｓ２１及びＳ１３の処理とは、並列に実行されてもよいし、これらの処理順番が入れ替えられてもよい。第２実施形態において、第１実施形態と同様の剥離層１００の設計パラメータの適正化方法が使用されてもよい。第２実施形態における光吸収率の変動幅及び平均値のシミュレーションでは、ラインアンドスペースパターンのピッチ、サブピッチ、ライン幅などが変数として使用されてもよい。Ｓ１１、Ｓ２０及びＳ１２のそれぞれの処理において、事前に計測されたウエハ厚さの値に基づいた酸化膜厚さＨ０及び反射防止層厚さＨ１などに近づくように、処理パラメータが調整されてもよい。第２実施形態に係る半導体装置１のその他の製造方法は、第１実施形態に係る半導体装置１の製造方法と同様である。

＜２－３＞第２実施形態の効果
図１７は、第２実施形態に係る半導体装置１における光吸収率のシミュレーションで使用される構造と、入射するレーザー光及び発生する反射光とを示す模式図である。図１７は、図７に示された第１実施形態に係る半導体装置１のシミュレーションで使用された構造において、反射防止層１１０が反射防止層１１０ａに置き換えられた構造と、無偏光のＣＯ_２レーザーとを模式的に示し、第２ウエハＷ２を基準とした座標軸を表示している。本例では、反射防止層１１０ａが設けられた高さにおいて、図１５に示された均質媒質と同じ構成が設けられている。均質媒質と第１ウエハＷ１との境界により、第１実施形態と同様に、反射光ＲＰ２ａが発生する。また、均質媒質とシリコン酸化膜ＯＸとの境界により、第１実施形態と同様に、反射光ＲＰ２ｂが発生する。その結果、第２実施形態では、反射光ＲＰ１及びＲＰ２の干渉による変動幅が、第１実施形態と同様に、比較例よりも縮小し得る。

図１８は、第２実施形態及び比較例のそれぞれにおける剥離層１００ａの光吸収率の変動に関する光学シミュレーションの結果を示すグラフである。横軸は、ウエハ厚さ（ｕｍ）を示している。縦軸は、光吸収率を示している。破線は、図９に示された比較例の構成における光吸収率に対応する。実線は、図１７に示された第２実施形態の構成における光吸収率を示している。図１８に示すように、第２実施形態の光吸収率は、１．４ｕｍ周期で変動している。そして、第２実施形態における光吸収率は、１８％～４３％の範囲で変動している。すなわち、第２実施形態における光吸収率の変動幅は、２５％程度であり、比較例における光吸収率の変動幅の３５％よりも狭い。

以上のように、第２実施形態に係る半導体装置１の製造方法は、レーザー剥離を利用した第１ウエハＷ１の剥離工程において、第１実施形態よりも、ウエハ厚さのばらつきに基づく光吸収率の変動を抑制することができる。つまり、第２実施形態に係る半導体装置１の製造方法は、第１実施形態よりも、レーザー剥離において剥離層１００ａに吸収させるエネルギーのばらつきを抑制することができ、安定した剥離プロセスを実現することができる。その結果、第２実施形態に係る半導体装置１の製造方法は、第１ウエハＷ１を再利用する半導体装置の製造プロセスの歩留まりを向上させることができ、半導体装置の製造コストを抑制することができる。

図１９は、第２実施形態の剥離工程における剥離層の光吸収率分布の一例を示す模式図である。図１９の（Ａ）は、サブパターン１１１が設けられない場合の剥離層１００ａの構造と、レーザー光ＬＢの照射により発生した熱の分布を示している。図１９の（Ｂ）は、サブパターン１１１が設けられた場合の剥離層１００ａの構造と、レーザー光ＬＢを照射した際の光吸収率の分布を示している。シリコン酸化膜ＯＸａは、シリコン酸化膜ＯＸのうち上述された均質媒質に対応する部分である。シリコン酸化膜ＯＸｂは、光吸収層１２０に対応する部分である。“ＨＩ”は、光吸収率の高い部分を示している。“ＬＯ”は、光吸収率の低い部分を示している。図１９に示すように、レーザー光ＬＢが照射された際の光吸収率は、サブパターン１１１が設けられた場合の方が、サブパターン１１１が設けられない場合よりも均一になり得る。サブパターン１１１が導入されることによって、有効媒質近似の成立性と、等価屈折率の調整とを独立して制御することができる。

＜３＞第３実施形態
第３実施形態は、第２実施形態と同様の剥離層１００ａとレーザー光ＬＢの偏光との組み合わせにより光吸収率のばらつきを抑制する半導体装置１の製造方法に関する。以下に、第３実施形態の詳細について、第１及び第２実施形態と異なる点を主に説明する。

＜３－１＞構成
第３実施形態に係る半導体装置１の構成は、第２実施形態に係る半導体装置１と同様である。また、第３実施形態に係る半導体装置１の製造過程で形成される剥離層１００ａの構造も同様に、第２実施形態に係る半導体装置１と同様である。

＜３－２＞製造方法
図２０は、第３実施形態に係る半導体装置１の製造方法の一例を示すフローチャートである。図２０に示すように、第３実施形態に係る半導体装置１の製造方法は、図１６に示された第２実施形態に係る半導体装置１の製造方法において、Ｓ１５の処理が、Ｓ３０の処理に置き換えられた構成を有する。

具体的には、まず、第２実施形態と同様に、Ｓ１０、Ｓ１１、Ｓ２０、Ｓ２１、Ｓ１３、及びＳ１４の処理が順に実行される。すなわち、第２ウエハＷ２上に回路層３００と貼合層Ｂ２とが形成される（Ｓ１０）。第１ウエハＷ１上に反射防止層１１０が形成される（Ｓ１１）。反射防止層１１０が、ラインアンドスペースパターン状に加工される（Ｓ２０）。第１ウエハＷ１及び加工された反射防止層１１０ａ上に、光吸収層１２０が形成される（Ｓ２１）。光吸収層１２０の上方に、回路層２００と貼合層Ｂ１とが形成される（Ｓ１３）。第１ウエハＷ１と第２ウエハＷ２との貼合処理が実行される（Ｓ１４）。

そして、ラインアンドスペースパターン状の反射防止層１１０ａに対して、パターン直交偏光のレーザー光ＬＢａ又はパターン平行偏光のレーザー光ＬＢｂを、第１ウエハＷ１の裏面に照射する（Ｓ３０）。パターン直交偏光は、ラインアンドスペースパターンに対して直交する偏光である。パターン平行偏光は、ラインアンドスペースパターンに対して平行な偏光である。Ｓ３０の処理において、レーザー光ＬＢａ又はＬＢｂは、第１ウエハＷ１を透過して、反射防止層１１０ａと光吸収層１２０からなる剥離層１００ａに達する。このとき、光吸収層１２０は、第１ウエハＷ１の裏面（空気との界面）における反射光と、第１ウエハＷ１と剥離層１００ａとの界面（すなわち、反射防止層１１０ａの上端部分）における反射光と、反射防止層１１０ａの下端部分における反射光との干渉効果に応じた光吸収率で、レーザー光ＬＢａ又はＬＢｂを吸収する。すると、光吸収層１２０は、レーザー光ＬＢａ又はＬＢｂを吸収することによって発熱し、第１ウエハＷ１の剥離面に接した部分の近傍が、光吸収層１２０において発生した熱に基づいて塑性変形する。そして、レーザー光ＬＢａ又はＬＢｂは、照射位置を変更して、所定の間隔で第１ウエハＷ１の裏面に照射される。

その後、第１実施形態と同様に、Ｓ１６～Ｓ１８の処理が順に実行され、図３に示された半導体装置１の構造が形成される。なお、Ｓ１０の処理と、Ｓ１０、Ｓ１１、Ｓ２０、Ｓ２１、Ｓ１３、及びＳ１４の処理とは、並列に実行されてもよいし、これらの処理順番が入れ替えられてもよい。Ｓ３０の処理において、剥離層１００における反射防止層１１０ａのレイアウトに応じて、レーザー光ＬＢａ及びＬＢｂが使い分けられてもよい。第３実施形態に係る半導体装置１の製造方法は、第１ウエハＷ１の裏面にレーザー光ＬＢを照射する際に、レーザー光ＬＢの偏光を、反射防止層１１０ａのラインアンドスペースパターンに対して平行な偏光、又は反射防止層１１０ａのラインアンドスペースパターンに対して直交する偏光に制御する工程（Ｓ３０）を含む。第３実施形態に係る半導体装置１のその他の製造方法は、第２実施形態に係る半導体装置１の製造方法と同様である。

＜３－３＞第３実施形態の効果
図２１は、第３実施形態に係る半導体装置１における光吸収率のシミュレーションで使用される構造を示す模式図である。図２１は、図１７に示された第２実施形態に係る半導体装置１のシミュレーションで使用された構造と、パターン直交偏光のＣＯ_２レーザー（図２１の（Ａ））と、パターン平行偏光のＣＯ_２レーザー（図２１の（Ｂ））とを模式的に示している。本例では、均質媒質と第１ウエハＷ１との境界により、第２実施形態と同様に、反射光ＲＰ２ａ（図示せず）が発生する。また、均質媒質とシリコン酸化膜ＯＸとの境界により、第２実施形態と同様に、反射光ＲＰ２ｂ（図示せず）が発生する。その結果、第３実施形態では、反射光ＲＰ１及びＲＰ２の干渉による変動幅が、第２実施形態と同様に、比較例よりも縮小し得る。さらに、第３実施形態では、パターンに対して直交又は平行の偏光を利用する。

図２２は、第３実施形態及び比較例のそれぞれにおける剥離層１００ａの光吸収率の変動に関する光学シミュレーションの結果を示すグラフである。横軸は、ウエハ厚さ（ｕｍ）を示している。縦軸は、光吸収率の変動を示している。破線は、図９に示された比較例の構成における光吸収率に対応する。実線は、図２１に示された第３実施形態の構成においてパターン直交偏光のＣＯ_２レーザーが使用された場合の光吸収率の変動を示している（第３実施形態（Ａ））。二点鎖線は、図２１に示された第３実施形態の構成においてパターン平行偏光のＣＯ_２レーザーが使用された場合の光吸収率の変動を示している（第３実施形態（Ｂ））。

図２２に示すように、第３実施形態の光吸収率は、パターン直交偏光とパターン平行偏光のいずれにおいても、パターン１．４ｕｍ周期で変動している。そして、第３実施形態における光吸収率は、パターン直交偏光が利用された場合において、２１％～４８％の範囲で変動している。また、第３実施形態における光吸収率は、パターン平行偏光が利用された場合において、１６％～３９％の範囲で変動している。すなわち、第３実施形態における光吸収率の変動幅は、パターン直交偏光が利用された場合に２７％程度であり、パターン水平偏光が利用された場合に２３％程度である。このように、パターン直交偏光が利用された場合とパターン平行偏光が利用された場合とのそれぞれにおいて、光吸収率の変動幅は、比較例における光吸収率の変動幅の３５％よりも狭い。また、パターン直交変更が利用された場合、無偏光の場合（第２実施形態）よりも光吸収率の変動幅が大きい。一方で、パターン直交偏光が利用された場合、無偏光の場合よりも光吸収率の下限が高くなる。従って、パターン直交偏光の利用は、第２実施形態よりも光吸収率の平均値を高く保ったまま、光吸収率の変動幅を抑制することができる。

以上のように、第３実施形態に係る半導体装置１の製造方法は、レーザー剥離を利用した第１ウエハＷ１の剥離工程において、無偏光の場合よりも、ウエハ厚さのばらつきに基づく光吸収率の変動を抑制することができる場合がある。つまり、第３実施形態に係る半導体装置１の製造方法は、適切な偏光を利用することによって、第２実施形態よりも、レーザー剥離において剥離層１００ａに吸収させるエネルギーのばらつきを抑制することができ、安定した剥離プロセスを実現することができる。その結果、第３実施形態に係る半導体装置１の製造方法は、第１ウエハＷ１を再利用する半導体装置の製造プロセスの歩留まりを向上させることができ、半導体装置の製造コストを抑制することができる。

＜４＞第４実施形態
第４実施形態は、第１～第３実施形態のいずれかが適用される半導体装置１の具体例である。以下に、第４実施形態として、上記実施形態と、データを不揮発に記憶することが可能なメモリデバイスとが組み合わされる場合について説明する。

＜４－１＞構成
＜４－１－１＞半導体装置１ａの全体構成
図２３は、第４実施形態に係る半導体装置１ａの全体構成の一例を示すブロック図である。図２３に示すように、半導体装置１ａは、ＮＡＮＤ型フラッシュメモリなどのメモリデバイスである。半導体装置１ａは、外部のメモリコントローラ２によって制御される。半導体装置１ａは、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を備える。

メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（“ｎ”は、１以上の整数）を含む。ブロックＢＬＫは、複数のメモリセルの集合である。ブロックＢＬＫは、例えば、データの消去の単位に対応する。ブロックＢＬＫは、複数のページを含む。ページは、データの読み出し及び書き込みが実行される単位に対応する。図示が省略されているが、メモリセルアレイ１０には、複数のビット線ＢＬ０～ＢＬｍ（“ｍ”は１以上の整数）と、複数のワード線ＷＬとが設けられる。各メモリセルは、例えば、１つのビット線ＢＬと１つのワード線ＷＬとに関連付けられる。

入出力回路１１は、メモリコントローラ２との間の入出力信号の送受信を司るインターフェース回路である。入出力信号は、例えば、データＤＡＴ、ステータス情報、アドレス情報、コマンドなどを含む。入出力回路１１は、データＤＡＴを、センスアンプモジュール１７とメモリコントローラ２とのそれぞれとの間で入出力し得る。入出力回路１１は、レジスタ回路１３から転送されたステータス情報を、メモリコントローラ２に出力し得る。入出力回路１１は、メモリコントローラ２から転送されたアドレス情報及びコマンドのそれぞれを、レジスタ回路１３に出力し得る。

ロジックコントローラ１２は、メモリコントローラ２から入力された制御信号に基づいて、入出力回路１１及びシーケンサ１４のそれぞれを制御する。例えば、ロジックコントローラ１２は、シーケンサ１４を制御し、半導体装置１ａをイネーブルにする。ロジックコントローラ１２は、入出力回路１１が受信した入出力信号がコマンドやアドレス情報などであることを入出力回路１１に通知する。ロジックコントローラ１２は、入出力信号の入力又は出力を入出力回路１１に命令する。

レジスタ回路１３は、ステータス情報、アドレス情報、及びコマンドを一時的に記憶する。ステータス情報は、シーケンサ１４の制御に基づいて更新され、入出力回路１１に転送される。アドレス情報は、ブロックアドレス、ページアドレス、カラムアドレスなどを含む。コマンドは、半導体装置１ａの様々な動作に関する命令を含む。

シーケンサ１４は、半導体装置１ａの全体の動作を制御する。シーケンサ１４は、レジスタ回路１３に記憶されたコマンド及びアドレス情報に基づいて、読み出し動作、書き込み動作、消去動作などを実行する。

ドライバ回路１５は、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成する。そして、ドライバ回路１５は、生成した電圧を、ロウデコーダモジュール１６やセンスアンプモジュール１７などに供給する。

ロウデコーダモジュール１６は、動作対象のブロックＢＬＫの選択や、ワード線ＷＬなどの配線への電圧の転送に使用される回路である。ロウデコーダモジュール１６は、複数のロウデコーダＲＤ０～ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。各ロウデコーダＲＤは、ブロックＢＬＫの選択に使用される。

センスアンプモジュール１７は、各ビット線ＢＬへの電圧の転送や、データの読み出しに使用される回路である。センスアンプモジュール１７は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含む。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれ複数のビット線ＢＬ０～ＢＬｍに関連付けられている。各センスアンプユニットＳＡＵは、データを判定するためのセンスアンプや、データを一時的に保持するラッチ回路を含む。

半導体装置１ａにおける回路層２００は、例えば、メモリセルアレイ１０を含む。半導体装置１ａにおける回路層３００は、例えば、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を含む。なお、半導体装置１ａ及びメモリコントローラ２の組み合わせが、１つの半導体装置を構成してもよい。このような半導体装置としては、例えば、ＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）などが挙げられる。

＜４－１－２＞メモリセルアレイ１０の回路構成
図２４は、第４実施形態に係る半導体装置１ａが備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２４は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図２４に示すように、ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳとワード線ＷＬ０～ＷＬ７とは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとは、複数のブロックＢＬＫで共有される。

各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられる。すなわち、各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳにより共有される。各ＮＡＮＤストリングＮＳは、関連付けられたビット線ＢＬとソース線ＳＬとの間に接続される。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を有するメモリセルであり、データを不揮発に保持（記憶）する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、ストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ７～ＭＴ０、及び選択トランジスタＳＴ２が、この順番に、直列に接続される。具体的には、選択トランジスタＳＴ１のドレイン及びソースは、関連付けられたビット線ＢＬと、メモリセルトランジスタＭＴ７のドレインとにそれぞれ接続される。選択トランジスタＳＴ２のドレイン及びソースは、メモリセルトランジスタＭＴ０のソースと、ソース線ＳＬとにそれぞれ接続される。メモリセルトランジスタＭＴ０～ＭＴ７は、選択トランジスタＳＴ１及びＳＴ２の間で直列に接続される。

選択ゲート線ＳＧＤ０～ＳＧＤ４は、それぞれストリングユニットＳＵ０～ＳＵ４に関連付けられる。各選択ゲート線ＳＧＤは、関連付けられたストリングユニットＳＵに含まれた複数の選択トランジスタＳＴ１のそれぞれのゲートに接続される。選択ゲート線ＳＧＳは、関連付けられたブロックＢＬＫに含まれた複数の選択トランジスタＳＴ２のそれぞれのゲートに接続される。ワード線ＷＬ０～ＷＬ７は、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれの制御ゲートにそれぞれ接続される。

同一のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、“セルユニットＣＵ”と呼ばれる。例えば、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合のセルユニットＣＵの記憶容量が、“１ページデータ”として定義される。セルユニットＣＵは、各メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。

なお、半導体装置１ａが備えるメモリセルアレイ１０の回路構成は、その他の構成であってもよい。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの数は、任意の数に設計され得る。

＜４－１－３＞半導体装置１ａの構造
以下に、第４実施形態に係る半導体装置１ａの構造について説明する。

（１：メモリセルアレイ１０の平面レイアウト）
図２５は、第４実施形態に係る半導体装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示す概略図である。図２５に示すように、メモリセルアレイ１０は、例えば、メモリ領域ＭＲと、引出領域ＨＲ１及びＨＲ２とを有する。メモリ領域ＭＲは、複数のＮＡＮＤストリングＮＳを含む。メモリ領域ＭＲは、引出領域ＨＲ１及びＨＲ２によって、Ｘ方向に挟まれている。引出領域ＨＲ１及びＨＲ２のそれぞれは、積層配線（例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳ）と、ロウデコーダモジュール１６との間の接続に使用される領域である。また、メモリセルアレイ１０は、複数のスリットＳＬＴと、複数のスリットＳＨＥと、複数のコンタクトＣＣとを含む。

各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿って引出領域ＨＲ１、メモリ領域ＭＲ、及び引出領域ＨＲ２を横切っている。複数のスリットＳＬＴは、Ｙ方向に並んでいる。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。各スリットＳＬＴには、側壁に絶縁体のスペーサが設けられた導電体が、これらの配線とは絶縁されて配置されていてもよいし、絶縁体が埋め込まれていてもよい。メモリセルアレイ１０では、スリットＳＬＴによってＹ方向に沿って区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。

各スリットＳＨＥは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿ってメモリ領域ＭＲを横切っている。複数のスリットＳＨＥは、Ｙ方向に並んでいる。本例では、Ｙ方向に隣り合う２つのスリットＳＬＴの間のそれぞれに、４つのスリットＳＨＥが配置されている。各スリットＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線を分断している。スリットＳＨＥは、少なくとも選択ゲート線ＳＧＤを分断していればよい。メモリセルアレイ１０では、スリットＳＬＴ及びＳＨＥによってＹ方向に沿って区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。

メモリセルアレイ１０が備える積層配線（例えば、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ）のそれぞれの端部は、引出領域ＨＲ１及びＨＲ２のそれぞれにおいて、テラス部分を有する。テラス部分は、ビット線ＢＬ側に設けられた配線層（導電体層）と重ならない部分に対応する。複数のテラス部分により形成される構造は、階段（step）、段丘（terrace）、畦石（rimstone）などと類似している。本例では、Ｘ方向に段差を有する階段構造が、選択ゲート線ＳＧＳの端部と、ワード線ＷＬ０～ＷＬ７のそれぞれの端部と、選択ゲート線ＳＧＤの端部とによって形成される。

積層配線に接続されるコンタクトＣＣは、引出領域ＨＲ１及びＨＲ２の少なくとも一方のテラス部分に接続される。例えば、偶数番のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ２、…）の積層配線は、引出領域ＨＲ１に設けられたコンタクトＣＣに接続される。奇数番のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ３、…）の積層配線は、引出領域ＨＲ２に設けられたコンタクトＣＣに接続される。

なお、半導体装置１ａが備えるメモリセルアレイ１０の平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合う２つのスリットＳＬＴの間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。各ブロックＢＬＫが備えるストリングユニットＳＵの個数は、隣り合う２つのスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。積層配線に接続されるコンタクトＣＣの配置は、適宜変更され得る。半導体装置１は、各引出領域ＨＲのテラス部分が省略された構造を有していてもよい。この場合、積層配線のある配線層に接続されるコンタクトＣＣは、上層の導電体層を貫通し且つ離れて（絶縁されて）設けられる。引出領域ＨＲは、メモリ領域ＭＲをＸ方向に分割するように配置されてもよい。

（２：メモリ領域ＭＲの平面レイアウト）
図２６は、第４実施形態に係る半導体装置１ａのメモリ領域ＭＲの平面レイアウトの一例を示す平面図である。図２６は、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を示している。図２６に示すように、メモリ領域ＭＲにおいて、メモリセルアレイ１０は、例えば、複数のメモリピラーＭＰと、複数のコンタクトＣＶと、複数のビット線ＢＬとを含む。各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。

各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば、２４列の千鳥状に配置される。本例では、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なって配置される。

各ビット線ＢＬは、Ｙ方向に延伸して設けられた部分を有する。複数のビット線ＢＬは、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。本例では、１つのメモリピラーＭＰに、２つのビット線ＢＬが重なって配置されている。メモリピラーＭＰは、１つのビット線ＢＬと、コンタクトＣＶを介して電気的に接続される。

コンタクトＬＩは、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰによって挟まれている。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体（例えば、ワード線ＷＬ０～ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳ）との間は、スペーサＳＰによって離隔及び絶縁される。スペーサＳＰは、例えば酸化膜である。

（３：第１ウエハＷ１の断面構造）
図２７は、第４実施形態に係る半導体装置１の製造に使用される第１ウエハＷ１の断面構造の一例を示す、図２６のＸＸＶＩＩ－ＸＸＶＩＩ線に沿った断面図である。図２７は、第２ウエハＷ２と貼り合わされる前の第１ウエハＷ１に形成されたメモリセルアレイ１０のメモリ領域ＭＲにおける構造の一例を示し、第１ウエハＷ１を基準とした座標軸を表示している。図２７に示すように、回路層２００は、例えば、導電体層２０～２５、絶縁体層３０～３５、及びコンタクトＶ０及びＶ１を含む。貼合層Ｂ１は、例えば、導電体層２６及び絶縁体層３５を含む。

導電体層２０は、例えば、光吸収層１２０上に設けられる。導電体層２０上に、絶縁体層３０が設けられる。絶縁体層３０上に、導電体層２１及び絶縁体層３１が交互に設けられる。最上層の導電体層２２上に、絶縁体層３２が設けられる。絶縁体層３２上に、導電体層２３が設けられる。導電体層２３上に、絶縁体層３３が設けられる。絶縁体層３３上に、導電体層２４が設けられる。導電体層２４上に、コンタクトＶ０が設けられる。コンタクトＶ０上に、導電体層２５が設けられる。導電体層２５上に、コンタクトＶ１が設けられる。コンタクトＶ１上に、導電体層２６が設けられる。コンタクトＶ０、導電体層２５及びコンタクトＶ１は、絶縁体層３４によって覆われている。絶縁体層３４は複数の絶縁体層により構成され得る。絶縁体層３４上に、絶縁体層３５が設けられる。

導電体層２１、２２、及び２３のそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層２４は、例えば、Ｙ方向に延伸したライン状に形成される。導電体層２０、２１及び２３は、それぞれソース線ＳＬ、選択ゲート線ＳＧＳ、及び選択ゲート線ＳＧＤとして使用される。複数の導電体層２２は、下方から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。メモリピラーＭＰと導電体層２１とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２２とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２３とが交差した部分は、選択トランジスタＳＴ１として機能する。導電体層２４は、ビット線ＢＬとして使用される。導電体層２４と２５との間は、コンタクトＶ０を介して接続される。導電体層２５と導電体層２６との間は、コンタクトＶ１を介して接続される。導電体層２６は、貼合パッドＢＰに対応する。導電体層２６は、例えば、銅を含む。

スリットＳＬＴは、ＸＺ平面に沿って広がった板状に形成された部分を有し、絶縁体層３０～３２、及び導電体層２１～２３を分断している。スリットＳＬＴの底部は、導電体層２０に接している。スリットＳＬＴ内のコンタクトＬＩは、導電体層２０と電気的に接続される。また、スリットＳＬＴ内のスペーサＳＰは、導電体層２１～２３のそれぞれとコンタクトＬＩとの間を離隔及び絶縁している。

各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、絶縁体層３０～３２、及び導電体層２１～２３を貫通している。各メモリピラーＭＰは、例えば、コア部材４０、半導体層４１、及び積層膜４２を含む。コア部材４０は、Ｚ方向に沿って延伸して設けられた絶縁体である。半導体層４１は、コア部材４０を覆っている。半導体層４１は、メモリピラーＭＰの側面を介して導電体層２０に接している。積層膜４２は、半導体層４１と導電体層２０とが接した部分を除いて半導体層４１の側面を覆っている。半導体層４１の上に、コンタクトＣＶが設けられる。半導体層４１と導電体層２４との間は、コンタクトＣＶを介して接続される。

（４：メモリピラーＭＰの断面構造）
図２８は、第４実施形態に係る半導体装置１におけるメモリピラーＭＰの断面構造の一例を示す、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図である。図２８は、メモリピラーＭＰと導電体層２２とを含み且つソース線ＳＬの表面と平行な断面を示している。図２８に示すように、積層膜４２は、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。

コア部材４０は、例えば、メモリピラーＭＰの中央部分に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層２２は、ブロック絶縁膜４５の側面を囲っている。半導体層４１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜４３及びブロック絶縁膜４５のそれぞれは、例えば、シリコン酸化膜を含む。絶縁膜４４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば、シリコン窒化膜を含む。これにより、メモリピラーＭＰの各々が、１つのＮＡＮＤストリングＮＳとして機能する。

（５：半導体装置１ａの断面構造）
図２９は、第４実施形態に係る半導体装置１ａの断面構造の一例を示す断面図である。図２９は、メモリ領域ＭＲを含む断面を示し、第２ウエハＷ２を基準とした座標軸を表示している。図２９に示すように、半導体装置１ａは、図２７に示された回路層２００及び貼合層Ｂ１の構造が上下に反転した構造を有する。また、第２ウエハＷ２は、図示が省略された複数のウェル領域を含む。複数のウェル領域のそれぞれには、例えば、トランジスタが形成される。複数のウェル領域の間は、例えば、ＳＴＩ（Shallow Trench Isolation）によって分離される。回路層３００は、例えば、絶縁体層５０、導電体層ＧＣ及び５２～５４、並びにコンタクトＣＳ及びＣ０～Ｃ３を含む。貼合層Ｂ２は、例えば、絶縁体層５１、及び導電体層５５を含む。配線層４００は、例えば、絶縁体層６０を含む。

絶縁体層５０は、第２ウエハＷ２上に設けられる。絶縁体層５０は、第２ウエハＷ２上に設けられた回路を覆っている。絶縁体層５０は、複数の絶縁体層により構成され得る。絶縁体層５１は、絶縁体層５０上に設けられる。絶縁体層５１は、絶縁体層３５に接している。絶縁体層５１及び３５の境界部分が、第１ウエハＷ１と第２ウエハＷ２との貼合面に対応する。絶縁体層５１は、例えば、シリコン酸化膜である。

導電体層ＧＣは、第１ウエハＷ１上のゲート絶縁膜上に設けられる。導電体層ＧＣは、トランジスタのゲート電極として使用される。コンタクトＣ０は、導電体層ＧＣ上に設けられる。２つのコンタクトＣＳは、トランジスタのソース端及びドレイン端にそれぞれ対応する２つの不純物拡散領域（図示せず）に接続される。コンタクトＣＳ及びＣ０上に、個別に導電体層５２が設けられる。導電体層５２上に、コンタクトＣ１を介して導電体層５３が設けられる。導電体層５３上に、コンタクトＣ２を介して導電体層５４が設けられる。導電体層５４上に、コンタクトＣ３を介して導電体層５５が設けられる。導電体層５５は、貼合パッドＢＰに対応する。導電体層５５は、例えば、銅を含む。導電体層５５上に、対向配置された導電体層２６が接している。これにより、導電体層２４（ビット線ＢＬ）が、第１ウエハＷ１上に設けられたトランジスタに電気的に接続される。

導電体層２０（ソース線ＳＬ）上には、絶縁体層６０が設けられる。図示が省略されているが、配線層４００は、回路層２００及び３００のいずれかに含まれた半導体回路に接続される導電体層を含む。当該導電体層は、例えば、絶縁体層６０を貫通して設けられたパッドＰＤに接続される（図示せず）。貼合パッドＢＰを介して接続される配線は、ビット線ＢＬ以外の配線であってもよい。

＜４－２＞第４実施形態の効果
第１～第３実施形態で説明された半導体装置１の製造方法は、第４実施形態で説明されたような半導体装置１ａに対しても利用することができる。さらに、第４実施形態では、反射防止層１１０又は１１０ａによって光吸収率の変動幅が抑制されることによって、レーザー剥離時に回路層２００に対して過剰な熱が与えられることが抑制され得る。これにより、第４実施形態に係る半導体装置１ａの製造方法は、第１実施形態と同様の効果を実現することができ、且つメモリセルアレイ１０が加熱されることによるメモリセルトランジスタＭＴなどの特性劣化を抑制することができる。

＜４＞変形例など
以上で説明された各実施形態は、様々な変形が可能である。

上記実施形態において、半導体装置１及び１ａの回路構成、平面レイアウト、及び断面構造のそれぞれは、適宜変更され得る。例えば、メモリピラーＭＰの半導体層４１とソース線ＳＬとの間は、メモリピラーＭＰの底部を介して接続されてもよい。メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造を有していてもよい。メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していてもよい。各コンタクトは、Ｚ方向に連結された複数のコンタクトによって接続されてもよい。複数のコンタクトの連結部分には、導電体層が挿入されてもよい。半導体装置１ａが備える配線層やコンタクトの数は、適宜変更され得る。

本明細書において“接続”は、電気的に接続されていることを示し、例えば、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。“柱状”は、半導体装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“幅”は、例えば、Ｘ方向又はＹ方向における構成要素の幅のことを示している。“ウエハ”や“半導体基板”は、“基板”と呼ばれてもよい。“半導体層”は、“導電体層”と呼ばれてもよい。“領域”は、基準とされる基板によって含まれる構成と見なされてもよい。“平面位置”は、平面レイアウトにおける構成要素の位置を示している。“上面（平面）視”は、例えば、ウエハのおもて面側から、対象物を見ることに対応する。本明細書において、ピッチを計測する基準としては、パターンのＸ方向又はＹ方向の端部が利用されてもよいし、パターンの中心部分が利用されてもよい。反射防止層１１０及び１１０ａや光吸収層１２０などに使用される材料は、不純物を含み得る。これらの層は、主要な材料として、上記実施形態で説明されたシリコン酸化膜やポリシリコンなどが使用されていればよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ａ…半導体装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…入出力回路、１２…ロジックコントローラ、１３…レジスタ回路、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダモジュール、１７…センスアンプモジュール、２０～２６…導電体層、３０～３５…絶縁体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、５０，５１…絶縁体層、５２～５５…導電体層、６０…絶縁体層、１００，１００ａ…剥離層、１１０，１１０ａ…反射防止層、１１１…サブパターン、１２０…光吸収層、１３０…熱伝導層、２００，３００…回路層、４００…配線層、Ｂ１，Ｂ２…貼合層、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、Ｃ０～Ｃ３，Ｖ０，Ｖ１…コンタクト、Ｈ０…酸化膜厚さ、Ｈ１…反射防止層厚さ、ＨＲ１，ＨＲ２…引出領域、Ｐ１…メインピッチ、Ｐ２…サブピッチ、Ｗ１…第１ウエハ、Ｗ２…第２ウエハ

Claims

互いに異なる第１回路層及び第２回路層がそれぞれ形成された第１基板及び第２基板を貼り合わせる半導体装置の製造方法であって、
前記第１基板上に前記第１基板よりも屈折率の低い第１層を形成することと、
前記第１層上に前記第１層よりも屈折率の低い第２層を形成することと、
前記第２層上に前記第１回路層を形成することと、
前記第１回路層を形成した後に、前記第１基板のおもて面と、前記第２基板のおもて面とを貼り合わせることと、
前記第１基板と前記第２基板とを貼り合わせた後に、前記第１基板の裏面にレーザー光を照射することと、
前記第１基板の裏面にレーザー光を照射した後に、前記第２基板側に前記第１回路層が残るように前記第１基板を剥離することと、を備える、
半導体装置の製造方法。
前記第１基板は、シリコン基板であり、
前記第２層は、シリコン酸化膜であり、
前記レーザー光は、ＣＯ_２レーザーである、
請求項１に記載の半導体装置の製造方法。
前記第２層は、第１材料を含み、
前記第１層は、前記第１材料により形成された部分と、前記第１材料よりも屈折率の高い第２材料により形成された部分とを含む、
請求項１に記載の半導体装置の製造方法。
前記第１材料は、シリコン酸化膜であり、
前記第２材料は、ポリシリコンである、
請求項３に記載の半導体装置の製造方法。
前記第１層において、前記第２材料はラインアンドスペースパターン状に形成される、
請求項３に記載の半導体装置の製造方法。
前記第２材料のラインアンドスペースパターンのピッチは、前記レーザー光の波長未満である、
請求項５に記載の半導体装置の製造方法。
前記第２材料のラインアンドスペースパターンの前記ピッチは、前記レーザー光の波長の１／５以下である、
請求項６に記載の半導体装置の製造方法。
前記第２材料のラインアンドスペースパターンに含まれたラインパターンは、複数のサブパターンに分割され、前記複数のサブパターンのピッチは、前記第２材料のラインアンドスペースパターンの前記ピッチよりも小さい、
請求項７に記載の半導体装置の製造方法。
前記第１基板の裏面に前記レーザー光を照射する際に、前記レーザー光の偏光を、前記第２材料のラインアンドスペースパターンに対して平行な偏光、又は前記第２材料のラインアンドスペースパターンに対して直交する偏光に制御することをさらに備える、
請求項５に記載の半導体装置の製造方法。
前記第１回路層は、メモリセルを含み、
前記第２回路層は、ＣＭＯＳ回路を含む、
請求項１に記載の半導体装置の製造方法。