JP2533207B2 - 半導体集積回路の出力装置 - Google Patents
半導体集積回路の出力装置Info
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- JP2533207B2 JP2533207B2 JP1307449A JP30744989A JP2533207B2 JP 2533207 B2 JP2533207 B2 JP 2533207B2 JP 1307449 A JP1307449 A JP 1307449A JP 30744989 A JP30744989 A JP 30744989A JP 2533207 B2 JP2533207 B2 JP 2533207B2
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- signal
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路の出力装置に関するもの
で、特に表示機能と大容量メモリを持つ半導体集積回路
の出力装置に使用されるものである。
で、特に表示機能と大容量メモリを持つ半導体集積回路
の出力装置に使用されるものである。
（従来の技術） 従来、表示機能と大容量メモリを持つ半導体集積回路
において、そのメモリ部のテストは、第５図のブロック
図に示すような方法により行われている。ここで、11は
テストコントロール信号、12はCPU（central processin
g unit）、13はCPUからのアドレス信号、14はアドレス
入力用外部端子、15はアドレス入力用外部端子からのア
ドレス信号、16はセレクタ、17はメモリ、18a〜18dは入
出力装置、19a〜19dは一般の出力信号、20a〜20dはメモ
リの入出力信号である。
において、そのメモリ部のテストは、第５図のブロック
図に示すような方法により行われている。ここで、11は
テストコントロール信号、12はCPU（central processin
g unit）、13はCPUからのアドレス信号、14はアドレス
入力用外部端子、15はアドレス入力用外部端子からのア
ドレス信号、16はセレクタ、17はメモリ、18a〜18dは入
出力装置、19a〜19dは一般の出力信号、20a〜20dはメモ
リの入出力信号である。
即ち、テストコントロール信号11をセレクタ16に入力
することによって、CPU12からのアドレス信号13をアド
レス入力用外部端子14からのアドレス信号１に切り換え
る。これにより、アドレス入力用外部端子14からのアド
レス信号15は、CPU12を介すことなく、アドレス信号21
としてメモリ17のアドレスを直接指定する。この後、メ
モリの入出力信号20a〜20dが入出力装置18a〜18dから直
接入出力されるため、テスト時間の短縮を図ることが可
能である。なお、メモリの入出力信号の端子数は、メモ
リ17のビット線の本数によって決定される。
することによって、CPU12からのアドレス信号13をアド
レス入力用外部端子14からのアドレス信号１に切り換え
る。これにより、アドレス入力用外部端子14からのアド
レス信号15は、CPU12を介すことなく、アドレス信号21
としてメモリ17のアドレスを直接指定する。この後、メ
モリの入出力信号20a〜20dが入出力装置18a〜18dから直
接入出力されるため、テスト時間の短縮を図ることが可
能である。なお、メモリの入出力信号の端子数は、メモ
リ17のビット線の本数によって決定される。
第６図は、前記第５図のブロック図に示した入出力装
置18a〜18dのうちの一つを示す回路図である。
置18a〜18dのうちの一つを示す回路図である。
この入出力装置18は、メモリの入出力信号端子と一般
の出力信号端子とを共有しているものである。そして、
一般の出力信号19と、メモリの入出力信号20とをクロッ
ク信号Testにより切り換えるようにしている。また、テ
スト時におけるデータの入出力をクロック信号R/によ
り切り換えるようにしている。これにより、メモリ部の
テストを可能としている。ここで、22は入出力信号端子
（パッド）、23は正電源、24は接地電源、25はＮチャネ
ルMSトランジスタ、26はＰチャネルMOSトランジスタを
それぞれ示している。
の出力信号端子とを共有しているものである。そして、
一般の出力信号19と、メモリの入出力信号20とをクロッ
ク信号Testにより切り換えるようにしている。また、テ
スト時におけるデータの入出力をクロック信号R/によ
り切り換えるようにしている。これにより、メモリ部の
テストを可能としている。ここで、22は入出力信号端子
（パッド）、23は正電源、24は接地電源、25はＮチャネ
ルMSトランジスタ、26はＰチャネルMOSトランジスタを
それぞれ示している。
一方、メモリ容量の大きいものは、テスト時間を短縮
するため、テスト時にメモリ部をｎ分割し、ｎ個を同時
にテストする方法が用いられている。ところが、このよ
うなパラレルテストでは、ビット線の本数のｎ倍の出力
端子が必要となる。このため、メモリの入出力信号の端
子数を増やさなければならず、必然的に端子数の多い表
示信号用出力端子を利用してデータを入出力させること
になる。
するため、テスト時にメモリ部をｎ分割し、ｎ個を同時
にテストする方法が用いられている。ところが、このよ
うなパラレルテストでは、ビット線の本数のｎ倍の出力
端子が必要となる。このため、メモリの入出力信号の端
子数を増やさなければならず、必然的に端子数の多い表
示信号用出力端子を利用してデータを入出力させること
になる。
しかしながら、表示信号は、液晶を点灯させる表示出
力であり、その電流容量が小さいために、この出力端子
を利用するとテスト時における加速テストが困難となる
欠点がある。また、表示出力の電流容量を大きくするこ
とによって、表示信号用出力端子の利用を可能とするこ
とも考えられるが、LSIの消費電力が大きくなるという
欠点がある。
力であり、その電流容量が小さいために、この出力端子
を利用するとテスト時における加速テストが困難となる
欠点がある。また、表示出力の電流容量を大きくするこ
とによって、表示信号用出力端子の利用を可能とするこ
とも考えられるが、LSIの消費電力が大きくなるという
欠点がある。
（発明が解決しようとする課題） このように、従来は、テスト時間を短縮するため、テ
スト時にメモリ部をｎ分割し、表示信号用出力端子を利
用していた。このため、加速テストが困難となる、又は
LSIの消費電力が大きくなるという欠点があった。
スト時にメモリ部をｎ分割し、表示信号用出力端子を利
用していた。このため、加速テストが困難となる、又は
LSIの消費電力が大きくなるという欠点があった。
そこで、本発明は、メモリ容量が大きくても、チップ
サイズ及び消費電力を大きくすることなく、テスト時間
を短縮し、かつ、加速試験も可能な半導体集積回路の出
力装置を提供することを目的とする。
サイズ及び消費電力を大きくすることなく、テスト時間
を短縮し、かつ、加速試験も可能な半導体集積回路の出
力装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の出力装置は、半
導体集積回路内の一端子と、前記一端子に接続される複
数個の出力バッファと、前記複数個の出力バッファのう
ちの一つをそれぞれ選択可能な選択ゲートとを有してお
り、前記複数個の出力バッファのうちの少なくとも一つ
が、他の出力バッファの電流容量よりも大きく設定され
ているというものである。
導体集積回路内の一端子と、前記一端子に接続される複
数個の出力バッファと、前記複数個の出力バッファのう
ちの一つをそれぞれ選択可能な選択ゲートとを有してお
り、前記複数個の出力バッファのうちの少なくとも一つ
が、他の出力バッファの電流容量よりも大きく設定され
ているというものである。
（作用） このような構成によれば、電流容量の異なる複数個の
出力バッファを備えている。このため、通常動作時に
は、選択ゲートにより選択された電流容量の小さい出力
バッファを用いて一般の出力信号を出力し、テスト時に
は、選択ゲートにより選択された電流容量の大きな出力
バッファを用いてデータを出力することができる。
出力バッファを備えている。このため、通常動作時に
は、選択ゲートにより選択された電流容量の小さい出力
バッファを用いて一般の出力信号を出力し、テスト時に
は、選択ゲートにより選択された電流容量の大きな出力
バッファを用いてデータを出力することができる。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。
詳細に説明する。
第１図は、本発明の一実施例に係わる半導体集積回路
の出力装置の原理を示すブロック図である。
の出力装置の原理を示すブロック図である。
本発明の出力装置は、一つの出力信号端子101に対
し、複数個の出力バッファ、例えば第１及び第２の出力
バッファ102,103を備えている。また、前記複数個の出
力バッファのうちの一つをそれぞれ選択可能な選択ゲー
トとして第１及び第２の選択ゲート104,105を備えてい
る。第１の選択ゲート104には、一般の出力信号が入力
する。第２の選択ゲート105には、メモリの出力信号が
入力する。また、第１及び第２の選択ゲート104,105に
は、それぞれテスト信号Testが入力する。そして、テス
ト信号Testが入力し、第１の選択ゲート104により第１
の出力バッファ102が選択された場合には、一般の出力
信号が第１の出力バッファ102を介して入出力信号端子
（パッド）101に出力する。また、第２の選択ゲート105
により第２の出力バッファ103がが選択された場合に
は、メモリの出力信号が第２の出力バッファ103を介し
て入出力信号端子101に出力する。なお、第２の出力バ
ッファ103の電流容量は、第１の出力バッファ102の電流
容量よりも大きくなるように設定する。
し、複数個の出力バッファ、例えば第１及び第２の出力
バッファ102,103を備えている。また、前記複数個の出
力バッファのうちの一つをそれぞれ選択可能な選択ゲー
トとして第１及び第２の選択ゲート104,105を備えてい
る。第１の選択ゲート104には、一般の出力信号が入力
する。第２の選択ゲート105には、メモリの出力信号が
入力する。また、第１及び第２の選択ゲート104,105に
は、それぞれテスト信号Testが入力する。そして、テス
ト信号Testが入力し、第１の選択ゲート104により第１
の出力バッファ102が選択された場合には、一般の出力
信号が第１の出力バッファ102を介して入出力信号端子
（パッド）101に出力する。また、第２の選択ゲート105
により第２の出力バッファ103がが選択された場合に
は、メモリの出力信号が第２の出力バッファ103を介し
て入出力信号端子101に出力する。なお、第２の出力バ
ッファ103の電流容量は、第１の出力バッファ102の電流
容量よりも大きくなるように設定する。
これにより、通常動作時には、第１の選択ゲート104
により選択された電流容量の小さい第１の出力バッファ
102を用いて一般の出力信号を出力し、テスト時には、
第２の選択ゲート105により選択された電流容量の大き
い第２の出力バッファ103を用いてメモリデータを出力
することができる。
により選択された電流容量の小さい第１の出力バッファ
102を用いて一般の出力信号を出力し、テスト時には、
第２の選択ゲート105により選択された電流容量の大き
い第２の出力バッファ103を用いてメモリデータを出力
することができる。
なお、テスト時におけるメモリデータの入出力は、従
来と同様にクロック信号R/（図示せず）により切り換
える。
来と同様にクロック信号R/（図示せず）により切り換
える。
第２図は、本発明の一実施例に係わる半導体集積回路
の出力装置の具合的な回路図を示すものである。
の出力装置の具合的な回路図を示すものである。
NORゲート１の入力端子には、表示信号線２及びテス
ト信号線３が接続されている。NANDゲート４の入力端子
には、表示信号線２、及びインバータI1を介してテスト
信号線３が接続されている。NORゲート１の出力端子
は、ＮチャネルMOSトランジスタTrN1のゲートに接続さ
れている。NANDゲート４の出力端子は、ＰチャネルMOS
トランジスタTrP1のゲート、及びインバータI2を介して
ＮチャネルMOSトランジスタTrN2のゲートにそれぞれ接
続されている。トランジスタTrN1のソースは、接地電源
VSSに接続され、又そのドレインはパッド５に接続され
ている。トランジスタTrP1とトランジスタTrN2のソース
は、正電源VDDに接続され、又そのドレインはパッド５
に接続されている。なお、トランジスタTrP1とトランジ
スタTrN2によりトランスミッションゲートが構成されて
いる。
ト信号線３が接続されている。NANDゲート４の入力端子
には、表示信号線２、及びインバータI1を介してテスト
信号線３が接続されている。NORゲート１の出力端子
は、ＮチャネルMOSトランジスタTrN1のゲートに接続さ
れている。NANDゲート４の出力端子は、ＰチャネルMOS
トランジスタTrP1のゲート、及びインバータI2を介して
ＮチャネルMOSトランジスタTrN2のゲートにそれぞれ接
続されている。トランジスタTrN1のソースは、接地電源
VSSに接続され、又そのドレインはパッド５に接続され
ている。トランジスタTrP1とトランジスタTrN2のソース
は、正電源VDDに接続され、又そのドレインはパッド５
に接続されている。なお、トランジスタTrP1とトランジ
スタTrN2によりトランスミッションゲートが構成されて
いる。
また、NORゲート６の入力端子には、データ線７、及
びインバータI3を介してテスト信号線３が接続されてい
る。NANDゲート８の入力端子には、データ線７、及びイ
ンバータI3及びI4を介してテスト信号線３が接続されて
いる。NORゲート６の出力端子は、低レベル出力用Ｎチ
ャネルMOSトランジスタTrN3のゲートに接続されてい
る。NANDゲート８の出力端子は、高レベル出力用Ｐチャ
ネルMOSトランジスタTrP2のゲートに接続されている。
トランジスタTrN3のソースは、接地電源VSSに接続さ
れ、又そのドレインはパッド５に接続されている。トラ
ンジスタTrP2のソースは、正電源VDDに接続され、又そ
のドレインはパッド５に接続されている。
びインバータI3を介してテスト信号線３が接続されてい
る。NANDゲート８の入力端子には、データ線７、及びイ
ンバータI3及びI4を介してテスト信号線３が接続されて
いる。NORゲート６の出力端子は、低レベル出力用Ｎチ
ャネルMOSトランジスタTrN3のゲートに接続されてい
る。NANDゲート８の出力端子は、高レベル出力用Ｐチャ
ネルMOSトランジスタTrP2のゲートに接続されている。
トランジスタTrN3のソースは、接地電源VSSに接続さ
れ、又そのドレインはパッド５に接続されている。トラ
ンジスタTrP2のソースは、正電源VDDに接続され、又そ
のドレインはパッド５に接続されている。
なお、NORゲート１、NANDゲート４等により第１の選
択ゲート104が構成され、NORゲート６、NANDゲート８等
により第２の選択ゲート105が構成されている。トラン
ジスタTrN1、TrN2、TrP1等により第１の出力バッファ10
2が構成されている。トランジスタTrN3、TrP2等により
第２の出力バッファ103が構成されている。また、第２
の出力バッファ103の電流容量を第１の出力バッファ102
の電流容量より大きくするため、トランジスタTrN3及び
TrP2の電流供給能力は、トランジスタTrN1、TrN2及びTr
P1の電流供給能力より大きくなっている。
択ゲート104が構成され、NORゲート６、NANDゲート８等
により第２の選択ゲート105が構成されている。トラン
ジスタTrN1、TrN2、TrP1等により第１の出力バッファ10
2が構成されている。トランジスタTrN3、TrP2等により
第２の出力バッファ103が構成されている。また、第２
の出力バッファ103の電流容量を第１の出力バッファ102
の電流容量より大きくするため、トランジスタTrN3及び
TrP2の電流供給能力は、トランジスタTrN1、TrN2及びTr
P1の電流供給能力より大きくなっている。
次に、同図を参照しながら前記半導体集積回路の出力
装置の動作について詳細に説明する。ここで、以下の説
明を正確かつ容易に理解できるように、第３図（ａ）に
NORゲートの真理図表、同図（ｂ）にそのシンボル、同
図（ｃ）にそのタイムチャートを示し、又第４図（ａ）
にNANDゲートの真理図表、同図（ｂ）にそのシンボル、
同図（ｃ）にそのタイムチャートを示しておく。
装置の動作について詳細に説明する。ここで、以下の説
明を正確かつ容易に理解できるように、第３図（ａ）に
NORゲートの真理図表、同図（ｂ）にそのシンボル、同
図（ｃ）にそのタイムチャートを示し、又第４図（ａ）
にNANDゲートの真理図表、同図（ｂ）にそのシンボル、
同図（ｃ）にそのタイムチャートを示しておく。
通常動作時には、テスト信号線３のテスト信号Testが
低レベル（以下「“L"」と略記する。）となる。このた
め、NORゲート１にはテスト信号線３から“L"、NANDゲ
ート４にはテスト信号線３からインバータI1を介して高
レベル（以下「“H"」と略記する。）がそれぞれ入力す
る。よって、表示信号線２のセグメント信号（“L"又は
“H"）に伴い、トランジスタTrN1、トランジスタTrP1及
びTrN2がそれぞれオン又はオフし、パッド５から表示信
号が出力される。一方、NORゲート６にはテスト信号線
３からインバータI3を介して、“H"、NANDゲート８には
テスト信号線３からインバータI3及びI4を介して“L"が
それぞれ入力する。即ち、データ線７のメモリの出力信
号（“L"又は“H"）に拘らず、常にNORゲート６の出力
は“L"、NANDゲート８の出力は“H"となる。よって、ト
ランジスタTrP2及びTrN3は共にオフ状態のままとなる。
低レベル（以下「“L"」と略記する。）となる。このた
め、NORゲート１にはテスト信号線３から“L"、NANDゲ
ート４にはテスト信号線３からインバータI1を介して高
レベル（以下「“H"」と略記する。）がそれぞれ入力す
る。よって、表示信号線２のセグメント信号（“L"又は
“H"）に伴い、トランジスタTrN1、トランジスタTrP1及
びTrN2がそれぞれオン又はオフし、パッド５から表示信
号が出力される。一方、NORゲート６にはテスト信号線
３からインバータI3を介して、“H"、NANDゲート８には
テスト信号線３からインバータI3及びI4を介して“L"が
それぞれ入力する。即ち、データ線７のメモリの出力信
号（“L"又は“H"）に拘らず、常にNORゲート６の出力
は“L"、NANDゲート８の出力は“H"となる。よって、ト
ランジスタTrP2及びTrN3は共にオフ状態のままとなる。
また、テスト時になると、テスト信号線３のテスト信
号Testが“H"となる。このため、NORゲート１にはテス
ト信号線３から“H"、NANDゲート４にはテスト信号線３
からインバータI1を介して“L"がそれぞれ入力する。即
ち、表示信号線２のセグメント信号（“L"又は“H"）に
拘らず、常にNORゲート１の出力は“L"、NANDゲート４
の出力は“H"となる。よってトランジスタTrN1、トラン
ジスタTrP1及びTrN2は共にオフ状態のままとなる。一
方、NORゲート６にはテスト信号線３からインバータI3
を介して“L"、NANDゲート８にはテスト信号線２からイ
ンバータI3及びI4を介して“H"がそれぞれ入力する。よ
って、データ線７のメモリの出力信号（“L"又は“H"）
に伴い、トランジスタTrP2、トランジスタTrN3がそれぞ
れオン又はオフし、パッド５からメモリデータが読み出
せるようになる。
号Testが“H"となる。このため、NORゲート１にはテス
ト信号線３から“H"、NANDゲート４にはテスト信号線３
からインバータI1を介して“L"がそれぞれ入力する。即
ち、表示信号線２のセグメント信号（“L"又は“H"）に
拘らず、常にNORゲート１の出力は“L"、NANDゲート４
の出力は“H"となる。よってトランジスタTrN1、トラン
ジスタTrP1及びTrN2は共にオフ状態のままとなる。一
方、NORゲート６にはテスト信号線３からインバータI3
を介して“L"、NANDゲート８にはテスト信号線２からイ
ンバータI3及びI4を介して“H"がそれぞれ入力する。よ
って、データ線７のメモリの出力信号（“L"又は“H"）
に伴い、トランジスタTrP2、トランジスタTrN3がそれぞ
れオン又はオフし、パッド５からメモリデータが読み出
せるようになる。
このような構成によれば、電流容量の異なる第１及び
第２の出力バッファ102,103を備えている。このため、
通常動作時には、第１の選択ゲート104により選択され
た電流容量の小さな第１の出力バッファ102を用いてセ
グメント信号を出力し、テスト時には、第２の選択ゲー
ト105により選択された電流容量の大きな第２の出力バ
ッファ103を用いてメモリデータを出力することができ
る。即ち、通常動作時は消費電力を抑え、テスト時は加
速試験が可能となり、安価なLSIが提供できる。
第２の出力バッファ102,103を備えている。このため、
通常動作時には、第１の選択ゲート104により選択され
た電流容量の小さな第１の出力バッファ102を用いてセ
グメント信号を出力し、テスト時には、第２の選択ゲー
ト105により選択された電流容量の大きな第２の出力バ
ッファ103を用いてメモリデータを出力することができ
る。即ち、通常動作時は消費電力を抑え、テスト時は加
速試験が可能となり、安価なLSIが提供できる。
なお、上述の実施例において、メモリデータ出力用の
トランジスタTrP2及びTrN3には、保護用として設けられ
るダミートランジスタの利用が可能である。この場合、
チップ面積を増加させることなく出力装置を構成するこ
とが可能となる。また、第１及び第２の出力バッファ10
2,103は、正電源VDDと接地電源VSSとの間に接続された
が、接地電源と負電源との間に接続されてもよい。さら
に、第１及び第２の出力バッファ102,103は、正電源VDD
と接地電源VSSとの間に直列に接続されたＰチャネル及
びＮチャネル型のMOSトランジスタから構成されている
が、単体のMOSトランジスタから構成されていてもよ
い。
トランジスタTrP2及びTrN3には、保護用として設けられ
るダミートランジスタの利用が可能である。この場合、
チップ面積を増加させることなく出力装置を構成するこ
とが可能となる。また、第１及び第２の出力バッファ10
2,103は、正電源VDDと接地電源VSSとの間に接続された
が、接地電源と負電源との間に接続されてもよい。さら
に、第１及び第２の出力バッファ102,103は、正電源VDD
と接地電源VSSとの間に直列に接続されたＰチャネル及
びＮチャネル型のMOSトランジスタから構成されている
が、単体のMOSトランジスタから構成されていてもよ
い。
［発明の効果］ 以上、説明したように、本発明の半導体集積回路の出
力装置によれば、次のような効果を奏する。
力装置によれば、次のような効果を奏する。
電流容量の異なる複数個の出力バッファを備え、通常
動作時には、選択ゲートにより選択された電流容量の小
さい出力バッファを用いてセグメント信号を出力し、テ
スト時には、選択ゲートにより選択された電流容量の大
きい出力バッファを用いてメモリデータを出力してい
る。従って、メモリ容量が大きくても、チップサイズ及
び消費電力を大きくすることなく、テスト時間を短縮
し、かつ、加速試験も可能な半導体集積回路の出力装置
を提供できる。
動作時には、選択ゲートにより選択された電流容量の小
さい出力バッファを用いてセグメント信号を出力し、テ
スト時には、選択ゲートにより選択された電流容量の大
きい出力バッファを用いてメモリデータを出力してい
る。従って、メモリ容量が大きくても、チップサイズ及
び消費電力を大きくすることなく、テスト時間を短縮
し、かつ、加速試験も可能な半導体集積回路の出力装置
を提供できる。
第１図は本発明の一実施例に係わる半導体集積回路の出
力装置の原理を示すブロック図、第２図は本発明の一実
施例に係わる半導体集積回路の出力装置を具体的に示す
回路図、第３図（ａ）NORゲートの真理図表を示す図、
第３図（ｂ）はNORゲートのシンボルを示す図、第３図
（ｃ）は同図（ｂ）のタイムチャートを示す図、第４図
（ａ）はNANDゲートの真理図表を示す図、第４図（ｂ）
はNANDゲートのシンボルを示す図、第４図（ｃ）は同図
（ｂ）のタイムチャートを示す図、第５図は従来におけ
るメモリ部のテストを説明するためのブロック図、第６
図は前記第５図のブロック図に示した入出力装置のうち
の一つを示す回路図である。 1,6……NORゲート、２……表示信号線、３……テスト信
号線、4,8……NANDゲート、５……パッド、７……デー
タ線、101……入出力信号端子、102……第１の出力バッ
ファ、103……第２の出力バッファ、104……第１の選択
ゲート、105……第２の選択ゲート、TrN1〜TrN3……Ｎ
チャネルMOSトランジスタ、TrP1及びTrP2……Ｐチャネ
ルMOSトランジスタ、I1〜I4……インバータ、VDD……正
電源、VSS……負電源。
力装置の原理を示すブロック図、第２図は本発明の一実
施例に係わる半導体集積回路の出力装置を具体的に示す
回路図、第３図（ａ）NORゲートの真理図表を示す図、
第３図（ｂ）はNORゲートのシンボルを示す図、第３図
（ｃ）は同図（ｂ）のタイムチャートを示す図、第４図
（ａ）はNANDゲートの真理図表を示す図、第４図（ｂ）
はNANDゲートのシンボルを示す図、第４図（ｃ）は同図
（ｂ）のタイムチャートを示す図、第５図は従来におけ
るメモリ部のテストを説明するためのブロック図、第６
図は前記第５図のブロック図に示した入出力装置のうち
の一つを示す回路図である。 1,6……NORゲート、２……表示信号線、３……テスト信
号線、4,8……NANDゲート、５……パッド、７……デー
タ線、101……入出力信号端子、102……第１の出力バッ
ファ、103……第２の出力バッファ、104……第１の選択
ゲート、105……第２の選択ゲート、TrN1〜TrN3……Ｎ
チャネルMOSトランジスタ、TrP1及びTrP2……Ｐチャネ
ルMOSトランジスタ、I1〜I4……インバータ、VDD……正
電源、VSS……負電源。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−8195（ＪＰ，Ａ) 特開 昭63−7600（ＪＰ，Ａ)
Claims (1)
- 【請求項１】表示機能と大容量メモリを持つ半導体集積
回路の出力装置において、 表示信号用出力端子と、 前記表示信号用出力端子に接続される電流容量の小さな
第１の出力バッファと、 前記表示信号用出力端子に接続され、前記第１の出力バ
ッファの電流容量よりも大きな電流容量をもつ第２の出
力バッファと、 テスト信号及び液晶を点灯させる表示信号が入力され、
前記テスト信号が第１レベルのときに、前記表示信号を
前記第１の出力バッファから出力し、前記第２の出力バ
ッファを非動作とする第１の選択ゲートと、 前記テスト信号及び前記大容量メモリのメモリデータが
入力され、前記テスト信号が第２レベルのときに、前記
メモリデータを前記第２の出力バッファから出力し、前
記第１の出力バッファを非動作とする第２の選択ゲート
と を具備することを特徴とする半導体集積回路の出力装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307449A JP2533207B2 (ja) | 1989-11-29 | 1989-11-29 | 半導体集積回路の出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307449A JP2533207B2 (ja) | 1989-11-29 | 1989-11-29 | 半導体集積回路の出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03169067A JPH03169067A (ja) | 1991-07-22 |
| JP2533207B2 true JP2533207B2 (ja) | 1996-09-11 |
Family
ID=17969196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307449A Expired - Lifetime JP2533207B2 (ja) | 1989-11-29 | 1989-11-29 | 半導体集積回路の出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533207B2 (ja) |
-
1989
- 1989-11-29 JP JP1307449A patent/JP2533207B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03169067A (ja) | 1991-07-22 |
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