JP2552013B2 - バス接続回路 - Google Patents
バス接続回路Info
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- JP2552013B2 JP2552013B2 JP2070211A JP7021190A JP2552013B2 JP 2552013 B2 JP2552013 B2 JP 2552013B2 JP 2070211 A JP2070211 A JP 2070211A JP 7021190 A JP7021190 A JP 7021190A JP 2552013 B2 JP2552013 B2 JP 2552013B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のデータ送出回路を外部バスへ接続す
るバス接続回路に関する。
るバス接続回路に関する。
従来のこの種のバス接続回路では、複数のデータ送出
回路のデータ出力を直結した三状態形式の内部バスを構
成し、外部バスへのインタフェイスとして備えるゲート
回路に入力される何れか一つのデータ送出回路の出力が
有効になるとき外部バスへのデータ送出を有効として通
過させるようなゲート信号により、外部バス上へのデー
タ出力を制御する構成を有する。
回路のデータ出力を直結した三状態形式の内部バスを構
成し、外部バスへのインタフェイスとして備えるゲート
回路に入力される何れか一つのデータ送出回路の出力が
有効になるとき外部バスへのデータ送出を有効として通
過させるようなゲート信号により、外部バス上へのデー
タ出力を制御する構成を有する。
第３図および第４図を参照して詳細に説明する。
第３図は従来の一例を示す回路図、第４図は第３図の
主要部におけるレベル波形の一例を示す波形図である。
主要部におけるレベル波形の一例を示す波形図である。
第３図において、パッケージ90はデータ送出回路11,1
2を有し、バス接続回路を介して０系および１系の外部
バス21,22に接続している。バス接続回路は、論理積回
路13,論理和回路14,16,インバータ15,およびゲート回路
17,18を有している。論理積回路13は、データ送出回路1
1,12のゲート制御信号を入力し、出力を二つの論理和回
路14,16の一方の一入力に接続している。論理和回路14
は論理積回路13から出力されたゲート制御信号と、別に
用意された送出系統切替信号とを入力し、接続線32をも
ってその出力をゲート回路17にゲート制御信号として入
力する。インバータ15は、上述の送出系統切替信号を入
力し、その出力を論理和回路16の一方の入力へ接続して
いる。論理和回路16には論理積回路13およびインバータ
15のそれぞれの出力が入力され、その出力はゲート回路
18にゲート制御信号として接続している。ゲート回路1
7,18は低レベルのゲート制御信号で通過状態を形成する
低レベル駆動のゲート回路で、データ送出回路11,12の
データ出力を一つの接続線91に結合して入力し、それぞ
れの出力は０系および１系の外部バス21,22のそれぞれ
に接続している。接続線91は抵抗器92により高レベル電
源に接続され、各データ送出回路11,12の内部インピー
ダンスは低い。また、外部バス21,22のそれぞれも抵抗
器（図示省略）を介して高レベル電源に接続されてい
る。
2を有し、バス接続回路を介して０系および１系の外部
バス21,22に接続している。バス接続回路は、論理積回
路13,論理和回路14,16,インバータ15,およびゲート回路
17,18を有している。論理積回路13は、データ送出回路1
1,12のゲート制御信号を入力し、出力を二つの論理和回
路14,16の一方の一入力に接続している。論理和回路14
は論理積回路13から出力されたゲート制御信号と、別に
用意された送出系統切替信号とを入力し、接続線32をも
ってその出力をゲート回路17にゲート制御信号として入
力する。インバータ15は、上述の送出系統切替信号を入
力し、その出力を論理和回路16の一方の入力へ接続して
いる。論理和回路16には論理積回路13およびインバータ
15のそれぞれの出力が入力され、その出力はゲート回路
18にゲート制御信号として接続している。ゲート回路1
7,18は低レベルのゲート制御信号で通過状態を形成する
低レベル駆動のゲート回路で、データ送出回路11,12の
データ出力を一つの接続線91に結合して入力し、それぞ
れの出力は０系および１系の外部バス21,22のそれぞれ
に接続している。接続線91は抵抗器92により高レベル電
源に接続され、各データ送出回路11,12の内部インピー
ダンスは低い。また、外部バス21,22のそれぞれも抵抗
器（図示省略）を介して高レベル電源に接続されてい
る。
第４図は、第３図のパッケージ90内部のバスレベル波
形として接続線91上の波形、ゲート回路17,18のゲート
制御信号のレベル波形として接続線32上の波形、外部バ
ス21上の波形の一例を示している。
形として接続線91上の波形、ゲート回路17,18のゲート
制御信号のレベル波形として接続線32上の波形、外部バ
ス21上の波形の一例を示している。
いま、タイムスロットTS1,TS2,TS3にパッケージ90か
らの送出データ0,1,0が送出されている場合、タイムス
ロットTS4が他の通信で通信休止を意味する空き状態の
高レベルになるべきとき、接続線91にはゲート回路で駆
動された高レベル“1"ではなく、抵抗器92を介した高レ
ベルを送信する回路が形成されるので、タイムスロット
TS3の低レベル“0"から空き状態の高レベル“1"への立
上りが遅れ、空き状態にも拘らずタイムスロットTS4の
レベル確認時点で低レベル“0"を、他のパッケージが誤
検出する。
らの送出データ0,1,0が送出されている場合、タイムス
ロットTS4が他の通信で通信休止を意味する空き状態の
高レベルになるべきとき、接続線91にはゲート回路で駆
動された高レベル“1"ではなく、抵抗器92を介した高レ
ベルを送信する回路が形成されるので、タイムスロット
TS3の低レベル“0"から空き状態の高レベル“1"への立
上りが遅れ、空き状態にも拘らずタイムスロットTS4の
レベル確認時点で低レベル“0"を、他のパッケージが誤
検出する。
上述のように従来のバス接続回路では、データ送出回
路の出力が無効になり高インピーダンス回路になったと
き外部バスに接続された抵抗器（プルアップ抵抗器）に
より外部バスの空き状態、すなわち通信の休止を示す高
レベルとするように回路構成されているので、使用中の
タイムスロットに隣接するタイムスロットが空き状態に
拘らず「データあり」と誤検出して、使用できない機会
が多いという問題点があった。
路の出力が無効になり高インピーダンス回路になったと
き外部バスに接続された抵抗器（プルアップ抵抗器）に
より外部バスの空き状態、すなわち通信の休止を示す高
レベルとするように回路構成されているので、使用中の
タイムスロットに隣接するタイムスロットが空き状態に
拘らず「データあり」と誤検出して、使用できない機会
が多いという問題点があった。
本発明の目的は、データ出力線を三状態による内部バ
ス構成とせず、全データ送出回路が無効データ送出時、
データ出力線に外部バスへ空き状態を示すレベルを送出
する論理回路を介してゲート回路に接続する一方、ゲー
ト回路のゲート制御信号のタイミングをゲート回路の入
力データよりも遅延させる回路構成をとることにより、
上記問題点を解決したバス接続回路を提供することにあ
る。
ス構成とせず、全データ送出回路が無効データ送出時、
データ出力線に外部バスへ空き状態を示すレベルを送出
する論理回路を介してゲート回路に接続する一方、ゲー
ト回路のゲート制御信号のタイミングをゲート回路の入
力データよりも遅延させる回路構成をとることにより、
上記問題点を解決したバス接続回路を提供することにあ
る。
本発明によるバス接続回路方式は、複数のデータ送出
回路を外部バスへ接続するバス接続回路において、 外部バスにデータを送出しないという無効データを送
出するときに所定の論理値をデータ出力するデータ送出
回路のデータ出力を入力し、この入力されたデータのう
ち無効データと排反する論理値を優先して出力する第１
の論理回路と、 前記データ送出回路からの出力ゲート制御信号を入力
し出力ゲートを通過状態にする制御信号論理値を優先し
て出力する第２の論理回路と、 この第２の論理回路の出力を入力して所定の遅延を加
えて出力する遅延回路と、 この遅延回路の出力をゲート制御信号とし前記第１の
論理回路の出力を入力してこの入力された信号値が無効
データと同じ論理値のとき外部バスの空き状態と同じ論
理値を外部バスへ出力するゲート回路とを有する。
回路を外部バスへ接続するバス接続回路において、 外部バスにデータを送出しないという無効データを送
出するときに所定の論理値をデータ出力するデータ送出
回路のデータ出力を入力し、この入力されたデータのう
ち無効データと排反する論理値を優先して出力する第１
の論理回路と、 前記データ送出回路からの出力ゲート制御信号を入力
し出力ゲートを通過状態にする制御信号論理値を優先し
て出力する第２の論理回路と、 この第２の論理回路の出力を入力して所定の遅延を加
えて出力する遅延回路と、 この遅延回路の出力をゲート制御信号とし前記第１の
論理回路の出力を入力してこの入力された信号値が無効
データと同じ論理値のとき外部バスの空き状態と同じ論
理値を外部バスへ出力するゲート回路とを有する。
上述の手段による本発明のバス接続方式によれば、ゲ
ート回路が全データ送出回路のデータ空き状態に復旧し
たとき外部バスの空き状態と同じレベルをゲート制御信
号の遅延時間で出力できるので、外部バスの空き状態を
示すレベルの復旧の遅れを最小にでき、従って他のパッ
ケージのレベル確認時点でのレベル誤認を防止できる。
ート回路が全データ送出回路のデータ空き状態に復旧し
たとき外部バスの空き状態と同じレベルをゲート制御信
号の遅延時間で出力できるので、外部バスの空き状態を
示すレベルの復旧の遅れを最小にでき、従って他のパッ
ケージのレベル確認時点でのレベル誤認を防止できる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図、第２図は第
１図の主要部での波形の一例を示す波形図である。
１図の主要部での波形の一例を示す波形図である。
第１図において、従来技術の章で説明した第３図の構
成要素と同一の構成要素には同一番号符号を付与してそ
の説明を省略する。第１図のバス接続回路は、従来の論
理積回路13,論理和回路14,16,インバータ15,およびゲー
ト回路17,18に加え、論理積回路19を有している。論理
積回路19は、データ送出回路11,12のデータ出力を入力
し接続線31により、ゲート回路17,18のそれぞれへ出力
する。ゲート回路17,18は論理積回路19の出力を入力
し、それぞれの出力を０系および１系のそれぞれの外部
バス21,22に接続する。
成要素と同一の構成要素には同一番号符号を付与してそ
の説明を省略する。第１図のバス接続回路は、従来の論
理積回路13,論理和回路14,16,インバータ15,およびゲー
ト回路17,18に加え、論理積回路19を有している。論理
積回路19は、データ送出回路11,12のデータ出力を入力
し接続線31により、ゲート回路17,18のそれぞれへ出力
する。ゲート回路17,18は論理積回路19の出力を入力
し、それぞれの出力を０系および１系のそれぞれの外部
バス21,22に接続する。
次に第１図に第２図を併せ参照して本実施例の動作に
ついて説明する。第２図に示すように、タイムスロット
TS1,TS2,TS3で符号0,1,0のデータを送出している場合、
パッケージ10内の接続線31に符号0,1,0が現われる。ゲ
ート回路17では接続線32が低レベルのゲート制御信号の
ため通過状態に駆動され、０系外部バス21上に符号0,1,
0が現われる。タイムスロットTS3の符号“0"による低レ
ベルに続いて、タイムスロットTS4で空き状態にすべき
とき、データ送出回路11,12のデータ出力路から外部バ
スの空きを示す高レベルと同一レベルを入力する論理積
回路19は、高レベル符号を出力する。従って、タイムス
ロットTS4では論理和回路14によるゲート制御信号の遅
延時間だけ外部バス上にも高レベルが現われ、この後も
プルアップ抵抗器（図示省略）の抵抗による高レベルが
維持されるので、他のパッケージにより高レベルの空き
状態が確実に認識される。
ついて説明する。第２図に示すように、タイムスロット
TS1,TS2,TS3で符号0,1,0のデータを送出している場合、
パッケージ10内の接続線31に符号0,1,0が現われる。ゲ
ート回路17では接続線32が低レベルのゲート制御信号の
ため通過状態に駆動され、０系外部バス21上に符号0,1,
0が現われる。タイムスロットTS3の符号“0"による低レ
ベルに続いて、タイムスロットTS4で空き状態にすべき
とき、データ送出回路11,12のデータ出力路から外部バ
スの空きを示す高レベルと同一レベルを入力する論理積
回路19は、高レベル符号を出力する。従って、タイムス
ロットTS4では論理和回路14によるゲート制御信号の遅
延時間だけ外部バス上にも高レベルが現われ、この後も
プルアップ抵抗器（図示省略）の抵抗による高レベルが
維持されるので、他のパッケージにより高レベルの空き
状態が確実に認識される。
上記実施例による論理積回路のデータ出力は高駆動力
による急激な立上りが実現できるので、ゲート回路の制
御遅延がこの立上りを更に確実にする。
による急激な立上りが実現できるので、ゲート回路の制
御遅延がこの立上りを更に確実にする。
上記実施例では論理積回路および論理和回路を図示し
て説明したが、データを扱う第１の論理回路、制御信号
を扱う第２の論理回路、および遅延を加える遅延回路と
して、それぞれが上記の機能を発揮するものであれば、
本発明の回路内容は上記説明に限定されるものではな
い。
て説明したが、データを扱う第１の論理回路、制御信号
を扱う第２の論理回路、および遅延を加える遅延回路と
して、それぞれが上記の機能を発揮するものであれば、
本発明の回路内容は上記説明に限定されるものではな
い。
以上説明したように、本発明のバス接続回路によれ
ば、パッケージ内のデータ送出回路のデータ送出路を論
理積回路を介してゲート回路に接続する回路構成を形成
することにより、データ通信中のタイムスロットに隣接
するタイムスロットに空き状態の高レベルを形成すると
き、回路の接続条件に無関係に確実な符号“1"（高レベ
ル）を、すなわち急激な立上りを実現できる高レベルを
実現できるので、低レベルの符号“0"に隣接するタイム
スロットでも確実に空き表示できるという効果が得られ
る。
ば、パッケージ内のデータ送出回路のデータ送出路を論
理積回路を介してゲート回路に接続する回路構成を形成
することにより、データ通信中のタイムスロットに隣接
するタイムスロットに空き状態の高レベルを形成すると
き、回路の接続条件に無関係に確実な符号“1"（高レベ
ル）を、すなわち急激な立上りを実現できる高レベルを
実現できるので、低レベルの符号“0"に隣接するタイム
スロットでも確実に空き表示できるという効果が得られ
る。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の主要部の波形の一例を示す波形図、第３図は従来構
成の一例を示す回路図、第４図は第３図の主要部の波形
の一例を示す波形図である。 10……パッケージ、11,12……データ送出回路、13,19…
…論理積回路（論理回路）、14,16……論理和回路（遅
延回路）、15……インバータ、17,18……ゲート回路、2
1,22……外部バス、31,32……接続線。
図の主要部の波形の一例を示す波形図、第３図は従来構
成の一例を示す回路図、第４図は第３図の主要部の波形
の一例を示す波形図である。 10……パッケージ、11,12……データ送出回路、13,19…
…論理積回路（論理回路）、14,16……論理和回路（遅
延回路）、15……インバータ、17,18……ゲート回路、2
1,22……外部バス、31,32……接続線。
Claims (1)
- 【請求項１】複数のデータ送出回路を外部バスへ接続す
るバス接続回路において、 外部バスにデータを送出しないという無効データを送出
するときに所定の論理値をデータ出力するデータ送出回
路のデータ出力を入力し、この入力されたデータのうち
無効データと排反する論理値を優先して出力する第１の
論理回路と、 前記データ送出回路からの出力ゲート制御信号を入力し
出力ゲートを通過状態にする制御信号論理値を優先して
出力する第２の論理回路と、 この第２の論理回路の出力を入力して所定の遅延を加え
て出力する遅延回路と、 この遅延回路の出力をゲート制御信号とし前記第１の論
理回路の出力を入力してこの入力された信号値が無効デ
ータと同じ論理値のとき外部バスの空き状態と同じ論理
値を外部バスへ出力するゲート回路とを有する ことを特徴とするバス接続回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070211A JP2552013B2 (ja) | 1990-03-19 | 1990-03-19 | バス接続回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070211A JP2552013B2 (ja) | 1990-03-19 | 1990-03-19 | バス接続回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03270341A JPH03270341A (ja) | 1991-12-02 |
| JP2552013B2 true JP2552013B2 (ja) | 1996-11-06 |
Family
ID=13424963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070211A Expired - Fee Related JP2552013B2 (ja) | 1990-03-19 | 1990-03-19 | バス接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552013B2 (ja) |
-
1990
- 1990-03-19 JP JP2070211A patent/JP2552013B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03270341A (ja) | 1991-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |