JP2565155B2

JP2565155B2 - 同期制御装置

Info

Publication number: JP2565155B2
Application number: JP61283944A
Authority: JP
Inventors: 俊明瀬戸川; 忠明石井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-11-28
Filing date: 1986-11-28
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: JPS63136824A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、VTRとPCMテープレコーダ,PCMテープレコ
ーダ同士を同期運転或いは一定のオフセットを保って動
作させるために適用される同期制御装置に関する。

〔従来の技術〕

VTR,PCMテープレコーダ等の情報信号記録又は再生装
置を同期させる場合、SMPTEタイムコードが多く用いら
れている。例えば本願出願人に係る特願昭60−259446号
明細書には、シンクロナイザに対して、VTR及びPCMテー
プレコーダの夫々からの再生タイムコードを供給し、両
者の同期誤差を検出する装置が開示されている。SMPTE
タイムコードは、時，分，秒，フレームの各桁の表示を
行うために、所定数のビットの長さを単位とする。

〔発明が解決しようとする問題点〕

SMPTEタイムコードを直接比較した時に同期誤差の検
出の分解能は、ビット単位で416〔μsec〕である。しか
しながら、VTR及びPCMテープレコーダを用いた音声の編
集時には、より細かなワード単位（例えば22〔μse
c〕）の分解能が好ましい。

従って、この発明の目的は、ワード単位のような頗る
細かいピッチでPCMテープレコーダ,VTR等の同期を制御
することができる同期制御装置を提供することにある。

（問題点を解決するための手段）この発明では、基準信号と同期した所定の周波数を有
し、第１の情報信号記録又は再生装置に供給されうる第
１のクロック信号WDCKを発生するための第１のクロック
発生手段７と、第１のクロック信号WDCKと同期し、且つ偏移制御信号
により制御された周波数を有し、第２の情報信号記録又
は再生装置に供給されうる第２のクロック信号VRCKを発
生するための第２のクロック発生手段８と、第１のクロック信号WDCKを基準として第２のクロック
信号VRCKの位相のずれ量をクロック数差として検出する
手段12、13と、検出されたクロック数差が供給されると共に、第１お
よび第２のクロック信号間の位相差をクロック数差とし
て指定する値が予め与えられ、第２のクロック信号VRCKの周波数を上昇または下降さ
せると共に、検出されたクロック数差の積算値が値と一
致するように、偏移制御信号を発生する手段９とが備えられている。

〔作用〕

クロック数差検出手段12,13により、クロック信号WDC
K及びVRCKの位相が一致している状態からのクロック数
差の検出がなされる。クロック発生手段例えばPLL回路
７は、基準信号例えばビデオ信号の同期信号と同期した
クロック信号WDCKを発生する。このクロック信号WDCKが
クロック発生手段例えばPLL回路８に供給される。PLL回
路８は、制御信号により文周比が変えられるもので、ク
ロック信号VRCKは、クロック信号WDCKと位相が一致して
いる状態から徐々に位相のずれを有するものに変化す
る。この場合のクロック数差が検出される。

制御部９は、PLL回路８に対して偏移制御信号を供給
するもので、クロックVRCKの変化に情報信号記録／再生
装置が追従して変化しうる速度でクロックVRCKの周波数
が変化される。この時のクロックWDCK及びVRCK間のワー
ド数差が監視され、ワード数差の積算値が目標とする量
と一致するように制御される。従って、この発明は、ワ
ード単位の高い分解能でもって、所定のオフセットでも
って二つの情報信号記録／再生装置を動作させることが
できる。

〔実施例〕

この発明の一実施例について図面を参照して説明す
る。この発明は、下記の項目に従ってなされる。

a.全体の構成 b.応用例の説明 c.ピッチ偏移の制御 a.全体の構成第１図中で破線で囲んで示す１がこの発明が適用され
た同期制御装置である。同期制御装置１には、入力端子
２から基準信号例えばフレーム周波数（29.97Hz）の同
期信号V.SYNCが供給される。この同期信号がVTR3に供給
され、VTR3は、同期信号と同期運転されている。また、
同期制御装置１から出力端子４に同期信号V.SYNCと同期
した固定のワードクロックWDCKが取り出されると共に、
出力端子５に可変のワードクロックVRCKが取り出され
る。可変のワードクロックVRCKは、スレーブ機としての
PCMテープレコーダ６に供給される。

同期信号V.SYNCがPLL回路７に供給され、PLL回路７に
よりワードクロックWDCKが形成される。ワードクロック
WDCKは、44.1〔kHz〕又は48〔kHz〕の一定周波数であ
る。また、ワードクロックWDCKがPLL回路８に供給さ
れ、PLL回路８によって可変のワードクロックVRCKが形
成される。PLL回路８には、制御部９からの偏移制御信
号18が供給され、この偏移制御信号18によってPLL回路
８に含まれる分周回路の分周比が制御される。従って、
ワードクロックVRCKは、ワードクロックWDCKと同期する
と共に、偏移制御信号18に応じて周波数が可変されたク
ロック信号である。

ワードクロックWDCK及びVRCKがクロック数差検出回路
12に供給される。クロック数差検出回路12は、一種の位
相比較回路であって、第２図に示すように、固定のワー
ドクロックWDCKの立ち上がりエッジで可変のワードクロ
ックVRCKのレベルを検出する。第２図は、ワードクロッ
クWDCKとVRCKとの周波数比が（6:5）の時のクロック数
差検出回路12の出力信号WDSを示している。ワードクロ
ックWDCKの６周期（Ｔ）の間で、１回ハイレベルとなる
出力信号WDSが発生する。このクロック数差検出回路12
からの検出信号WDSは、Ｔの間に１ワードのずれが生じ
たことを意味する。

クロック数差検出回路12からの検出信号WDSがワード
スリップカウンタ13に供給される。ワードスリップカウ
ンタ13は、減算カウンタ及び積算カウンタから構成され
ており、減算カウンタは、プリセットされた値から検出
信号WDSが減じられ、積算カウンタは、クリアされた状
態から検出信号WDSをカウントする。ワードスリップカ
ウンタ13には、制御部９からクリア又はプリセットのた
めの信号14及びプリセットデータ15が供給され、またワ
ードスリップカウンタ13中の減算カウンタの発生するボ
ロー信号16と積算カウンタのカウント値17が制御部９に
供給される。制御部９は、後述するように、ワードスリ
ップカウンタ13からのボロー信号16及びカウント値17を
見ながら、クロックWDCK及びVRCK間のワード単位のオフ
セットが目標値（端子10からのワードスリップ量Ｓ）と
なるようにPLL回路８に対する偏移制御信号18を発生す
る。また、制御部９には、端子11からスタート信号が供
給される。

b.応用例の説明この発明による同期制御装置の理解を容易とするため
に、第３図を参照して応用例について説明する。第３図
に示すシステムでは、VTR3とPCMテープレコーダ６とPCM
プロセッサ21とが設けられている。PCMプロセッサ21
は、PCMオーディオ信号をビデオ信号と同様の信号状態
に変換し、VTR22をテープトランスポートとして用いてP
CMオーディオ信号の記録再生を行う。VTR3は、出力端子
23に再生されたビデオ信号を出力すると共に、出力端子
24に再生されたタイムコードを出力する。VTR22の再生
タイムコードが出力端子25に取り出され、PCMテープレ
コーダ６の再生タイムコードが出力端子26に取り出され
る。PCMテープレコーダ６とPCMプロセッサ21との間に、
ミキサー27を介してアナログオーディオ信号が伝送され
る。

同期制御装置１には、同期信号V.SYNCが供給され、同
期制御装置１からの固定のワードクロックWDCKがPCMプ
ロセッサ21に供給されると共に、可変のワードクロック
VRCKがPCMテープレコーダ６に供給される。

ワードクロックWDCK及びVRCKの周波数及び位相が一致
している場合、第４図Ａに示すように、VTR3,PCMテープ
レコーダ６及びPCMプロセッサ21が同期信号V.SYNCと同
期して運転され、夫々の再生タイムコード（TC）の位相
が一致する。また、VTR3の再生されたビデオ信号及びPC
Mテープレコーダ６の再生オーディオ信号の位相が再生
タイムコード（TC）と同期している。しかしながら、PC
Mプロセッサ21には、記録側のエンコーダ回路と再生側
のデコーダ回路とに夫々遅れ要素（例えばインターリー
ブ回路及びディインターリーブ回路）があるので、PCM
プロセッサ21の再生オーディオ信号は、タイムコードに
対してtd例えば460ワードの遅れを有している。このPCM
プロセッサ21に困り生じるタイムコードに対するオーデ
ィオ信号の遅れは、VTR3とPCMプロセッサ21をタイムコ
ードによって同期させることを困難にする。同期制御装
置１は、PCMテープレコーダ６にコピーをとる段階でこ
の遅れを吸収することが可能となる。

例えばLAY DOWN時には、同期制御装置１によって、ワ
ードクロックVRCKを遅らせて、位相が一致している状態
からVTR3にPCMテープレコーダ６がtdに相当するオフセ
ットを持つように制御され、ミキサー27を介されたPCM
プロセッサ21の再生オーディオ信号がPCMテープレコー
ダ６にダビングされる。従って、PCMテープレコーダ６
の再生オーディオ信号及びタイムコード（TC）は、第４
図Ｂに示すように、PCMプロセッサ21の再生オーディオ
信号と一致した位相になる。次に、PCMテープレコーダ
６を巻き戻し、再生動作を行うと、第４図Ｃに示すよう
に、VTR3とPCMテープレコーダ６との間で、ビデオ信
号，オーディオ信号及びタイムコードの位相が一致す
る。PCMテープレコーダ６からの再生オーディオ信号が
ミキサー27を介してPCMプロセッサ21に供給されるLAYBA
CK時には、上述と逆に、ワードクロックVRCKをWDCKに対
して進め、VTR3に対してPCMテープレコーダ６がtdに相
当するオフセットを持つように制御される。

同期制御装置１は、基準の同期信号V.SYNC及び固定の
ワードクロックWDCKに対して任意の量のオフセットを持
つワードクロックVRCKを形成することができる。従っ
て、VTRとPCMテープレコーダ間の同期誤差の補正に限ら
ず、上述のように、PCMプロセッサ21で生じるエンコー
ダ及びデコーダの遅れtdを補正することができる。

c.ピッチ偏移の制御制御部９は、第５図に示す構成を有している。第５図
において、31が基準クロックを発生するクロック発生回
路である。クロック発生回路31は、例えば水晶発振器に
より構成され、良く管理された周波数の基準クロックを
発生する。基準クロックの周波数がワードクロックVRCK
の周波数変化の速度を規定するので、PCMテープレコー
ダ６がこの周波数変化に追従可能な範囲内に基準クロッ
クの周波数が設定される。

クロック発生回路31からの基準クロックがANDゲート3
2を介して例えば16ビットのU/D（アップ／ダウン）カウ
ンタ33のクロック入力とされる。ANDゲート32には、制
御回路34からのクロックイネーブル信号ENが供給され、
クロックイネーブル信号ENがハイレベルの時にANDゲー
ト32を介して基準クロックがU/Dカウンタ33に供給され
る。また、U/Dカウンタ33のカウント動作の方向が制御
回路34からの制御信号U/Dによって制御される。

U/Dカウンタ33の内容が制御回路34及びリミッタ35に
供給される。制御回路34によりU/Dカウンタ33に初期値
がプリセットされる。更に、レジスト36に外部からのワ
ードスリップ量Ｓが貯えられ、このワードスリップ量Ｓ
が制御回路34に供給されている。リミッタ35からの偏移
制御信号18がPLL回路８に供給される。一例として偏移
制御信号18の値Ｍより、PLL回路８の分周比が制御さ
れ、ピッチ周波数が（0.1％×Ｍ）とされる。リミッタ3
5により、偏移制御信号18の上限及び下限が規定され
る。この最大値は、ワードクロックVRCKの変化に対して
PCMテープレコーダ６が追従可能な限界であって、例え
ば正規のサンプリング周波数に対して±（12.5％）の制
限がなされる。

制御回路34は、ソフトウェアにより一連の動作を行う
ように制御される。この制御の方法の一例について第６
図を参照して説明する。第６図は、横軸を時間軸とし、
縦軸をピッチ偏移のその時刻における値とした図であ
る。

外部から与えられるワードスリップ量Ｓだけスレーブ
側のPCMテープレコーダ６のピッチを偏移させる場合、
時刻t0からスタートして時刻t1まで、基準クロックの周
期と対応する一定のレートでもってピッチを上げる。ピ
ッチは、例えば0.1％のステップで変化する。ピッチの
上限に到達した時に、ワードスリップカウンタ13の積算
カウンタの値（S1とする）を読み出す。そして、Ｓから
S1を２倍したものを減じS2を求める。

S2＝Ｓ−2S1＝Ｓ−（S1＋S3）このS2をワードスリップカウンタ13の減算カウンタに
書き込み、ピッチがS2ワード偏移する迄待つ。時刻t2に
おいて、S2ワードの偏移が完了したら、一定のレートで
ピッチを０％まで下げる（t2〜t3）。

上述の制御は、ピッチが変化するレートがサンプリン
グ周波数と同期していないので、S1の値を前以て計算す
ることが困難である。従って、時刻t1にならないと、S2
の値が定まらない。ところで、時刻t1では、ピッチが上
限まで上がっているので、ワードの偏移量が最大となっ
ている。時刻t1において、上述のように、S2の値を求め
る処理を行っている間に、かなり多くの量のワードの移
動が発生してしまい、誤差が発生する。同様に、時刻t2
においても誤差が発生する。これらの誤差によって、
（S1＋S2＋S3＋＝Ｓ）と制御することが困難な問題点を
有していた。また、第６図において、破線で示すよう
に、ピッチの上限を超えないで目標のワードスリップ量
を得られる時には、処理が異なり、２種類のアルゴリズ
ムが必要となる問題点もあった。

これらの問題点を生じない改良された制御方法につい
て第７図を参照して制御の順番に沿って説明する。

目標とするワードスリップ量Ｓが制御部９のレジスタ
36に取り込まれる。制御回路14によって、ワードスリッ
プ量Ｓの^１／_２の値Shがワードスリップカウンタ13の減
算カウンタに書き込まれる。

（t0〜t1）の間で仮想ピッチを一定のレートで上げて
いく。

若し、仮想ピッチが上限を超えたらリミッタ35により
制御する（t1〜t3）。仮想ピッチは、第７図において破
線図示のように上昇する。

減算カウンタの値は、クロック数差検出回路12からの
検出信号WDSによって減算され、減算カウンタの値がゼ
ロになると、ボロー信号16が発生する。このボロー信号
16が発生する時刻t2から仮想ピッチが０％になる時刻t4
迄、一定のレートでピッチを下げる。この過程は、（t0
〜t2）の過程を逆にたどるものであるから、（t2〜t4）
において移動するワード量は、Shに等しくなる。結果と
して、（t0〜t4）の過程でＳワードの移動が行われる。

上述の制御方法は、Shの値を前以て計算することがで
きるために、時刻t2での処理時間が非常に短くできる。
従って、発生する誤差を最小限とできる。また、ピッチ
の上限を超える場合と、ピッチの上限を超えない場合と
で、制御の処理の手法を異ならせる必要がない。

実際には、ワード移動量とワードスリップ量との間に
誤差が存在するため、第８図に示すような制御がなされ
る。つまり、指定された移動量が32ワード未満のよう
に、所定の値より小さい時には、最少のピッチ偏移例え
ば0.1％一定で移動させる。また、指定された移動量
（ワードスリップ量Ｓ）が所定の値より大きい時には、
予想される誤差の分をあらかじめ引いておいて、期間ta
のような制御方法が適用される。期間taが終了した時点
で、実際のワードの移動量が目標値からずれている場合
には、その誤差を計算し、再び制御が行われ、期間tb及
びtcを経てピッチ偏移が０％とされる。期間tcが最少の
ピッチ偏移一定の期間である。

この第８図に示す制御動作は、制御回路34によってな
され、第９図に示すフローチャートで説明される。最初
に外部から指定された移動量即ち、ワードスリップ量Ｓ
（ワード）が与えられる（スリップ41）。前述の応用例
の場合では、（Ｓ＝460ワード）である。誤差の見込み
量をΔＳとすると、（|S′｜＝|S−Δs|）の演算がなさ
れる（ステップ42）。

この修正された値|S′｜と所定値α例えば32ワードと
が比較される（ステップ43）。（|S′｜＜α）の時に
は、最少のピッチ偏移である0.1％一定の制御がなされ
る（ステップ44）。つまり、ステップ44では、Ｓ′の値
がワードスリップカウンタ13の減算カウンタにセットさ
れ、また、U/Dカウンタ33の値が（＋１）又は（−１）
とされ、次に、減算カウンタからのボロー信号16を制御
回路34が待ち、ボロー信号16が発生すると、U/Dカウン
タ33の値がゼロとされ、ピッチ偏移が０％に戻される。

また、（|S′｜≧α）の場合には、ワードスリップカ
ウンタ13の減算カウンタにSh（＝^１１_２Ｓ′）がセット
される（ステップ45）。そして、ピッチ偏移Ｐは、0.1
％のステップで、Ｓ′の符号（sign）に応じて上昇され
る（ステップ46）。ピッチ偏移ＰとU/Dカウンタ33の値
とは、１対１に対応している。そして、減算カウンタか
らのボロー信号16が発生するかどうかが制御回路34にお
いて監視される。ボロー信号16は、制御回路34に対する
割り込みとなる。ボロー信号16が到来しない限りは、ピ
ッチ偏移がステップ的に上昇される。

ボロー信号16が制御回路34に供給されると、ステップ
48に移行し、以前とは逆に、ピッチ偏移がステップ的に
下げられる。U/Dカウンタ33の値が（ピッチ偏移Ｐ）が
制御回路34により監視されており（ステップ49）、（Ｐ
＝０）となると、ステップ50において、実際のワードの
移動量の総和Stが目標値Ｓと一致するかどうかが判定さ
れる。ワードスリップカウンタ13内の積算カウンタは、
クロック数差検出回路12からの検出信号WDSをカウント
しており、この積算カウンタの値がStとなる。

（Ｓ＝St）は、指定された量だけ、ワードクロックVR
CKがワードクロックWDCKに対して移動したことを意味す
るので、制御が終了する。（Ｓ≠St）の場合には、（Ｓ
＝Ｓ−St）の演算が制御回路34においてなされ、（ステ
ップ51）、再びステップ42から上述の処理が繰り返され
る。

上述のような処理を行う制御部９は、ディジタル回路
の構成（第５図）に限らず、マイクロコンピュータ及び
ソフトウェアにより実現することができる。

また、この発明は、クロック信号の周波数がサンプリ
ング周波数以外の場合に対しても同様に適用することが
できる。

〔発明の効果〕

この発明に依れば、タイムコードによって同期誤差を
検出するのと異なり、位相が一致している時点から後の
位相差により生じるワード数の差を監視して、クロック
信号の周波数を可変制御するので、ワード単位でオフセ
ットを制御でき、極めて高い精度の制御を行うことがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はク
ロック数差の検出動作の説明のための波形図、第３図及
び第４図はこの発明の応用例の説明のためのブロック図
及びタイムチャート、第５図は制御部の一例のブロック
図、第６図は制御方法の一例の説明のための略線図、第
７図及び第８図は制御方法の他の例の説明のための略線
図、第９図は制御方法の他の例の説明のためのフローチ
ャートである。図面における主要な符号の説明 1:同期制御装置、2:同期信号の入力端子、7,8:PLL回
路、9:制御部、10:ワードスリップ量の入力端子、12:ク
ロック数差検出回路、13:ワードスリップカウンタ。

Claims

(57)【特許請求の範囲】

【請求項１】基準信号と同期した所定の周波数を有し、
第１の情報信号記録又は再生装置に供給されうる第１の
クロック信号を発生するための第１のクロック発生手段
と、上記第１のクロック信号と同期し、且つ偏移制御信号に
より制御された周波数を有し、第２の情報信号記録又は
再生装置に供給されうる第２のクロック信号を発生する
ための第２のクロック発生手段と、上記第１のクロック信号を基準として上記第２のクロッ
ク信号の位相のずれ量をクロック数差として検出する手
段と、上記検出されたクロック数差が供給されると共に、上記
第１および第２のクロック信号間の位相差をクロック数
差として指定する値が予め与えられ、上記第２のクロック信号の周波数を上昇または下降させ
ると共に、上記検出されたクロック数差の積算値が上記
値と一致するように、上記偏移制御信号を発生する手段
とを備えたことを特徴とする同期制御装置。