JP2636558B2 - 論理判定回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は制御信号に基づいて入力
信号の論理判定を行う論理判定回路に関する。
信号の論理判定を行う論理判定回路に関する。
【０００２】
【従来の技術】図３は従来の制御信号入力端子を備えた
論理判定回路の一例を示す回路図である。ＮＰＮ型のト
ランジスタＱ21はそのベースが入力端子１に接続され、
そのコレクタが電源線２に接続され、そのエミッタが定
電流源Ｉ22の一端に接続されている。この定電流源Ｉ22
はその他端が電源線５に接続されている。トランジスタ
Ｑ22はそのゲートが制御信号入力端子６に接続され、そ
のドレインが電源線２に接続され、そのソースがトラン
ジスタＱ21のエミッタに接続されている。トランジスタ
Ｑ23，Ｑ24は夫々そのベースがトランジスタＱ21のエミ
ッタ及びバイアス電源端子４に接続され、そのエミッタ
が定電流源Ｉ21の一端に共通接続されている。この定電
流源Ｉ21はその他端が電源線５に接続されている。ま
た、トランジスタＱ23，Ｑ24のコレクタと電源線２との
間には夫々抵抗Ｒ22，Ｒ21が接続されており、トランジ
スタＱ24のコレクタには出力端子３が接続されている。
これらのトランジスタＱ23，Ｑ24、抵抗Ｒ21，Ｒ22及び
定電流源Ｉ21により差動回路が構成されている。
論理判定回路の一例を示す回路図である。ＮＰＮ型のト
ランジスタＱ21はそのベースが入力端子１に接続され、
そのコレクタが電源線２に接続され、そのエミッタが定
電流源Ｉ22の一端に接続されている。この定電流源Ｉ22
はその他端が電源線５に接続されている。トランジスタ
Ｑ22はそのゲートが制御信号入力端子６に接続され、そ
のドレインが電源線２に接続され、そのソースがトラン
ジスタＱ21のエミッタに接続されている。トランジスタ
Ｑ23，Ｑ24は夫々そのベースがトランジスタＱ21のエミ
ッタ及びバイアス電源端子４に接続され、そのエミッタ
が定電流源Ｉ21の一端に共通接続されている。この定電
流源Ｉ21はその他端が電源線５に接続されている。ま
た、トランジスタＱ23，Ｑ24のコレクタと電源線２との
間には夫々抵抗Ｒ22，Ｒ21が接続されており、トランジ
スタＱ24のコレクタには出力端子３が接続されている。
これらのトランジスタＱ23，Ｑ24、抵抗Ｒ21，Ｒ22及び
定電流源Ｉ21により差動回路が構成されている。
【０００３】一方、ＰＮＰ型のトランジスタＱ31はその
ベースが入力端子１に接続され、そのコレクタが電源線
５に接続され、そのエミッタが定電流源Ｉ32の一端に接
続されている。この定電流源Ｉ32はその他端が電源線２
に接続されている。トランジスタＱ32はそのゲートが制
御信号入力端子１６に接続され、そのドレインが電源線
５に接続され、そのソースがトランジスタＱ31のエミッ
タに接続されている。トランジスタＱ33，Ｑ34は夫々そ
のベースがトランジスタＱ31のエミッタ及びバイアス電
源端子１４に接続され、そのエミッタが定電流源Ｉ31の
一端に共通接続されている。この定電流源Ｉ31はその他
端が電源線５に接続されている。また、トランジスタＱ
33，Ｑ34のコレクタと電源線２との間には夫々抵抗
Ｒ32，Ｒ31が接続されており、トランジスタＱ34のコレ
クタには出力端子１３が接続されている。これらのトラ
ンジスタＱ33，Ｑ34、抵抗Ｒ31，Ｒ32及び定電流源Ｉ31
により差動回路が構成されている。
ベースが入力端子１に接続され、そのコレクタが電源線
５に接続され、そのエミッタが定電流源Ｉ32の一端に接
続されている。この定電流源Ｉ32はその他端が電源線２
に接続されている。トランジスタＱ32はそのゲートが制
御信号入力端子１６に接続され、そのドレインが電源線
５に接続され、そのソースがトランジスタＱ31のエミッ
タに接続されている。トランジスタＱ33，Ｑ34は夫々そ
のベースがトランジスタＱ31のエミッタ及びバイアス電
源端子１４に接続され、そのエミッタが定電流源Ｉ31の
一端に共通接続されている。この定電流源Ｉ31はその他
端が電源線５に接続されている。また、トランジスタＱ
33，Ｑ34のコレクタと電源線２との間には夫々抵抗
Ｒ32，Ｒ31が接続されており、トランジスタＱ34のコレ
クタには出力端子１３が接続されている。これらのトラ
ンジスタＱ33，Ｑ34、抵抗Ｒ31，Ｒ32及び定電流源Ｉ31
により差動回路が構成されている。
【０００４】次に、上述した従来の論理判定回路の動作
について説明する。先ず、制御信号入力端子６，１６に
夫々トランジスタＱ22，Ｑ32を導通させない電圧の制御
信号が入力されている場合、入力端子１に入力信号が入
力されると、トランジスタＱ21，Ｑ31はエミッタフォロ
ワとして働くので、入力信号に対してトランジスタ
Ｑ21，Ｑ31のベース・エミッタ間電圧ＶBEだけ電圧降下
し又は電圧上昇した信号がトランジスタＱ23，Ｑ33のベ
ースに入力される。このとき、トランジスタＱ23，Ｑ33
と差動回路を構成しているトランジスタＱ24，Ｑ34のベ
ースにはバイアス電源端子４，１４から電圧Ｖ4 が印加
されている。このため、トランジスタＱ23，Ｑ33のベー
スに入力される電圧が電圧Ｖ4 よりも高ければ、出力端
子３，１３の電圧は電源線２の電圧Ｖ2 となる。一方、
トランジスタＱ23，Ｑ33のベースに入力される電圧が電
圧Ｖ4 よりも低ければ、出力端子３，１３の電圧はＶ2
−ＲAＩA となる。但し、ＲA は抵抗Ｒ21，Ｒ31の抵抗
値であり、ＩA は定電流源Ｉ21，Ｉ31の電流値である。
即ち、出力端子３，１３の電圧は入力端子１の入力信号
の電圧に基づいてＶ2 又はＶ2 −ＲA ＩA となる。この
場合、前者は後者よりも電圧が高いので、前者をハイレ
ベル電圧とし、後者をロウレベル電圧とすることができ
る。
について説明する。先ず、制御信号入力端子６，１６に
夫々トランジスタＱ22，Ｑ32を導通させない電圧の制御
信号が入力されている場合、入力端子１に入力信号が入
力されると、トランジスタＱ21，Ｑ31はエミッタフォロ
ワとして働くので、入力信号に対してトランジスタ
Ｑ21，Ｑ31のベース・エミッタ間電圧ＶBEだけ電圧降下
し又は電圧上昇した信号がトランジスタＱ23，Ｑ33のベ
ースに入力される。このとき、トランジスタＱ23，Ｑ33
と差動回路を構成しているトランジスタＱ24，Ｑ34のベ
ースにはバイアス電源端子４，１４から電圧Ｖ4 が印加
されている。このため、トランジスタＱ23，Ｑ33のベー
スに入力される電圧が電圧Ｖ4 よりも高ければ、出力端
子３，１３の電圧は電源線２の電圧Ｖ2 となる。一方、
トランジスタＱ23，Ｑ33のベースに入力される電圧が電
圧Ｖ4 よりも低ければ、出力端子３，１３の電圧はＶ2
−ＲAＩA となる。但し、ＲA は抵抗Ｒ21，Ｒ31の抵抗
値であり、ＩA は定電流源Ｉ21，Ｉ31の電流値である。
即ち、出力端子３，１３の電圧は入力端子１の入力信号
の電圧に基づいてＶ2 又はＶ2 −ＲA ＩA となる。この
場合、前者は後者よりも電圧が高いので、前者をハイレ
ベル電圧とし、後者をロウレベル電圧とすることができ
る。
【０００５】次に、制御信号入力端子６にトランジスタ
Ｑ22を導通させる電圧の制御信号が入力されている場
合、入力端子１に入力信号が入力されると、トランジス
タＱ22はソースフォロワとして働くので、このトランジ
スタＱ22のサイズを適切なものにすることによりトラン
ジスタＱ23のベース電圧をトランジスタＱ24のベース電
圧よりも高く設定することができる。このため、トラン
ジスタＱ23はトランジスタＱ24よりも導通し、その結
果、出力端子３にはハイレベル電圧を設定することがで
きる。
Ｑ22を導通させる電圧の制御信号が入力されている場
合、入力端子１に入力信号が入力されると、トランジス
タＱ22はソースフォロワとして働くので、このトランジ
スタＱ22のサイズを適切なものにすることによりトラン
ジスタＱ23のベース電圧をトランジスタＱ24のベース電
圧よりも高く設定することができる。このため、トラン
ジスタＱ23はトランジスタＱ24よりも導通し、その結
果、出力端子３にはハイレベル電圧を設定することがで
きる。
【０００６】次に、制御信号入力端子１６にトランジス
タＱ32を導通させる電圧の制御信号が入力されている場
合、入力端子１に入力信号が入力されると、トランジス
タＱ32はソースフォロワとして働くので、このトランジ
スタＱ32のサイズを適切なものにすることによりトラン
ジスタＱ32のベース電圧をトランジスタＱ34のベース電
圧よりも高く設定することができる。このため、トラン
ジスタＱ33はトランジスタＱ34よりも導通し、その結
果、出力端子３１にはロウレベル電圧を設定することが
できる。
タＱ32を導通させる電圧の制御信号が入力されている場
合、入力端子１に入力信号が入力されると、トランジス
タＱ32はソースフォロワとして働くので、このトランジ
スタＱ32のサイズを適切なものにすることによりトラン
ジスタＱ32のベース電圧をトランジスタＱ34のベース電
圧よりも高く設定することができる。このため、トラン
ジスタＱ33はトランジスタＱ34よりも導通し、その結
果、出力端子３１にはロウレベル電圧を設定することが
できる。
【０００７】以上のように、制御信号入力端子６，１６
に入力される制御信号の電圧に基づいて、出力端子３，
１３に出力される出力信号の電圧レベルを任意に設定す
ることができる。
に入力される制御信号の電圧に基づいて、出力端子３，
１３に出力される出力信号の電圧レベルを任意に設定す
ることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の論理判定回路においては、制御信号入力端子
６，１６に入力される電圧レベルに基づいて出力端子
３，１３にロウレベル電圧を常に出力させることができ
るように、トランジスタＱ31にはＰＮＰ型のものを使用
している。このＰＮＰ型トランジスタは一般的に動作周
波数が低いので、入力端子１に入力される入力信号の周
波数が制限されるという問題点がある。なお、ＰＮＰ型
トランジスタの動作周波数を上げようとして、その構造
を横構造から縦構造に変更すると、ＰＮＰ型トランジス
タを作るための工程が増加してしまう。
た従来の論理判定回路においては、制御信号入力端子
６，１６に入力される電圧レベルに基づいて出力端子
３，１３にロウレベル電圧を常に出力させることができ
るように、トランジスタＱ31にはＰＮＰ型のものを使用
している。このＰＮＰ型トランジスタは一般的に動作周
波数が低いので、入力端子１に入力される入力信号の周
波数が制限されるという問題点がある。なお、ＰＮＰ型
トランジスタの動作周波数を上げようとして、その構造
を横構造から縦構造に変更すると、ＰＮＰ型トランジス
タを作るための工程が増加してしまう。
【０００９】また、トランジスタＱ21，Ｑ31及び定電流
源Ｉ22，Ｉ32はソースフォロワとしての働きをしている
ため、トランジスタＱ22，Ｑ32が導通させて出力端子
３，１３の出力信号の電圧レベルを一定にするような制
御信号を制御信号入力端子６，１６に入力しても、定電
流源Ｉ21，Ｉ31の電流は常にトランジスタＱ21，Ｑ31に
流れるので、消費電流が増大するという問題点がある。
源Ｉ22，Ｉ32はソースフォロワとしての働きをしている
ため、トランジスタＱ22，Ｑ32が導通させて出力端子
３，１３の出力信号の電圧レベルを一定にするような制
御信号を制御信号入力端子６，１６に入力しても、定電
流源Ｉ21，Ｉ31の電流は常にトランジスタＱ21，Ｑ31に
流れるので、消費電流が増大するという問題点がある。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、入力信号の周波数が制限されることがない
と共に、消費電流を低減することができる論理判定回路
を提供することを目的とする。
のであって、入力信号の周波数が制限されることがない
と共に、消費電流を低減することができる論理判定回路
を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る論理判定回
路は、そのゲートが入力端子に接続されそのドレインが
第１の制御信号入力端子に接続された第１のトランジス
タと、そのゲートが第１の電源に接続されそのドレイン
が前記第１のトランジスタのソースに接続されそのソー
スが第２の電源に接続された第２のトランジスタと、そ
のゲートが第２の制御信号入力端子に接続されそのドレ
インが第３の電源に接続されそのソースが前記第１のト
ランジスタのソースに接続された第３のトランジスタ
と、そのベースが前記第１のトランジスタのソースに接
続されそのコレクタが第１の抵抗を介して前記第３の電
源に接続された第４のトランジスタと、そのベースが第
４の電源に接続されそのコレクタが第２の抵抗を介して
前記第３の電源に接続された第５のトランジスタと、前
記第４及び前記第５のトランジスタのエミッタと前記第
２の電源との間に共通接続された定電流源とを有するこ
とを特徴とする。
路は、そのゲートが入力端子に接続されそのドレインが
第１の制御信号入力端子に接続された第１のトランジス
タと、そのゲートが第１の電源に接続されそのドレイン
が前記第１のトランジスタのソースに接続されそのソー
スが第２の電源に接続された第２のトランジスタと、そ
のゲートが第２の制御信号入力端子に接続されそのドレ
インが第３の電源に接続されそのソースが前記第１のト
ランジスタのソースに接続された第３のトランジスタ
と、そのベースが前記第１のトランジスタのソースに接
続されそのコレクタが第１の抵抗を介して前記第３の電
源に接続された第４のトランジスタと、そのベースが第
４の電源に接続されそのコレクタが第２の抵抗を介して
前記第３の電源に接続された第５のトランジスタと、前
記第４及び前記第５のトランジスタのエミッタと前記第
２の電源との間に共通接続された定電流源とを有するこ
とを特徴とする。
【００１２】
【作用】本発明においては、第１及び第２の抵抗、第４
及び第５のトランジスタ並びに定電流源により差動回路
が構成されており、出力端子は前記第５のトランジスタ
のコレクタに接続される。そして、第１及び第２の制御
信号入力端子に夫々入力される第１及び第２の制御信号
に基づいて第１乃至第３のトランジスタの導通状態を制
御することにより、前記第４のトランジスタのベース電
圧を変化させ、これにより入力端子に入力される入力信
号に対して所定の論理判定を行うことができる。以下、
本発明に係る論理判定回路の動作について説明する。
及び第５のトランジスタ並びに定電流源により差動回路
が構成されており、出力端子は前記第５のトランジスタ
のコレクタに接続される。そして、第１及び第２の制御
信号入力端子に夫々入力される第１及び第２の制御信号
に基づいて第１乃至第３のトランジスタの導通状態を制
御することにより、前記第４のトランジスタのベース電
圧を変化させ、これにより入力端子に入力される入力信
号に対して所定の論理判定を行うことができる。以下、
本発明に係る論理判定回路の動作について説明する。
【００１３】先ず、第２の制御信号入力端子に入力され
る第２の制御信号が第３のトランジスタを非導通状態に
させているとき、第１の制御信号入力端子に入力される
第１の制御信号の電圧が十分に高ければ、第１及び第２
のトランジスタはソースフォロワとして動作する。この
ため、入力端子に入力される入力信号は前記第１のトラ
ンジスタのソースに伝達され、前記第４のトランジスタ
のベースに伝達されて、前記第５のトランジスタのベー
スに接続された第４の電源の電圧と比較される。そし
て、この比較結果が前記出力端子に出力されるので、前
記出力端子には前記入力信号の電圧に基づいてハイレベ
ル電圧又はロウレベル電圧が出力される。また、前記第
１の制御信号入力端子に入力される第１の制御信号の電
圧が十分に低ければ、前記第１及び前記第２のトランジ
スタは非導通状態になる。このため、前記入力信号の電
圧に拘らず、前記第１のトランジスタのソース電圧は第
２の電源の電圧と略同じになる。このとき、前記第４の
電源の電圧を前記第２の電源の電圧より高く設定してお
けば、前記第５のトランジスタは前記第４のトランジス
タよりも導通するため、前記出力端子にはロウレベル電
圧が出力される次に、この状態から、前記第２の制御信
号入力端子に入力される前記第２の制御信号に基づいて
前記第３のトランジスタを導通させると、前記第１乃至
第３のトランジスタは全て導通状態になる。このとき、
前記第４のトランジスタのベース電圧が前記第４の電源
の電圧よりも高くなるように前記第３のトランジスタの
大きさを適切に設定すると、前記第４のトランジスタは
前記第５のトランジスタよりも導通するため、前記出力
端子にはハイレベル電圧が出力される。
る第２の制御信号が第３のトランジスタを非導通状態に
させているとき、第１の制御信号入力端子に入力される
第１の制御信号の電圧が十分に高ければ、第１及び第２
のトランジスタはソースフォロワとして動作する。この
ため、入力端子に入力される入力信号は前記第１のトラ
ンジスタのソースに伝達され、前記第４のトランジスタ
のベースに伝達されて、前記第５のトランジスタのベー
スに接続された第４の電源の電圧と比較される。そし
て、この比較結果が前記出力端子に出力されるので、前
記出力端子には前記入力信号の電圧に基づいてハイレベ
ル電圧又はロウレベル電圧が出力される。また、前記第
１の制御信号入力端子に入力される第１の制御信号の電
圧が十分に低ければ、前記第１及び前記第２のトランジ
スタは非導通状態になる。このため、前記入力信号の電
圧に拘らず、前記第１のトランジスタのソース電圧は第
２の電源の電圧と略同じになる。このとき、前記第４の
電源の電圧を前記第２の電源の電圧より高く設定してお
けば、前記第５のトランジスタは前記第４のトランジス
タよりも導通するため、前記出力端子にはロウレベル電
圧が出力される次に、この状態から、前記第２の制御信
号入力端子に入力される前記第２の制御信号に基づいて
前記第３のトランジスタを導通させると、前記第１乃至
第３のトランジスタは全て導通状態になる。このとき、
前記第４のトランジスタのベース電圧が前記第４の電源
の電圧よりも高くなるように前記第３のトランジスタの
大きさを適切に設定すると、前記第４のトランジスタは
前記第５のトランジスタよりも導通するため、前記出力
端子にはハイレベル電圧が出力される。
【００１４】本発明によれば、高速動作に不適なＰＮＰ
型トランジスタを使用せずに、第１及び第２の制御信号
入力端子に入力される第１及び第２の制御信号に基づい
て出力端子の電圧レベルを任意に設定することができ
る。このため、従来とは異なって、入力信号の周波数が
制限されることはない。そして、第１及び第２のトラン
ジスタを流れる電流に応じてその動作速度を高めること
ができる。また、出力端子の電圧を常にロウレベル電圧
に設定する場合においては、第１乃至第３のトランジス
タには電流が流れないので、消費電流を低減することが
できる。
型トランジスタを使用せずに、第１及び第２の制御信号
入力端子に入力される第１及び第２の制御信号に基づい
て出力端子の電圧レベルを任意に設定することができ
る。このため、従来とは異なって、入力信号の周波数が
制限されることはない。そして、第１及び第２のトラン
ジスタを流れる電流に応じてその動作速度を高めること
ができる。また、出力端子の電圧を常にロウレベル電圧
に設定する場合においては、第１乃至第３のトランジス
タには電流が流れないので、消費電流を低減することが
できる。
【００１５】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１６】図１は本発明の第１の実施例に係る論理判
定回路を示す回路図である。トランジスタＱ1 はそのゲ
ートが入力端子１に接続され、そのドレインが制御信号
入力端子６に接続されている。トランジスタＱ2 はその
ゲートがバイアス電源端子８に接続され、そのドレイン
がトランジスタＱ1 のソースに接続され、そのソースが
電源線５に接続されている。トランジスタＱ3 はそのゲ
ートが制御信号入力端子７に接続され、そのドレインが
電源線２に接続され、そのソースがトランジスタＱ1 の
ソースに接続されている。トランジスタＱ4 はそのベー
スがトランジスタＱ1 のソースに接続され、そのコレク
タが抵抗Ｒ1 を介して電源線２に接続されている。トラ
ンジスタＱ5 はそのベースがバイアス電源端子４に接続
され、そのコレクタが抵抗Ｒ2 を介して電源線２に接続
されている。定電流源Ｉ1 はトランジスタＱ4 ，Ｑ5 の
エミッタと電源線５との間に共通接続されている。これ
らのトランジスタＱ4 ，Ｑ5 、抵抗Ｒ1 ，Ｒ2及び定電
流源Ｉ1 により差動回路が構成されている。なお、トラ
ンジスタＱ5 のコレクタには出力端子３が接続されてい
る。
定回路を示す回路図である。トランジスタＱ1 はそのゲ
ートが入力端子１に接続され、そのドレインが制御信号
入力端子６に接続されている。トランジスタＱ2 はその
ゲートがバイアス電源端子８に接続され、そのドレイン
がトランジスタＱ1 のソースに接続され、そのソースが
電源線５に接続されている。トランジスタＱ3 はそのゲ
ートが制御信号入力端子７に接続され、そのドレインが
電源線２に接続され、そのソースがトランジスタＱ1 の
ソースに接続されている。トランジスタＱ4 はそのベー
スがトランジスタＱ1 のソースに接続され、そのコレク
タが抵抗Ｒ1 を介して電源線２に接続されている。トラ
ンジスタＱ5 はそのベースがバイアス電源端子４に接続
され、そのコレクタが抵抗Ｒ2 を介して電源線２に接続
されている。定電流源Ｉ1 はトランジスタＱ4 ，Ｑ5 の
エミッタと電源線５との間に共通接続されている。これ
らのトランジスタＱ4 ，Ｑ5 、抵抗Ｒ1 ，Ｒ2及び定電
流源Ｉ1 により差動回路が構成されている。なお、トラ
ンジスタＱ5 のコレクタには出力端子３が接続されてい
る。
【００１７】次に、上述した論理判定回路の動作につい
て説明する。先ず、制御信号入力端子７に入力される第
２の制御信号がトランジスタＱ3 を非導通状態にさせて
いるとき、制御信号入力端子６に入力される第１の制御
信号の電圧が十分に高ければ、トランジスタＱ1 ，Ｑ2
はソースフォロワとして動作する。このため、入力端子
１に入力される入力信号はトランジスタＱ1 のソースに
伝達され、トランジスタＱ4 のベースに伝達されて、ト
ランジスタＱ5 のベースに接続されたバイアス電源端子
４の電圧と比較される。そして、この比較結果が出力端
子３に出力される。また、制御信号入力端子６に入力さ
れる第１の制御信号の電圧が十分に低ければ、トランジ
スタＱ1 ，Ｑ2 は非導通状態になる。このため、入力端
子１に入力される入力信号の電圧に拘らず、トランジス
タＱ1のソース電圧は電源線５の電圧と略同じになる。
このとき、バイアス電源端子４の電圧を電源線５の電圧
より高く設定しておけば、トランジスタＱ5 はトランジ
スタＱ4 よりも導通するため、出力端子３の電圧はロウ
レベルになる。
て説明する。先ず、制御信号入力端子７に入力される第
２の制御信号がトランジスタＱ3 を非導通状態にさせて
いるとき、制御信号入力端子６に入力される第１の制御
信号の電圧が十分に高ければ、トランジスタＱ1 ，Ｑ2
はソースフォロワとして動作する。このため、入力端子
１に入力される入力信号はトランジスタＱ1 のソースに
伝達され、トランジスタＱ4 のベースに伝達されて、ト
ランジスタＱ5 のベースに接続されたバイアス電源端子
４の電圧と比較される。そして、この比較結果が出力端
子３に出力される。また、制御信号入力端子６に入力さ
れる第１の制御信号の電圧が十分に低ければ、トランジ
スタＱ1 ，Ｑ2 は非導通状態になる。このため、入力端
子１に入力される入力信号の電圧に拘らず、トランジス
タＱ1のソース電圧は電源線５の電圧と略同じになる。
このとき、バイアス電源端子４の電圧を電源線５の電圧
より高く設定しておけば、トランジスタＱ5 はトランジ
スタＱ4 よりも導通するため、出力端子３の電圧はロウ
レベルになる。
【００１８】次に、この状態から、制御信号入力端子７
に入力される第２の制御信号に基づいてトランジスタＱ
3 を導通させると、トランジスタＱ1 ，Ｑ2 ，Ｑ3 は全
て導通状態になる。このとき、トランジスタＱ4 のベー
ス電圧がトランジスタＱ5 のベースに印加されているバ
イアス電源端子４の電圧よりも高くなるようにトランジ
スタＱ3 のサイズを適切に設定すると、トランジスタＱ
4 はトランジスタＱ5よりも導通するため、出力端子３
の電圧はハイレベルになる。
に入力される第２の制御信号に基づいてトランジスタＱ
3 を導通させると、トランジスタＱ1 ，Ｑ2 ，Ｑ3 は全
て導通状態になる。このとき、トランジスタＱ4 のベー
ス電圧がトランジスタＱ5 のベースに印加されているバ
イアス電源端子４の電圧よりも高くなるようにトランジ
スタＱ3 のサイズを適切に設定すると、トランジスタＱ
4 はトランジスタＱ5よりも導通するため、出力端子３
の電圧はハイレベルになる。
【００１９】即ち、トランジスタＱ3 が非導通である場
合に、制御信号入力端子６に入力される第１の制御信号
の電圧が十分に高いときは、トランジスタＱ1 ，Ｑ2 は
ソースフォロワとして働き、出力端子３には入力端子１
の入力信号の電圧に基づいてハイレベル電圧又はロウレ
ベル電圧が出力される。一方、制御信号入力端子６に入
力される第１の制御信号の電圧が十分に低いときには、
トランジスタＱ4 のベース電圧はトランジスタＱ5 のベ
ース電圧よりも低くなるため、出力端子３には入力端子
１に入力される入力信号の電圧に拘らずロウレベル電圧
が出力される。更に、この状態から、トランジスタＱ3
が導通すると、トランジスタＱ1 ，Ｑ2，Ｑ3 が全て導
通するため、トランジスタＱ3 のサイズを適切に選択し
てトランジスタＱ4 のベース電圧をトランジスタＱ5 の
ベース電圧よりも高く設定することにより、出力端子３
にはハイレベル電圧が出力される。このようにして論理
判定回路を構成することができる。
合に、制御信号入力端子６に入力される第１の制御信号
の電圧が十分に高いときは、トランジスタＱ1 ，Ｑ2 は
ソースフォロワとして働き、出力端子３には入力端子１
の入力信号の電圧に基づいてハイレベル電圧又はロウレ
ベル電圧が出力される。一方、制御信号入力端子６に入
力される第１の制御信号の電圧が十分に低いときには、
トランジスタＱ4 のベース電圧はトランジスタＱ5 のベ
ース電圧よりも低くなるため、出力端子３には入力端子
１に入力される入力信号の電圧に拘らずロウレベル電圧
が出力される。更に、この状態から、トランジスタＱ3
が導通すると、トランジスタＱ1 ，Ｑ2，Ｑ3 が全て導
通するため、トランジスタＱ3 のサイズを適切に選択し
てトランジスタＱ4 のベース電圧をトランジスタＱ5 の
ベース電圧よりも高く設定することにより、出力端子３
にはハイレベル電圧が出力される。このようにして論理
判定回路を構成することができる。
【００２０】本実施例によれば、高速動作に不適なＰＮ
Ｐ型トランジスタを使用せずに、制御信号入力端子６，
７に夫々入力される第１及び第２の制御信号の電圧に基
づいて出力端子３の電圧レベルを任意に設定することが
できる。このため、入力信号の周波数が制限されること
はない。また、出力端子の電圧を常にロウレベル電圧に
設定する場合においては、トランジスタＱ1 ，Ｑ2 ，Ｑ
3 には電流が流れないので、消費電流を低減することが
できる。
Ｐ型トランジスタを使用せずに、制御信号入力端子６，
７に夫々入力される第１及び第２の制御信号の電圧に基
づいて出力端子３の電圧レベルを任意に設定することが
できる。このため、入力信号の周波数が制限されること
はない。また、出力端子の電圧を常にロウレベル電圧に
設定する場合においては、トランジスタＱ1 ，Ｑ2 ，Ｑ
3 には電流が流れないので、消費電流を低減することが
できる。
【００２１】なお、本実施例においては、入力端子１に
入力される入力信号の周波数が高い場合には、ソースフ
ォロワを形成するトランジスタＱ1 ，Ｑ2 に流す電流を
増加させることにより、トランジスタＱ1 の動作速度を
高めることができ、これにより入力端子１の入力信号を
トランジスタＱ4 のベースに伝達することができる。
入力される入力信号の周波数が高い場合には、ソースフ
ォロワを形成するトランジスタＱ1 ，Ｑ2 に流す電流を
増加させることにより、トランジスタＱ1 の動作速度を
高めることができ、これにより入力端子１の入力信号を
トランジスタＱ4 のベースに伝達することができる。
【００２２】図２は本発明の第２の実施例に係る論理判
定回路を示す回路図である。なお、本実施例は図１に示
す論理判定回路を２つ設けたものであるので、図２にお
いて図１と同一物には同一符号を付してその部分の詳細
な説明は省略する。即ち、本実施例においては、２つの
論理回路は入力端子１、バイアス電源端子４，８及び電
源線２，５を共有しているものの、夫々出力端子３及び
制御信号入力端子６，７並びに出力端子１３及び制御信
号入力端子１６，１７を個別的に備えている。
定回路を示す回路図である。なお、本実施例は図１に示
す論理判定回路を２つ設けたものであるので、図２にお
いて図１と同一物には同一符号を付してその部分の詳細
な説明は省略する。即ち、本実施例においては、２つの
論理回路は入力端子１、バイアス電源端子４，８及び電
源線２，５を共有しているものの、夫々出力端子３及び
制御信号入力端子６，７並びに出力端子１３及び制御信
号入力端子１６，１７を個別的に備えている。
【００２３】本実施例によれば、第１の実施例と同様に
して、制御信号入力端子６，７，１６，１７に入力され
る各制御信号の電圧に基づいて出力端子３，１３の電圧
レベルを任意に設定することができる。従って、第１の
実施例と同様に、入力信号の周波数が制限されることは
なく、消費電流を低減することができる。
して、制御信号入力端子６，７，１６，１７に入力され
る各制御信号の電圧に基づいて出力端子３，１３の電圧
レベルを任意に設定することができる。従って、第１の
実施例と同様に、入力信号の周波数が制限されることは
なく、消費電流を低減することができる。
【００２４】例えば、図３に示す従来の論理判定回路に
おいて、差動回路に接続された定電流源Ｉ21の電流を１
００μＡに設定し、トランジスタＱ21に接続された定電
流源Ｉ22の電流を１００μＡに設定して、この論理判定
回路を１０個用意し、制御信号に基づいてその各一方の
出力端子の電圧レベルがロウレベルに固定されるように
設定した場合、その消費電流は約２μＡになる。これに
対して、図２に示す本実施例に係る論理判定回路におい
て、差動回路に接続された定電流源Ｉ1 の電流を１００
μＡに設定し、トランジスタＱ1 ，Ｑ2 がソースフォロ
ワとしてときにトランジスタＱ1 ，Ｑ2 に流れる電流を
１００μＡに設定して、この論理判定回路を１０個用意
し、制御信号に基づいてその各一方の出力端子の電圧レ
ベルがロウレベルに固定されるように設定した場合、そ
の消費電流は約１．５μＡになる。従って、本実施例に
よれば、論理判定回路の消費電流を従来に比して約２５
％低減することができる。
おいて、差動回路に接続された定電流源Ｉ21の電流を１
００μＡに設定し、トランジスタＱ21に接続された定電
流源Ｉ22の電流を１００μＡに設定して、この論理判定
回路を１０個用意し、制御信号に基づいてその各一方の
出力端子の電圧レベルがロウレベルに固定されるように
設定した場合、その消費電流は約２μＡになる。これに
対して、図２に示す本実施例に係る論理判定回路におい
て、差動回路に接続された定電流源Ｉ1 の電流を１００
μＡに設定し、トランジスタＱ1 ，Ｑ2 がソースフォロ
ワとしてときにトランジスタＱ1 ，Ｑ2 に流れる電流を
１００μＡに設定して、この論理判定回路を１０個用意
し、制御信号に基づいてその各一方の出力端子の電圧レ
ベルがロウレベルに固定されるように設定した場合、そ
の消費電流は約１．５μＡになる。従って、本実施例に
よれば、論理判定回路の消費電流を従来に比して約２５
％低減することができる。
【００２５】
【発明の効果】以上説明したように本発明によれば、第
１及び第２の制御信号入力端子に夫々入力される第１及
び第２の制御信号に基づいて第１乃至第３のトランジス
タの導通状態を制御するから、高速動作に不適なＰＮＰ
トランジスタを使用しなくても、出力端子の電圧レベル
を任意に設定することができる。このため、入力信号の
周波数が制限されることはなく、第１及び第２のトラン
ジスタを流れる電流に応じてその動作速度を高めること
ができる。また、出力端子の電圧を常にロウレベルに設
定する場合においては、第１乃至第３のトランジスタに
は電流が流れないので、消費電流を低減することができ
る。
１及び第２の制御信号入力端子に夫々入力される第１及
び第２の制御信号に基づいて第１乃至第３のトランジス
タの導通状態を制御するから、高速動作に不適なＰＮＰ
トランジスタを使用しなくても、出力端子の電圧レベル
を任意に設定することができる。このため、入力信号の
周波数が制限されることはなく、第１及び第２のトラン
ジスタを流れる電流に応じてその動作速度を高めること
ができる。また、出力端子の電圧を常にロウレベルに設
定する場合においては、第１乃至第３のトランジスタに
は電流が流れないので、消費電流を低減することができ
る。
【図１】本発明の第１の実施例に係る論理判定回路を示
す回路図である。
す回路図である。
【図２】本発明の第２の実施例に係る論理判定回路を示
す回路図である。
す回路図である。
【図３】従来の論理判定回路を示す回路図である。
１；入力端子 ２，５；電源線 ３，１３；出力端子 ４，８，１４；バイアス電源端子 ６，７，１６，１７；制御信号入力端子 Ｑ1 乃至Ｑ5 ，Ｑ21乃至Ｑ24，Ｑ31乃至Ｑ34；トランジ
スタ Ｒ1 ，Ｒ2 ，Ｒ21，Ｒ22，Ｒ31，Ｒ32；抵抗 Ｉ1 ，Ｉ21，Ｉ22，Ｉ31，Ｉ32；定電流源
スタ Ｒ1 ，Ｒ2 ，Ｒ21，Ｒ22，Ｒ31，Ｒ32；抵抗 Ｉ1 ，Ｉ21，Ｉ22，Ｉ31，Ｉ32；定電流源
Claims (1)
- 【請求項１】 そのゲートが入力端子に接続されそのド
レインが第１の制御信号入力端子に接続された第１のト
ランジスタと、そのゲートが第１の電源に接続されその
ドレインが前記第１のトランジスタのソースに接続され
そのソースが第２の電源に接続された第２のトランジス
タと、そのゲートが第２の制御信号入力端子に接続され
そのドレインが第３の電源に接続されそのソースが前記
第１のトランジスタのソースに接続された第３のトラン
ジスタと、そのベースが前記第１のトランジスタのソー
スに接続されそのコレクタが第１の抵抗を介して前記第
３の電源に接続された第４のトランジスタと、そのベー
スが第４の電源に接続されそのコレクタが第２の抵抗を
介して前記第３の電源に接続された第５のトランジスタ
と、前記第４及び前記第５のトランジスタのエミッタと
前記第２の電源との間に共通接続された定電流源とを有
することを特徴とする論理判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157573A JP2636558B2 (ja) | 1991-05-31 | 1991-05-31 | 論理判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157573A JP2636558B2 (ja) | 1991-05-31 | 1991-05-31 | 論理判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04355514A JPH04355514A (ja) | 1992-12-09 |
| JP2636558B2 true JP2636558B2 (ja) | 1997-07-30 |
Family
ID=15652646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3157573A Expired - Fee Related JP2636558B2 (ja) | 1991-05-31 | 1991-05-31 | 論理判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636558B2 (ja) |
-
1991
- 1991-05-31 JP JP3157573A patent/JP2636558B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04355514A (ja) | 1992-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 11 |
|
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|
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