JP2717112B2 - 二重ポートタイミング制御器 - Google Patents

二重ポートタイミング制御器

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JP2717112B2
JP2717112B2 JP63082136A JP8213688A JP2717112B2 JP 2717112 B2 JP2717112 B2 JP 2717112B2 JP 63082136 A JP63082136 A JP 63082136A JP 8213688 A JP8213688 A JP 8213688A JP 2717112 B2 JP2717112 B2 JP 2717112B2
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デイル・イー・ギューリック
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アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals

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  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
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Description

【発明の詳細な説明】 ［関連の同時係属中の出願との相互関係］ 本出願に特に興味のある同時係属中の出願はアラン
T.クラーク（Alan T.Clark）と、ハディ イブラヒーム
（Hadi Ibrahim）と、アーサー F.ラング（ArthurF.La
nge）のための「ディジタル加入者制御器（Digital Sub
scriber Controller）」と題する、1985年７月26日に出
願された米国特許出願連続番号第759,622号と、D.ギュ
ーリック（Gulick）と、T.ロウェル（Lawell）と、C.ク
ロウ（Crowe）のための「高められた汎用非同期受信機
−送信機（Enhanced Universal Asynchronous Receiver
-Transmitter）」と題する、1987年４月２日に出願され
た米国特許出願連続番号第035,684号と、D.ギューリッ
クと、T.ロウェルと、C.クロウのための「データリンク
制御器の一時一パケット報告（Packet-At-A-Time Repor
ting in a Data Link Controller）」と題する、1987年
４月３日に出願された米国特許出願連続番号第035,817
号と、D.ギューリックおよびT.ロウェルのための「フレ
キシブルマルチプレクサを有するデータリンク制御器
（Data Link Controller with FlexibleMultiplexe
r）」と題する、1987年４月３日に出願された米国特許
出願連続番号第035,683号と、D.ギューリックと、T.ロ
ウェルと、C.クロウのための「データプロトコル制御器
（Data Protocol Controller）」と題する、1987年４月
３日に出願された米国特許出願連続番号第034,822号と
があり、これらすべては本出願の譲受人に譲渡された。
［発明の分野］ この発明は集積回路上の要素の制御に関するものであ
って、特に局所プロセッサおよびホストプロセッサによ
り共用されるメモリのアクセスに関するものである。
［発明の背景］ 集積回路（IC）はIC上の種々の要素の制御のため外部
の「局所」プロセッサを採用してもよい。ICはまたICか
ら受信されるかまたはICに送信されるデータの記憶のた
めに外部メモリ要素を採用してもよい。
そのようなローカルシステムと関連して、「ホスト」
プロセッサが用いられていてもよくかつ局所プロセッサ
とホストプロセッサの間で外部メモリを共用することが
望ましい。
費用の理由で外部メモリ要素として通常のランダムア
クセスメモリ（RAM）を採用しかつ純粋にローカルシス
テムと互換性を維持することが望ましい。
さらに、共用RAMを利用してプロセッサ間の通信を提
供することができるのが望ましい。
［発明の要約］ プロセッサ間の通信レジスタとともに用いられ得る二
重ポートタイミング制御器（DPTC）は集積回路の統合サ
ービスデータプロトコル制御器と関連して用いられる共
用RAM（Ｓ−RAM）を提供する。Ｓ−RAMは局所プロセッ
サまたはホストプロセッサのいずれかでアクセスされ得
る。DPTCは通常のRAMがＳ−RAMとして動作させることを
可能にする制御信号を提供する。これらの信号はメモリ
サイクルタイミング信号と、ホストシステムバスと局所
プロセッサシステムバスとを離すために必要なバッファ
およびラッチさらにセマフォレジスタを介してプロセッ
サ間の通信を可能にする割込信号の発生のための制御信
号とを含む。
Ｓ−RAMへのアクセスを仲裁するこの発明の別の局面
では、DPTCは双方向のプロセッサ間割込をストアし、局
所プロセッサおよびホストプロセッサの間でハイレベル
のメッセージを通過させるための調整を提供するセマフ
ォレジスタを含む。
［好ましい実施例の詳細な説明］ 第１図を参照すると、端末装置アダプタ（TA）の統合
データプロトコル制御器（IDPC）10が例示的に利用され
ている。ここで引用のために援用される「ディジタル加
入者制御器（A Digital Subscriber Controller）」と
題され、本出願の譲渡人に譲渡された、関係のある相互
関連の同時係属中の に出願された米国特許出願
連続番号第 において記述されているようなディ
ジタル加入者制御器（DSC）12が双方向バス14によってI
DPC10に、すなわちDSC12の直列ポートによってIDPC10の
直列バスポートに接続されて第１図に示される。（バス
14に隣接して表わされている数字「４」は４個の信号が
バス14上で並列に搬送されていることを示し、この符号
はこの発明を説明する際に利用される種々の図面にこれ
より用いられる。）関連のある同時係属中の出願で説明
されたように、DSC12はネットワーク終了（NT）装置を
「Ｓ」インターフェイスでTAに相互接続する。そうし
て、種々のＤおよびＢチャネルは通信網から離されてデ
マルチプレクスされ、そしてTAに送られ、逆に別々のＢ
およびＤチャネルは回路網を送信するためにマルチプレ
クスされる。双方向データバス16はDSC12とIDPC10とを
相互接続させ、データバス16はこれらの要素間およびマ
イクロプロセッサ18やリードオンリメモリ（ROM）20や
ランダムアクセスメモリ（RAM）22の間でＢおよびＤチ
ャネル情報を搬送する。
マイクロプロセッサ18はアドレスラッチ24にバス16上
でまた伝えられる（データ信号で時分割マルチプレクス
される）低位バイトのアドレス信号を発生しかつラッチ
24にバス26上で伝えられる上位のバイトアドレス信号を
発生する。ラッチは次にこのアドレス信号をバス28を介
してIDPC10、DSC12、ROM20およびRAM22に送る。マイク
ロプロセッサ18によって発生されるクロック（CLK）
と、チップ選択（CS）と、読出（RD）書込（WR）信号は
IDPCやDSCやROMおよびRAMにそれぞれ信号ライン30と、3
2a−ｄと、34および36を介して搬送される。マイクロプ
ロセッサ18によって発生されるアドレスラッチ可能化
（ALE）信号は信号ライン36を介してアドレスラッチ24
の可能化（Ｅ）端子に伝えられる。これらの信号の意味
および動作は当業者にとって明らかであろうのでここで
はこれ以上説明されない。
最後に、データリンク制御器割込（DLCINT）信号と汎
用非同期受信機送信機（UART）割込（UARTINT）信号はI
DPC10からそれぞれ信号ライン38および40を介してマイ
クロプロセッサ18のINT0およびINT1の端子に伝えられ
る。それらの意味および動作はこれより先に説明される
であろう。
２個のラインドライバ42および44はそれぞれIDPC10の
UARTセクションに結合された全二重直列データ送信およ
び受信機能を提供するIDPC10に接続されて示される。種
々の制御信号は当業者によって明らかに理解されるであ
ろうように第１図に例示される要素間で伝えられること
が必要とされるが、簡潔さのためにそれらは示されてい
ない。
IDPC10はIDPC10に接続されるマイクロプロセッサ18
（「局所プロセッサ」）で動作しているソフトウェアに
よって読出されかつ書込まれる内部状態および制御レジ
スタによって制御される。一方、IDPCレジスタはメモリ
20または22にまたは入力／出力デバイスにマップされ得
る。IDPCレジスタはマイクロプロセッサ18のアドレスス
ペースに置かれる64バイトブロックを占有する。このブ
ロックの開始アドレスはIDPCチップ選択信号を選択する
ために用いられるIDPC10の外部のアドレスデコード論理
によって決定される。
１個より多いマイクロプロセッサを含むシステムでは
（たとえば、FPU（「ホストプロセッサ」）および局所
プロセッサを有するパーソナルコンピュータ），局所プ
ロセッサのみしかIDPCレジスタをアクセスできない。ID
PCは２個のプロセッサがIDPC外部バス16上でRAM22を共
用することを可能にするためにバス仲裁ハードウェアを
含むが、局所プロセッサ以外のプロセッサがIDPCレジス
タをアクセスすることができるようなそれに対応する組
込まれた仲裁はない。同様に、IDPCはIDPC外部バス16に
接続されていないデバイス（ホストRAMを含む）をアク
セスするための局所プロセッサのメカニズムを提供して
いない。
しかしながら、「ホスト」プロセッサは局所プロセッ
サ18に要求することによってIDPC動作を間接的に制御す
ることができる。これはIDPC10によって与えられるバス
仲裁（メモリ共用）およびプロセッサ間割込機構を介し
て達成される。この配置における説明は第23図と関連し
て以下で述べられる。
要約すると、ホストプロセッサは指令（たとえば「Ｂ
チャネルでデータを送れ」）や関連したパラメータをID
PC外部バス16上でRAM22の１組の連続位置に書込む。RAM
22のこの部分（「メイルボックス」と呼ばれる）は局所
プロセッサ18にソフトウェアがホストプロセッサからの
指令がその特定のアドレスに置かれるであろうというこ
とを「知っている」ことを除いて、IDPC外部バス16上の
RAMの残りのものと何ら違いはない。いずれかのプロセ
ッサがメイルボックスをアクセスすることが可能となる
IDPCバス仲裁の動作はソフトウェアに対して完全に透明
である。ホストプロセッサはメイルボックスに指令が存
在しているということを局所プロセッサに知らせるため
にIDPCプロセッサ間割込機構を利用する。局所プロセッ
サはホストプロセッサに指令の結果や状態を同様に通知
し、IDPC外部バス上のRAMの予め配置された位置に書込
み、IDPCプロセッサ間割込機構を利用してホストプロセ
ッサに割込む。
IDPC10内部の４個の主要な要素は第２図に示される
が、それらはマイクロプロセッサインターフェイス（MP
I）50と、データリンク制御器（DLC）52と、汎用非同期
受信機送信機（UART）54と、二重ポートタイミング制御
器（DPTC）56とである。信号ライン57はMPI50によって
発生されたクロック信号をDLC52と、UART54と、DPTC56
に伝える。双方向バス58、60および62はすべての主要ブ
ロックのIDPC10と、DLC52と、UART54と、DPTC56とを相
互接続させる。バス58はMPI50によって６導線アドレス
信号ライン上で受信されたアドレス信号を伝える。バス
60はMPI50によって８導線データ信号ラインで受信され
たデータ信号を伝える。バス62はチップ選択（CS）、書
込（WR）、読出（RD）信号およびパワーダウン／リセッ
ト（PD,RESET）信号を受取るMPI50によって発生される
制御信号を伝える。第２図に示される種々の信号ライン
を含むUART54およびDPTC56のより完全な説明は第21図な
いし第25図と関連してなされるであろう。
MPI50はDLC52とUART54とを外部マイクロプロセッサ18
に接続する。MPI50の設計および構成は従来のものであ
って当業者には理解できるであろう。したがって、ここ
では説明されない。これにより先に説明されるであろう
ように、DLC、UARTおよびDPTCはユーザがアクセス可能
なレジスタを有する。64バイトのアドレススペースはMP
I50によって31バイトのUARTスペースと、32バイトのDLC
スペースと、１バイトのDPTCスペースに細分される。個
々のスペースのアドレスデコードはUARTやDLCおよびDPT
Cの内部で行なわれる。64バイトスペースは以下のよう
に割当てられる。
アドレス 使用 00-31 DLC 52 32-62 UART 54 63 DPTC 56 IDPC10のDLC部分52は直列バスポート（SBP）とIDPCの
３個の内部並列バス58、60および62との間の全二重イン
ターフェイス（同時の送信および受信）を提供するタス
クを有する。16バイトの受信および送信先入れ先出し方
式FIFOバッファと２個の外部直列メモリアクセス（DM
A）を別々に利用することによって、DLC52は外部メモリ
20および22およびSBPからとそこへのデータの動きを提
供する。DLCはローレベルの（ISO層２−）ビット向きプ
ロトコル処理をこのデータ上で行なう。支持される主要
なプロトコルはSDLCと、HDLCと、LAPB（X.25）と、LAPD
である。
第３図はDLC52の主要機能ブロックを強調しているIDP
C10の機能ブロック図である。MPI50は外部データおよび
アドレスバス16および28（第１図）同様、制御ライン3
0、32a、34、36および38を内部バス58、60および62（第
２図）と相互接続させて示される。IDPC10のDPTC56とUA
RT54のセクションはバス58と60と62とに接続される。ID
PC10のDLC52の部分は第３図に示され、５個の主要な機
能ブロックを含んでいる。送信先入れ先出し方式（XMIT
FIFO）レジスタ100は内部バス58と60と62とに接続され
る。送信機102はXMIT FIFO100と内部バス58、60および6
2と、直列バスポート（SBP）104とに接続される。受信
先入れ先出し方式（RECV FIFO）レジスタ106は内部バス
58、60および62に接続される。受信機108はRECV FIFO10
6と内部バス58、60および62と、SBP104とに接続され
る。送信機102と受信機108は各々状態、指令および制御
レジスタを含む。すべてのプログラム可能レジスタおよ
びデータレジスタ呼ばれるFIFOの一部分はバス58、60お
よび62を介してアクセスされ得る。これらのレジスタは
直接にマイクロプロセッサ18のメモリスペースにマップ
されかつこれより先に詳細に説明される。
直列バスポート（SBP）104は直列クロック（SCLK）信
号と、送信クロックで時間でマルチプレクスされた（XM
ITCLK）直列フレーム同期（SFS）を受取り、かつ直列バ
ス出力（SBOUT）信号を発生する。DLC52送信機および受
信機部分の動作の説明にはSDLCやHDLCやLAPB（X.25）お
よびLAPDのようなビット向きプロトコル（BOP）の理解
が必要である。
ビット向きプロトコルは通信網上のデータの送信を容
易にする１組の規制および技術を提供する。これはプロ
トコルの上位レベルの作業−シーケンス番号，肯定応答
など−に関しておらず、なぜならこれらは局所プロセッ
サ18上で動作するソフトウェアの責任であるからであ
る。この説明はDLC52のハードウェアに影響を及ぼすプ
ロトコルの局面に集中している。
BOPはパケット内のデータの送信を要求する。パケッ
トは独特のフラグ文字によって制限されずかつアドレ
ス、いくつかの制御情報、データ自身およびエラー検出
コードを含む。アドレスはデータの送り側と受信側を識
別する。制御情報はデータの流れを管理するためにプロ
トコルのハイの方のレベルによって利用される。情報フ
ィールドに含まれ得るデータはユーザ情報である。プロ
トコル制御のために用いられるパケットはしばしば情報
フィールド（すなわち唯一のオプショナルフィールド）
を省く。エラー検出コードは周期冗長検査（CRC）であ
り、かつDLC52はCCITT-CRCコードを利用する。アドレ
ス、制御、データおよびエラー検査に加えて、BOPはフ
ラグ、ビット詰込み、および放棄文字などの機構を採用
する。以下のセクションはBOP言葉と機能の用語集であ
る。これらはDLC52の説明を通して用いられるであろ
う。
ビット向きのプロトコルでは、環境データがフレーム
で送信される。SDLCや、HDLCや、LAPB（X.25）やLAPDの
ようなプロトコルは同じ基本フレームフォーマットを共
用する。すなわち、 ８ビットフラグ文字はすべての上で延べられたプロト
コルと同じである。それは01111110である。そのビット
パターンは、「ビット詰込み（bit stuffing）」技術
（後で述べられる）が６個の連続の「１」がフレームの
パケット部分にあることを可能にしないので、パケット
内で独自ではない。フラグ文字は３個の機能を果たす、
すなわち開フラグとして、閉フラグとして、パケット内
の充填文字としてである。
開フラグは非フラグや非放棄文字の前に、最後の（お
そらく唯一の）フラグとして規定される。（放棄文字は
以下に規定される。）すべての有効パケットはフラグで
始まらなくてはならない。開フラグはパケットの開始を
示す。フラグがインターフレーム充填文字として利用さ
れるとき、非フラグ、非放棄文字は先行するフラグが開
フラグとして識別され得る前に受取られなくてはならな
い。種々のBOPの下位レベル間の主な違いはアドレスフ
ィールドである。すべてのアドレスは長さがバイトの整
数である。一般にアドレスは長さが１バイトか、２バイ
トかまたはＮバイトであり得る。
Ｎバイトの長さのアドレスの長さはアドレスの各ガイ
ドでの最下位ビットの値によって決定される。拡張アド
レスビット（EA）と呼ばれるこのビットはアドレスの最
後のバイトを識別する。すべてのＮバイトの長さのアド
レスのバイトはアドレスの最後のバイトを除いて零にク
リアされるEAビットを有するであろう。１にセットされ
るEAビットの存在はバイトがアドレスの最後のバイトで
あることを示す。アドレスフィールドの長さはショート
フレームの検出に影響を与える。
いくつかのプロトコルにおいて、アドレスの第１のバ
イトの第２のビット（ビット１）はフレームが指令かま
たは応答かのいずれかを示すために利用される。指令／
応答ビット（C/R）と呼ばれるこのビットはアドレスを
無効にすることなしに１または０であり得る。
制御フィールドはアドレスフィールドの直後にある。
DLC52はパケットデータとして制御フィールドを扱う。
すなわち、DLCは制御フィールドの内容物に応答してい
かなる行動もとらない。制御フィールドは１または２バ
イトの長さのいずれかであり得る。制御フィールドの長
さはショートフレームの検出におけるインパクトを有す
る。
情報フィールドは存在するなら制御フィールドに続き
かつフレーム検査シーケンスの前にある。情報フィール
ドがユーザ間で送信されているデータを含む。情報フィ
ールドはバイトの整数を含みかつIDPC10に対して64Kバ
イトの長さまで（アドレスおよび制御の長さを引く）可
能である。
フレームチェックシーケンス（FCS）は16ビットワー
ドであって、これはCRC発生器によって発生されかつCRC
検査器によってチェックされる。数学的に、それは以下
の、すなわち Ｘ［Ｘ15＋Ｘ14＋Ｘ13＋…＋Ｘ2＋Ｘ＋１］をジェネ
レータ多項式Ｘ16＋Ｘ12＋Ｘ5＋１によって除算した
［モジュロ２］の残り（ここでＫは含みはしないが開フ
ラグの最後のビットと透明さのために挿入されたビット
を除いたFCSの最初のビットとの間に存在するフレーム
のビット数である。）と Ｘ16で乗算した後、含みはしないが開フラグの最後の
ビットとFCSの最初のビットとの間の透明さのために挿
入されるビットを除いたフレームの内容物のジェネレー
タ多項式Ｘ16＋Ｘ12＋Ｘ5＋１によって除算［モジュロ
２］された残り の合計［モジュロ２］の１の補数である。
閉フラグはフレームの最後のフィールドである。それ
はフレームの最後を示しそしてFCSが検査されるべき信
号を送る。
パケットはフレームから開および閉フラグを引いたも
のである。フレームがDLC52によって与えられるリンク
上を送信されていないとき、リンクは「遊んでいる」と
言われる。リンクが遊んでいるときDLC送信器102はマイ
クロプロセッサ18によってプログラムされてすべて１の
パターンを送ることができる。これはマーク遊び（MI）
状態とみなされる。特に、MIは少なくとも15個の連続の
１と規定される。
フレームの前と間に、折返しフラグがリンク上を送信
され得る。これはフラグ遊び（FI）状態とみなされ、か
つマイクロプロセッサ18のプログラム制御によって選択
される。
DLC受信機108はそれが可能化されるときインフレーム
であると言われ、かつ第１の非フラグ、非放棄文字は少
なくとも１つのフラグを受取った後に受取られる。イン
フレームは閉フラグが検出されるまで有効であって、放
棄文字が受取られるかまたはエラーが検出される。DLC
送信機102は送信機が放棄シーケンスを送るように指令
されていないとすると、それが開フラグを送り初め閉フ
ラグの最後のビットが送信されてしまうまでインフレー
ムであると言われる。
DLC受信機108または送信機102はそれが可能化されて
インフレームでないときはいつでもアウト・オブ・フレ
ームであると言われる。
少なくとも７個の連続１ビットのいかなるパターンも
放棄文字であると言われる。放棄文字は物理的エンティ
ティであって、動作である放棄条件と混同してはならな
い。放棄条件は単に放棄と呼ばれ、以下に説明される。
放棄文字とマーク遊び条件との間には微妙な違いがある
ことに気付くことは重要である。折返し放棄文字は必ず
しもマーク遊び条件を構成しない。７個の１に続く０の
パターンの繰返し （111111101111111011111110…）は一連の放棄文字で
あるがマーク遊びではない。マイクロプロセッサ18によ
って放棄を送るように指令されるとDLCは少なくとも１
個の「01111111」を送る。
放棄条件はDLC受信機108がインフレームの間放棄文字
の検出に応答して起こる動作である。放棄は受取られる
パケットの終了と廃棄を引き起こす。放棄はビット境界
と同様バイト境界上で検出され得るという点で非同期事
象である。
ビット詰込みとしばしば呼ばれる零ビット挿入／削除
はデータの透明さを与えるために用いられる技術であ
る。これによって、パケットデータパターンはそれらが
受信されたデータの流れの中で現われると、フラグ、放
棄またはマーク遊びとして現われることが妨げられる方
法が意味される。フラグ、放棄またはマーク遊び条件は
すべて６個以上の連続の「１」ビットからなる。ビット
詰込み技術はビットごとに（開フラグの後の第１のビッ
トからFCSの最後のビットまで）送信機102によって送信
されるべきパケットの内容を調べ、５個の連続の１のい
かなるパターンの後にビットの流れの０を挿入し、こう
して６個以上の１がデータの流れ内に現われないことを
確実にする。代わって受信機108はデータの流れを調べ
て５個の連続の「１」ビットに続く挿入された０を取除
く。この意味は、フラグ、放棄およびマーク遊びの発生
および検出は０の挿入および削除ユニットの回路網の側
で行なわれなくてはならないということである。
BOPは有効パケットの最小の長さを特定する。これは
通常４個か、５個または６個のバイトである。この正当
な最小数のパケット内のバイトより少ないもので受取ら
れるいかなるフレームもショートフレームと呼ばれ、廃
棄すべきエラーと考えられる。
理論的にはフレームは特定された最小より長いいかな
る長さでもあり得る。しかしながら、実際においては最
大パケット長さはFIFO100および106バッファがオーバラ
ンしないように設定されなくてはならない。この長さは
ダイナミックであって、かつデータ呼出に基づいてデー
タ呼出上で変化することができる。そのパケットがこの
最大の長さを越えるいかなる受取られたフレームもロン
グフレームと呼ばれ、エラーであると考えられる。ロン
グフレームのエラーの検出はバイトの最大の正当な数を
越えるとすぐに起こり、これは全体のフレームが受取ら
れてからではない。
もし閉フラグが検出されバイトの非整数が受取られる
なら、（すなわちフラグに先行する文字は８ビットより
少ない）、非整数のバイトエラー条件が存在する。
バイトは昇数順に送信され、バイトの内側では最下位
ビット（ビット０）は第１に送信される。しかしなが
ら、FCSはこの発明と逆に数えられかつ送信される。
第３図に示されるように、DLC52の送信機部分100およ
び102はオフチップメモリ22とデータ通信網への直列ポ
ート404との間にある。ソフトウェア制御のもとでマイ
クロプロセッサ18はアドレスと、制御と、パケットの情
報部分とを含むメモリ22にデータブロックを立てる。デ
ータのこのブロックは１度に１バイト、DMAかまたはプ
ロセッサされた入出力のいずれかを介して送信FIFO100
に動かされる。送信機102は下方フラグを送り、データ
のブロックを送信し、FIC（もし選択されるなら）を発
生して送信し、閉フラグを送信する。データの流れの極
性はそれが送信されるので所望されるのであれば逆にさ
れ得る。パケット間で送信機100はプログラムされてす
べての１のパターン（マーク遊び）かまたは折返しフラ
グ（フラグ遊び）を出力する。パケットの送信は指令／
制御レジスタ（ビット０）にセットされている送り放棄
ビットに応答して放棄シーケンスを送ることによって終
了され得る。
第４図を参照すると、DLC52の送信機セクション100お
よび102のブロック図が内部バス58、60および62と並列
−直列シフトレジスタ110とを相互接続する16バイトのX
MIT FIFO100を示す。送信機102内の状態および制御レジ
スタ112はバス58、60および62に接続される。制御信号
は第４図には示されていないライン上で送信機102と状
態および制御レジスタ112の種々の要素間で搬送され
る。付録のＡにはDLC状態および制御レジスタの完全な
説明が含まれている。
シフトレジスタ110によって発生されたデータ信号は
ライン114上で2:1マルチプレクサ（MUX）116に伝えら
れ、このマルチプレクサはまた信号ライン118を介して
周期冗長コード（CRC）発生器120によって反転増幅器12
2を介して発生される信号を受取る。CRC発生器120はシ
フトレジスタ110によって発生されたデータ信号をライ
ン14上で受取る。2:1MUX116によって選択された信号は
信号ライン126を介して０ビット挿入ユニット124に伝え
られる。０ビット挿入ユニット124は信号ライン128を介
してシフトレジスタ110およびCRC発生器120に伝えられ
るシフトクロック信号を発生する。
2:1のマルチプレクサ（MUX）130は０ビット挿入ユニ
ット124によって発生された信号を信号ライン132を介し
て受取りかつフラグ、放棄発生器134によって発生され
た信号を信号ライン136を介して受取る。2:1MUX130によ
って選択された信号は信号ライン138を介して直列バス
ポート104に伝えられる。SBP104は０ビット挿入ユニッ
ト124とフラグ、放棄発生器134に信号ライン140上で伝
えられるタイミング信号を発生する。
送信機100および102の主要要素は第４図にブロック形
式で示され、第５図ないし第９図と関連してより詳細に
説明される。第５図を参照すると、送信FIFO100はFIFO
バッファ150と、送信バイトカウントレジスタ152と、送
信バイトカウンタ154と、DMAデータ要求発生論理156
と、しきい値比較論理158とを含む。
送信バイトカウンタレジスタ152は読出／書込レジス
タであって、かつ内部バス58、60および62に接続され信
号ライン162を介してFIFOバッファ150によって発生され
るLOAD信号を受取る。それはまたフラグ、放棄発生器13
4によって発生されたSEND ABORT信号を信号ライン164を
介して受取る。送信バイトカウンタ154はまたLOADおよ
びSEND ABORT信号を受取りかつバス166を介してレジス
タ152に接続される。カウンタ154はFIFOバッファ150に
よって発生されたCOUNT信号を信号ライン168を介して受
取りかつカウンタ154によって発生されたSET TAG信号は
FIFOバッファ150に信号ライン170を介して伝えられる。
カウンタ154によって発生される０に等しい送信バイト
カウンタ（TBC＝０）信号はライン170を介してデータ要
求発生論理156に伝えられかつしきい値比較論理158によ
って発生されるしきい値到達（THLD RCHD）信号はライ
ン172を介して論理156に伝えられる。論理158は信号ラ
イン174を介してFIFOバッファ150に接続されかつまた内
部バス58、60および62に接続される。
FIFOバッファ150は深さが16バイトで幅が９ビットで
ある（８個のデータビットと１個のタグビットで、タグ
は「送信パケットの最後のバイト」を示す）。データは
マイクロプロセッサ18によってプログラムされるFIFOデ
ータレジスタ160と言われるバッファの「底」に、入出
力またはDMAを介してロードされる。データはマイクロ
プロセッサ18によって与えられるクロック速度で最も高
い非充填FIFO150の位置にまでそこから動かされる。
データは並列−直列シフトレジスタ110によってバッ
ファからアンロードされる。ローディングおよびアンロ
ーディング動作はマイクロプロセッサクロックに対して
非同期である。バッファ150はリセットですなわち放棄
が送信されたときクリアされる。バッファ150と関連し
ているのはしきい値比較論理158によって発生されるし
きい値達成信号である。この信号はバッファ内のバイト
の数が状態および制御レジスタ112内のFIFOしきい値レ
ジスタにストアされたしきい値レベル以下であるときは
いつでも活動状態である。しきい値到達信号バッファ15
0が再びロードされるべきであることの印としてデータ
要求発生論理156に伝えられる。しきい値到達信号はFIF
O状態レジスタビット２に報告される。データ要求１（D
RQ1）割込信号はFIFOバッファ150のレベルがしきい値レ
ベルに立下がったときデータ要求発生論理156によって
発生される。DRQ1はIDPC10の外部端子に伝えられる。
FIFOバッファ150のユーザアクセス可能位置はデータ
レジスタ160である。バッファ150はデータレジスタが空
かどうか（利用可能か）を反映する状態信号を発生す
る。この信号のバッファ利用可能な送信FIFO状態レジス
タ（付録Ａ）のビット３内に報告される。ビットはデー
タレジスタが空のときはいつでもセットされかつデータ
レジスタが書込まれるとクリアされかつデータレジスタ
の真上のバッファ１は一杯である。バッファ利用可能ビ
ットのクリアでのこの最後の規定はビットがクリアする
ことを妨げ、データレジスタが次のクロックサイクルで
空にされるときにリセットされるだけである。
もし並列−直列シフトレジスタ110が空のバッファか
らバイトをアンロードしようとするなら、アンダーラン
条件が存在する。これによってエラーが送信FIFO状態レ
ジスタのビット４を介して報告される。マスク可能割込
がこのビットをセットすることによって発生される。ア
ンダーランに応答して、放棄はDLC52の他で発生する。
これによって送信バイトカウンタレジスタ152および送
信バイトカウンタ154が０にリセットされ、かつFIFOバ
ッファ150はクリアされるようになる。
送信バイトカウントレジスタ（TBCR）152は送信され
るべき（開フラグと、FCSと、閉フラグとは除く）パケ
ットの長さを保持する。この値は内部バス58と、60と62
とを介してマイクロプロセッサ18ソフトウェアによって
TBCR152にロードされる。TBCR152はDLC52がリセットさ
れたら、または放棄が送信されたらクリアされる。DLC
送信機102がアウトオブフレームであるとき、TBCRの内
容はそれがTBCRに書込まれるのと同時に送信バイトカウ
ンタ154にロードされる。TBCRの内容はまたパケットの
最後のバイト（そのようにタグが付けられた）はFIFOバ
ッファ150から取除かれると送信バイトカウンタにまた
ロードされる。（これは、もしTBCRが送信機がインタフ
レームの間交信されるなら正しい値がTBCにロードされ
ることをまた確実にする。） TBCRのローディングはもしTBCRがこのときに書込まれ
ているなら遅らされる。
送信バイトカウンタ（TBC）154は所与のパケットでバ
ッファ150にロードされるバイトの数をカウントするた
めに用いられる。TBC154は送信バイトカウンタレジスタ
からロードされバッファにロードされる各バイトごとに
１度減分される。TBC154の内容が０に達すると、TBCが
０に到達するようにさせたバイトがパケットの最後のバ
イトとしてタグが付けられる。このタグはそのバイトの
９番目のビット位置を１にセットすることによって作ら
れる。バッファ159は９ビット幅であることを思い出す
とよい。９番目のビット位置はこのタグを保持するため
に用いられ、これはバッファを介して最後のデータバイ
トとともに動く。タグはTBCRからTBCをロードするため
に用いられかつパケットの最後はDLCに示される。
データ要求発生論理156はデータ要求（DRQ1）信号を
発生する。DRQ1は活動状態のときDNAにバッファ150がデ
ータのローディングの間利用可能であることを示す。DR
Q1信号はTBC154が０でなくかつFIFOバッファ150がタグ
の付いたバイトを含まず、かつバッファ150のレベルが
プログラムされたしきい値より低い（FIFOしきい値レジ
スタのビット３ないし０）のとき活動状態になる。DRQ1
はTBC＝０信号が発生されるかまたはバッファ150が一杯
になるまで活動状態のままである。この態様でバッファ
150のレベルがしきい値にまで下がりバッファにロード
されるべきデータがそれ以上パケットに存在しないと
き、DRQ1は活動状態になる。DRQ1はバッファが完全に一
杯であるかまたはパケットの最後のバイトがバッファに
ロードされるまで活動状態のままである。これによって
たとえTBCR152がパッケージの最後のバイトが送信され
る前に書込まれたとしても、DRQ1はタグの付いたバイト
がバッファから除去されるまで非活動状態のままである
ので、１度もバッファ内の１つより多いパケットからの
データは存在し得ないことが確実となる。
DRQ1はTBC154がリセットで０にクリアされるのでリセ
ットによって非活動状態に間接的にされる。DRQ1はこの
場合TBCR152が書込まれる（０はなし）や否や活動状態
になる。
第６図を参照すると、データは送信FIFO100から１度
に１バイト８ビットシフトレジスタ110に伝えられる。
各バイトはシフトクロックの受取りによって連続的にシ
フトレジスタ110からシフトされ、このシフトクロック
は０ビット挿入ユニット124によって与えられる。シフ
トレジスタによって発生される信号はCRC発生器120に伝
えられかつ２−１マルチプレクサ116に伝えられる。
シフトレジスタ110はFIFOバッファ150からシフトレジ
スタ110へのデータの動きを達成するロード制御信号を
発生するために責任がある。第１のロードはIDPCまたは
DLCリセットの後か、またはフレームの最後のバイト
（そのようにタグが付けられた）がシフトレジスタ110
を離れた後に自動的に可能化にされる。そのロードはデ
ータのバイトがFIFOバッファの一番上に到達するや否や
起こるであろう。その後、シフトレジスタ110はパケッ
トの最後のバイトがロードされるまで、レジスタ110に
伝えられるLOAD信号を発生する８で除算のカウンタ110a
のために８番目のシフトクロックサイクルごとにそれ自
身をロードするように試みる。
カウンタ110aはDLCがリセットにあり、送信機が遊び
の状態で放棄、フラグまたはLCSを送信するときリセッ
トに保持される。パケットの最初のバイトがFIFOバッフ
ァ150の一番上に到達するとそれは自動的にシフトレジ
スタ110にロードされる。この動作はシフトレジスタを
介してシフトクロックをゲーティングし、かつリセット
制御を８で除算のカウンタ110aから除去することを０ビ
ット挿入ユニットに示す。
データはシフトクロックの立下がり端縁でシフトレジ
スタ110からシフトされる。シフトクロックは０ビット
挿入124によって発生されほぼ送信機データ速度で動作
し、０ビット挿入ユニットは５個の連続の１ビットに続
くシフトクロックサイクルの長さを全ビット時間だけ増
加させる。これによって０がデータの流れ内に挿入され
得る（挿入は直列−並列シフトレジスタ110の後で発生
する。）臨時シフトクロックサイクルの衝撃係数を変化
させることを除いて、０挿入処理はシフトレジスタ110
の動作に何ら影響を与えない。シフトクロックは送信機
クロック（XMITCLK）と同期している。送信機102がシフ
トレジスタからデータをシフトしていないとき（すなわ
ち、送信機がリセットか遊びのいずれかの状態でフラグ
を送信するか、放棄を送信するかまたはFCSを送るかす
るとき）、シフトクロックは０ビット挿入ユニットでブ
ロックされる。
シフトレジスタ110はリセットまたは放棄によってク
リアされる。
第４図を再び参照すると、CRC発生器120はフレームチ
ェックシーケンス（FCS）と呼ばれる16ビットワードを
発生する。この動作を説明する数学の方程式はこの上で
記載されている。CRC発生器20の設計および構造は当業
者にとっては周知であるのでここではさらには説明され
ない。
並列−直列シフトレジスタ110およびCRC発生器120に
よって発生される信号は２−１マルチプレクサ116を介
して０ビット挿入ユニット124に伝えられる。パケット
のデータ部分の間、アドレスや制御および情報フィール
ドは「データ」と呼ばれ、マルチプレクサ116はシフト
レジスタ110からデータを送る。パケットのデータ部分
の最後のビットがシフトレジスタ10からシフトされた
後、FCSはもしCRC発生器が可能化されているなら、CRC
発生器120から送られる。
2:1MUX116制御信号は2:1MUX116がFCSが実際に送信さ
れているときを除いて並列−直列シフトレジスタ110か
らデータ経路を選択することを引き起こす。
データの透明度を保つために、DLC送信機102は開フラ
グおよび閉フラグ（アドレス、制御、情報およびFCSフ
ィールドを含む）の間のフレーム内容を調べて、０ビッ
ト挿入ユニット124がすべての５個の連続した１の後で
０ビットを挿入することを引き起こす。これはフラグお
よび放棄シーケンスがデータの流れの中にシミュレート
されていないことを確実にするために行なわれる。さら
に、０ビット挿入ユニット124はシフトクロックを発生
し、これは並列−直列シフトレジスタ110、CRC発生器12
0、およびMUX制御信号発生器（図示されていない）によ
って使用される。第7A図を参照すると、０ビット挿入ユ
ニット124は３ビットカウンタ176とそれに関連した論理
とからなる。
３ビットカウンタ176はカウント可能化入力で2:1MUX1
16によって発生された信号ライン126上でデータの流れ
を受取る。送信クロック（XMIT CLOCK）信号はカウンタ
176とクロック引伸し回路178とに伝えられる。結果とし
て生じるカウンタ信号はその信号をクロック引伸し器17
8をANDゲート182の入力とORゲート184の反転入力とに伝
えるとき、信号ライン180上でカウンタ176によって発生
される。ANDゲート182はまた信号ライン126上でデータ
の流れを受取り、ORゲート184は第２の反転入力で受取
る。ORゲート184はカウンタ126のロード−零入力に与え
られる信号を発生する。ANDゲート182はライン132上で
2:1MUX130に伝えられる信号を発生する。
カウンタ176はそれがリセットされると０に自動的に
クリアされる。データの流れがライン126上で受取られ
ると、カウンタ176は１ビットが検出されるごとに増分
されそして０ビットが検出されるとリセット（０）にさ
れる。このようにしてカウンタ176は５個の連続の１が
挿入されて５までのみカウントする。カウンタ176が５
に達すると、３つの動作がとられる。すなわち、2:1MUX
130のデータ入力はANDゲート182によって送信クロック
の１サイクルでローに強制的にされ、次のシフトクロッ
クサイクルはクロック引伸し器178によって１サイクル
時間だけ長くされ、カウンタ176はリセットされる。
（説明の目的ですべての動作は同じクロック端縁に関し
て示されており、すなわち第５の「１」ビットを０ビッ
トインサータにシフトする同じクロック端縁がカウンタ
内にそれをクロック動作させて示されており、明らかに
これはレース条件を作り出すことに気づくべきである。
これらは当業者が適切であると認める場合、遅延された
クロックを用いることによって避けられる。）データ入
力を強制的にローにすることによって、送信クロックが
依然として動作しているのでデータの流れに０が挿入さ
れる。シフトクロックを引伸ばすことによって、次のビ
ットのデータを（並列−直列シフトレジスタまたはCGC
発生器のいずれかから）シフトすることは１ビット時間
の間遅らされて、挿入された０のためのスペースを作
る。カウンタ176は、送信機がフラグ、放棄を送るか、
またはマーク遊びであるときはいつでもリセットに保持
される。
クロック引伸し器178はまた示されていない制御からI
N-FRAME信号とRESET信号とを受取る。クロック引伸し器
178は送信機クロックの条件付けされたものであるシフ
トクロックを発生する。クロックは２つの方法でクロッ
ク引伸し器178によって条件付けされる。まず、その衝
撃係数は述べられたように変更され得て、０ビット挿入
に備える。第２に、シフトクロックはオンとオフにゲー
ティングされ、データが並列−直列シフトレジスタ110
およびCRC発生器120からシフトされるべきときを選択す
る。シフトクロックは新しいパケットの第１のバイトが
並列−直列シフトレジスタにFIFOバッファからロードさ
れるときオンにゲーティングされる。（このロードは自
動的でかつ０ビット挿入ユニットに制御信号を発生す
る。）クロックはFCSの最後のビットがハイになる2:1MU
X116制御信号によって示されるように送られるまでか、
またはもしCRC発生が可能化されていないなら（DLC指令
／制御レジスタのビット５）、データの最後のビットが
送られるまで（データ/FCS MUX制御がもしCRC発生が可
能化されていたならローになっていたであろう点）オン
のままである。シフトクロックのオンまたはオフ状態を
示す（図示されていない）制御ラインはそのロードカウ
ンタ110aによって使用するために並列−直列シフトレジ
スタ110に与えられる。
ANDゲート182によって発生される信号は０ビット挿入
ユニット124の出力を表わしかつデータの送信またはフ
ラグ／放棄の間で選択する2:1MUX130に送られる。MUX13
0の制御信号はフラグ／放棄発生器134によって発生され
る。制御信号は2:1MUX130が開フラグの最後のビットの
後から閉フラグの第１のビットまで０ビット挿入ユニッ
ト124によって発生されるパケットデータ伝送を選択す
ることを引き起こす。マルチプレクサ130はデータ伝送
が明らかに選択されていないときはいつでもフラグ／放
棄発生器134によって発生される信号を選択する。
第7B図に示されるフラグ／放棄挿入ユニット134は2:1
MUX130によってデータの流れに挿入されるフラグおよび
放棄文字を発生する。それぞれレジスタ188および190に
ストアされるフラグ（01111110）または放棄（0111111
1）のいずれかで並列にロードされるシフトレジスタ186
と、８で除算のカウンタおよび論理ロードシフトレジス
タ192と、２−１マルチプレクサ130への制御信号を発生
する制御論理194とからなる。
シフトレジスタ186はレジスタ188および190に接続さ
れ、フラグまたは放棄文字のいずれかでロードされ得
る。レジスタ186の内容は送信クロックの立下がり端縁
によって最下位ビットからまずシフトされそして信号ラ
イン136を介して2:1MUX130の一方入力に直列に伝えられ
る。
シフトレジスタ186はフラグまたは放棄の伝送の直前
にユニット134によってロードされる。フラグは送信機
がパケット（開フラグおよび閉フラグを除く）かまたは
放棄のいずれかを送っていないときはいつでも折返しに
送信される。放棄は送信放棄ビットがセットされるとき
はいつでも（DLC指令／制御レジスタ（付録Ａ）のビッ
ト０）送信される。このビットはソフトウェアによって
設定されかつクリアされる。１放棄文字はまた送信FIFO
アンダーラン条件に応答して送られる。
放棄が要求されるとそれは即座に送信される。もし送
信放棄ビットが放棄文字の送信の真中でクリアされるな
ら、放棄文字の送信はフラグ文字の送信が始まる前に終
了するであろう。（フラグまたはマーク遊びは常に放棄
に続く。マーク遊びは２−１出力マルチプレクサの後に
挿入されるので、フラグ／放棄挿入ユニットは常にフラ
グを送ることをデフォルト（default）する。もしマー
ク遊びが選択されるなら（指令／制御レジスタのビット
３）、DLCの出力は強制的にすべて１のパターンにさ
れ、フラグ／放棄挿入ユニットから来るフラグを無視す
る）。
連続のフラグまたは放棄が送信されているとき、シフ
トレジスタ186は第１のフラグ／放棄の送信の後、自動
的に再びロードされる。これは８ビットごとに起こる。
ブロック192内の８で除算のカウンタはこの目的で送信
クロックを割るのに用いられる。
フラグ／放棄挿入ユニット134はパケットの残余のビ
ットの数を示すユーザが与える値を含む３ビットカウン
タを含む。この値はパケットの最後のINFOバイトがFCS
の直前にあるとき残余のビット制御／状態レジスタ（付
録Ａ）から転送される。カウンタは各ビットがレジスタ
186からシフトされるにつれ、減分される。カウンタの
内容が０に達すると、すべての残余のビットは送信され
ておりかつもし可能化されるならFCSと閉フラグが送信
され得る。
フラグ／放棄挿入ユニット134は2:1マルチプレクサ13
0への制御信号を発生し、パケットデータまたはフラグ
／放棄が送信されるべきかどうかを示す。制御信号は送
信機がパケットデータを送っていないときはいつでもフ
ラグ／放棄経路を選択する。パケットデータは開フラグ
の終わりから閉フラグの始まりまで送られる。放棄を送
る（放棄ビットまたはFIFOアンダーランを送る）要求が
送信機をアウト・オブ・フレームに置く。
直列バスポート（SBP）104は2:1MUX130によって選択
される信号を受取る。SBPはタイムスロット割当て、ク
ロック選択、データ反転、送信機の可能化およびループ
バックのテストに関連したいくつかの機能を果たす。第
８図はSBP104のブロック図である。
マルチプレクサ130によって選択された信号はタイム
スロットマルチプレクサ（TSM）を通って送られ、そこ
では31のタイムスロットのうちの１つに割当てられるか
またはそのままで（非多重化モードと呼ばれる）で送信
される。SBP104はDSC12（第１図）のSBPに直接に接続さ
れる。31までのタイムスロットは組合わされてフレーム
を形成し、そこでデータは第９図に示される８ビットグ
ループのうちの１つの間送信される。
送信クロック制御198は直列フレーム同期（SFS）信号
とIDPCのピンに与えられる直列クロック（SCLK）信号を
受取る。
直列フレーム同期（SFS）信号（SFS/XMITCLKピンは多
重化モードでSFS入力として働くかまたは非多重化モー
ドで送信クロック入力として働くかのいずれかである）
はフレームの最初の８ビットの位置を示す基準を与え
る。送信機タイムスロットマルチプレクサ196はマイク
ロプロセッサ18によってプログラムされ得て（信号ライ
ン「TIME SLOT SELECTION」によって第８図に示され
る）、後に付録Ａで説明されるように、SBP制御レジス
タのビット１ないし５を介してタイムスロットのいずれ
か上にデータを置く。多重化モードでは、SCLKピンに与
えられる信号は送信クロック源を与える。このクロック
源は送信クロックを与えるために選択されたタイムスロ
ットで送信クロック制御198によってゲーティングされ
る。もしタイムスロット０が選択されるなら、データは
１度に８ビットの代わりにSFS信号が活動状態である限
り送信される。もしSFS入力が各フレームで８ビットの
代わりに16ビット時間の間活動状態に保持されているな
ら、送信機は８に対立するものとして１フレームあたり
16ビットを送り出す。これを行なうことによって、DSC1
2は（１つおきのバイトごとに）２個のＢチャネルの両
方にデータを置くことができ、データ速度を効果的に倍
にする。非多重化モードは（SBP制御レジスタで１にセ
ットされるビット１ないし５）、データは連続的に送信
される。このモードで送信クロックはSFS/SMITCLKピン
上に入力される。データは常に送信クロックの立下がり
端縁上に送信される。
データがTSM196を通過した後、それはプログラム可能
インバータXORゲート200に送られる。SBP制御レジスタ
のビット０が１にセットされるなら、データは状態／制
御レジスタ112からXORゲート200に送られるINVERT DATA
信号によって反転されるであろう。
送信機102が可能化され（DLC指令／制御レジスタのビ
ット１）かつアウト・オブ・フレームであって（かつ閉
フラグまたは放棄が送られており）マーク遊びが選択さ
れている（DLC指令／制御レジスタのビット３）なら、
その送信器の出力は強制的にプログラム可能データイン
バータ200によって発生される信号と状態／制御レジス
タブロック112によって発生されるMARK IDLE信号を受取
るXORゲート202によってハイにされる。
送信機102はDLC指令／制御レジスタ（付録Ａ）のビッ
ト１を介して可能化および不能化される。送信器が不能
化されるときはいつでも、SBOUTピンは送信可能化（XMI
T ENABLE）信号を与えると、プログラム可能マーク遊び
インサータ202によって発生される信号を受取るトラン
ジスタ204によって３状態である。トランジスタ204によ
って送られる信号はIDPC10の直列バス出力（SBOUT）端
子ピンで発生される。
DLC52はテストの目的でローカルループバック構成で
置かれ得る。これはSBP制御レジスタのビット３を１に
セットすることによって行なわれる。ローカルループバ
ックはSBINとSBOUTピン（SBOUTは３状態）を離し、かつ
送信機出力と受信機入力を共に接続する。初めに説明さ
れた選択された送信機クロックは受信クロックとして用
いられる。
DLC52はテストの目的で遠隔ループバック構成に置か
れ得る。これはSBP制御レジスタのビット４を１にセッ
トすることによって行なわれる。遠隔ループバックは送
信機を不能化しかつSBINピンとSBOUTピンで受取られる
ものは何でもエコーする。IDBC10のこれらの局面の完全
な説明に関しては付録Ａを参照すべきである。
LDC52に関連して、送信機102はいくつかのユーザの目
に見える状態および制御レジスタが示される。機能ブロ
ック112に含まれるこれらのレジスタは付録Ａで詳細に
説明され、DLC送信機102を構成するため用いられる、特
定の動作を起こし、状態を報告しかつ割込を発生する。
これすべてのレジスタは局所マイクロプロセッサ18によ
ってアクセスされ得る。それらのいずれもホストプロセ
ッサによってはアクセスされ得ない。
第４図には示されていないが、種々の制御および状態
信号ラインはそこに示されるDLC送信機102の要素と状態
および制御レジスタブロック112とを相互接続する。こ
れらの信号ラインは従来のものであるので、それらが接
続される要素の制御能力については当業者はよく理解で
きるであろう。したがって、ブロック112の設計および
構成またはIDPC10によって採用される他の類似の制御お
よび状態ブロックはここで入念には説明されない。第３
図を再び参照すると、DLC52の受信部分106および108は
直列バスポート（SBP）104から直列データを取り、それ
を処理しオフチップメモリ22にそれが送られるようにす
る。専用ハードウェアモジュールはそれらが受取られる
とデータの各フレームでビットレベルの動作（マーク遊
び検出、データ反転、フラグ／放棄認識、０ビット削
除、CRCチェックおよびアドレス認識）を行なうために
利用される。16ビットの受信FIFO106はマイクロプロセ
ッサ18によって行なわれるビット速度依存の処理と１パ
ケットごとの処理との間のバッファとして利用される。
データはDMAまたはマイクロプロセッサ18制御のいずれ
かによって受信106FIFOからメモリ22に動かされ得る。
第10図を参照すると、DLC52の受信機セクション016お
よび108のブロック図は内部バス58、60および62と３個
のシフトレジスタ208、209および210とを相互接続する1
6バイトのRECV FIFO106を示す。DLC受信機108内の状態
および制御レジスタ212はバス58、60および62に接続さ
れる。状態および制御信号は第10図に示されていないラ
イン上で受信機108および状態および制御レジスタ212の
種々の要素にまたその要素から送られる。
直列バスポート104は直列バス入力（SBIN）端子から
データ信号を受取りこれはシフトレジスタ212に送られ
る。フラグ検出、放棄検出ユニット214はシフトレジス
タ212に接続される。シフトレジスタ212は信号ライン21
6を介してデータ信号の移動の間シフトレジスタ210に接
続される。
SBP104によって発生されて回収されたDATA INPUT CLO
CK信号ははビット削除、ビットカウント、ショートフレ
ームエラーユニット218に信号ライン220を介して送ら
れ、そこではまたライン216上でデータ信号が受取られ
る。シフトレジスタ212はまた回収したDATA INPUT CLOC
K信号をライン220上で受取る。周期冗長コード（CRC）
チェッカ222はライン216上でデータ信号を受取り、また
ビット削除、バイトカウント、ショートフレームエラー
ユニット218によって発生されたクロックを信号ライン2
24を介して受取る。シフトレジスタ210はまたライン224
上でクロック信号を受取る。アドレス検出ユニット226
はレジスタ208および210に接続される。
第10図のブロック形式で示される受信機106および108
の主な要素は第11図ないし第18図と関連して詳細に説明
されるであろう。第11図を参照すると、受信機108のハ
ードウェアブロックはデータがユニットを介して受信機
部分直列バスポート104からRECV FIFO106（第10図を参
照）に流れるように論じられる。受信機102はデータ速
度をDCから2.048メガヘルツまで支持しなくてはならな
い。このため、受信されたデータパケットを処理するソ
フトウェア上のリアルタイムの事象の影響を最小にする
ために受信機の設計において注意が払われる。この発明
のDLC52は全体のパケットを受信しそれをもし直列メモ
リアクセス（DMA）が用いられるなら、マイクロプロセ
ッサ18の反転なしにオフチップメモリ22に送る。パケッ
ト状態情報はパケットが完全にメモリ22に移動されたと
きにパケットごとに報告される。この遅延された状態報
告メカニズムの説明は第27図と関連してこれより後にな
される。
直列バスポート（SBP）104の受信機部分はIDPC10のSN
INピンから直列データを受取りかつそこからフラグ／放
棄検出ユニット214および０ビット削除ユニット218への
信号を発生する。SBPの受信側はデータ上の３つの動作
を実行する。すなわち、マーク遊び検出と、プログラム
可能データ反転とタイムスロットデマルチプレクスであ
る。第11図はSBP104の受信側部分のブロック図である。
データはIDPC10の端子ピンで与えられる直列クロック
（SCLK）信号の立上がり端縁によって受信側SBPにクロ
ック動作される。この信号はマーク遊び検出器230のク
ロック入力端子（CLK）とタイムスロットデマルチプレ
クサ（TSD）232のクロック入力端子に送られる。トラン
ジスタ234はSBIN端子とマーク遊び検出器230のカウント
可能化（SNT ENEBLE）入力端子に接続される信号ライン
236とを相互接続する。トランジスタ234はSBIN端子で与
えられるデータ信号が信号ライン236上で送られること
を引き起こし、RECEIVER ENABLE信号を受取る。そのREC
EIVER ENABLE信号は付録Ａで述べられるように状態およ
び制御レジスタ212によって発生される。
マーク遊び検出器230はまた、反転入力でIN-FRAME信
号を受取りかつ反転入力でライン236に送られるデータ
信号を受取る。
マーク遊び検出器は受信機108がフレームの外にある
ときはいつでも15以上の連続の１ビットの存在の間ライ
ン236を介して受取られるデータの流れを調べる。マー
ク遊びの検出は受信機がフレームの外に出た後に起こら
なくてはならず、これは反転されたデータリンク（すべ
て１に反転される）上のインフレームの間15個以上の０
の有効データパターンがマーク遊び条件をシミュレート
するからである。マーク遊び検出ユニット230はカウン
タからなり、このカウンタは、非活性状態であるインフ
レーム信号によって能動化され、各１ビットが到着する
とその各１ビットをカウントし、到着する各０ビットに
よってリセットされ、15個の１をカウントするとマーク
遊び指示信号を発生し、０が受取られるまでマーク遊び
指示を維持し、ハードウェア的なリセットまたはソフト
ウェア的なリセットによってクリアされ、そして受信機
108がインフレーム信号を受取ってインフレームになる
とクリアされて不能化される。
マーク遊び条件の検出は受信リンク状態レジスタ（付
録Ａ）にビット０を設定する。もし可能化されたなら、
割込がこのビットの負から正への推移に応答して発生さ
れる。
XORゲート258を含むプログラム可能データインバータ
は信号ライン236を介してデータ信号を受取りかつINVER
T DATA信号を受取り、その受取りによってビットごとに
受信さたデータの反転を引き起こす。INVERT DATAはま
た付録Ａに説明されるように状態および制御レジスタ21
2によって発生される。SBP制御レジスタ（付録Ａ）にお
けるビット０の設定はこの発明の基となっている。
タイムスロットデマルチプレクサ232はXORゲート238
の出力で発生された信号と直列フレーム同期装置（SF
S）信号を受取る。タイムスロットデマルチプレクサ（T
SD）232は２つのモード、すなわち多重化または非多重
化モードの１つで動作し得る。TSD32のタイミング図は
第12図を参照すべきである。多重化モード（SBP制御レ
ジスタ（付録Ａ）のビット１ないし５によって選択され
る）のとき、入ってくるデータは24ビットの長さのフレ
ームの31個までの８ビット長さのタイムスロットの１つ
の間有効である。状態／制御レジスタブロック212は付
録Ａで説明されるようなSBP制御レジスタのビット１な
いし５に基づいたTSD232によって受取られた「CHANNEL
SELECT」と示される信号を発生する。IDPC10の直列フレ
ーム同期／送信クロック（SFS/XMITCLK）ピンはフレー
ムの最初の８ビット時間の間活動状態であるフレーム同
期パルス（SFS）を受取りかつフレーム境界を規定す
る。活動状態のタイムスロットはSBP制御レジスタのビ
ット１ないし５によって選択される。タイムスロット０
はデータが１度に８ビットより多いビットを受取られ得
る特別の場合として処理される。タイムスロット０が選
択されると、データはSFSが活動状態にある限り受取ら
れる。これによってたとえば、16ビットのデータが各フ
レームで受取られ得る。もしDSC12が同じパケットに属
するデータを受取るために両方のＢチャネルを利用した
なら（すなわちデータの速度を２倍にする）、それはそ
のSBPの両方のチャネル０と１上でIDPCにデータを送る
であろう。SFSパルスを16ビットの時間に延ばすと、IDP
C10は同じパケットの部分としてすべての16ビットを
（そのチャネル０上で）受取るであろう。
非多重化モードでは、データは連続の流れとしてTSD2
32によって受取られSCLKによってクロック動作される。
非多重化動作はSBP制御レジスタのビット１ないし５を
セットすることによって選択される（付録Ａを参照）。
このモードでは、SFS/XMITCLK入力は受信機108によって
用いられない（それは送信機によって送信クロック入力
として利用され、別々の受信および送信クロックを与え
る）。
TSD232によって発生され、選択されたデータ信号はTS
D232のDATA出力端子で発生されかつSFSまたはSCLKのい
ずれかの用いられたクロックはRECEIVE CLOCK出力端子
で発生される。
第13図を参照すると、フラグ／放棄検出ユニット214
はTSD232のデータ出力端子に接続される８ビットシフト
レジスタ240を含む。直列受信データはレジスタ240によ
って受取られるSCLKの立上がり端縁でシフトされる。シ
フトレジスタ240の内容は比較器242と244によってそれ
ぞれフラグまたは放棄文字のいずれかが存在するとテス
トされる。テストはビットがシフトレジスタにシフトさ
れるごとに行なわれる。放棄検出の場合、最初の７ビッ
トのみがテストされる。比較器242および244はそれぞれ
ライン246および248上で信号を発生し、それぞれフラグ
または放棄文字の検出を示す。フラグ／放棄検出ユニッ
ト214はまた比較器242とシフトレジスタ240に接続され
る244とを含む。
フラグ／放棄検出ユニット214はDLCのSBP104の受信お
よび送信側とショートフレームバイトカウンタ260とに
よって受取られるIN-FRAME信号を発生する。インフレー
ム信号はフラグ文字がシフトレジスタ240に存在すると
き発生され、８ビット時間経過してフラグも放棄文字も
シフトレジスタ240内に存在しない。
シフトレジスタ240の内容はライン216上で０ビット削
除ユニット218に伝えられる。８で除算のカウンタ250は
バイト境界信号を発生するために用いられる。カウンタ
250は８で除算するSCLK信号を受取り、BYTE BOUNDARY信
号を発生する。カウンタ250はライン246上に伝えられる
フラグ検出信号を受取ることによってリセットされる。
リセットされると、シフトレジスタ240は間違ったフ
ラグまたは放棄検出を避けるためにすべて０にセットさ
れる。
有効データパターンがフラグまたは放棄のいずれかと
して検出されることを避けるために、ビット詰込みと呼
ばれる技術が用いられる。送信機は開フラグおよび閉フ
ラグ（排他的）の間でデータの流れを調べる。もし連続
した５個の１ビットが検出されるなら、０が５番目の１
の後に挿入される。受信機のビット削除ユニットはこの
加えられた０を取除く。第14図は０ビット削除ユニット
のブロック図を示す。
第14図を参照すると、０ビット削除バイトカウントと
ショートフレームエラーユニット2180ビット削除ユニッ
ト252が示される。シフトレジスタ240から受取られたデ
ータは信号ライン216を介して０ビット削除ユニット252
に伝えられる。３ビットカウンタ254はライン216上でデ
ータを受取り、同様にSBP104によって発生されるRECEIV
E CLOCKを受取る。信号ライン216はカウンタ254のカウ
ント可能化（CNT ENAB）入力端子とその反転クリア（CL
R）入力端子に接続される。COUNT NOT EQUAL TO 5（CNT
＝５）信号はANDゲート256とカウンタの反転クリア（CL
R）入力に伝えられるカウンタ254の出力で発生される。
ANDゲート256はまたRECEIVE CLOCK信号と補数の入力でR
ESET信号とを受取る。
カウンタ254はライン216で受取られたデータの５個の
連続の１の存在でCNT＝５信号を発生する。もしこの事
象が発生するなら、次のビットはデータの流れから削除
される（通常０）。削除はANDゲート256によって発生さ
れる受信シフトクロック信号において受信クロックを１
クロックサイクル引伸ばすことによって行なわれる。受
信シフトクロックはライン246上でフラグ信号を受取り
受信文字クロック（フラグ文字の受信に同期化される）
を発生する８で除算のカウンタ258によって受取られ
る。受信シフトクロックおよび受信文字クロック信号は
直列−並列シフトレジスタ210と、ユニット218の受信バ
イトカウンタ部分とCRCチェッカ222に信号ライン224を
介して伝えられる。
第15図を参照すると、ユニット218のショートフレー
ムバイトカウンタ260（SFBC）は直列−並列シフトレジ
スタ210に到達した文字の数をカウントする、RECEIVE S
HIFT CLOCK信号をクロック入力で受取る４ビットダウン
カウンタ262を含む。４ビットダウンカウンタ262はまた
内部バス58、60および62で受取られた最小パケットサイ
ズ値をストアするレジスタ264を含む。レジスタ264の内
容はダウンカウンタ262に伝えられ、そこではそれがロ
ード端子に与えられる。カウンタ262はANDゲート266に
伝えられるCOUNT NOT EQUAL TO ZERO（CNT＝０）信号を
発生する。ANDゲート266はまた受信16バイトFIFO106に
よって発生されるRECEIVE BYTE COUNT GREATER THAN ZE
RO（RECV BYTE CNT≠０）信号とIN-FRAME信号とを受取
る。もしフレームが１つのフラグで終わるなら、そして
受取られるバイトの数が最小パケットサイズレジスタで
プログラムされた値より小さく、かつデータがFIFOに置
かれているなら（受信バイトカウンタ０）、ショートフ
レームエラー信号がANDゲート266によって発生される。
CRCチェッカ222は実際に送信機のCRC発生器120と同一
であり、したがってさらに説明はされない。
第16図は直列−並列シフトレジスタ208、209および21
0と、RECV FIFO106と、アドレス検出ユニット226の相互
接続を示す。０ビット削除ユニット252によって修正さ
れたデータの流れは直列のデータの流れを８ビットバイ
トに変換する８ビットレジスタ208、209および210を含
む24ビットシフトレジスタに伝えられる。シフトレジス
タ209および210の16ビット内容は比較のためにアドレス
検出ユニット226に並列に呈示される。１バイトアドレ
スでシフトレジスタ（レジスタ210）の最初の８ビット
のみが比較される。シフトレジスタの内容は１度に１バ
イト受信FIFO106に並列に伝えられる。直列−並列シフ
トレジスタ208、209および210のLOAD CONTROL部分268は
データをFIFOバッファ106に書込むLOAD制御信号を発生
する。
直列データは受信シフトクロックの立上がり端縁でシ
フトレジスタ208と209と210とにクロック動作されるラ
イン216上で受信される。受信シフトクロックはデータ
がシフトレジスタにシフトされるべきときのみ活動状態
である。シフトレジスタ208と209と210はRECV FIFO106
への３つの出力経路を有する。第１の出力経路270は最
下位バイト（最初に受取られたもの）をRECV FIFOに移
動する。パケット内の最後のバイトを除くすべてがこの
経路を通ってRECV FIFOに移動する。第２の出力経路272
と第３の出力経路273はパケットの最後のバイトをFIFO
に（もしFCSがパケット内に存在するならFCSの最後のバ
イトを含む）に動かすために利用される。
ロード制御268はSBP104によって発生されるRECV CHAR
CLOCK信号を受取りかつそれぞれシフトレジスタ208、2
09および210とRECV FIFOバッファ106に伝えられるライ
ン274と276上でロード信号を発生する。ロード制御268
はまた残余ビット制御／状態レジスタ（付録Ａ）によっ
て受取られる残余ビットカウント信号を発生する。シフ
トレジスタ208、209および210からRECV FIFOバッファ10
6へのデータの動きは０ビット削除ユニット252の８で除
算のカウンタ258によって発生される受信文字クロック
信号の立上がり端縁によって可能化される。パケットの
アドレスが整合されるかまたはアドレス検出が不能化さ
れると仮定すると、ロードはマイクロプロセッサ18から
受取られたクロックの次の同期化端縁上に起こる（付録
Ａを参照）。もしRECV FIFOバッファ106の１番上の上の
バイトがロードが起こるべきときに空であるなら、その
ロードは遅延されかつ各連続のマイクロプロセッサ18ク
ロックサイクル上で再び試みられる。もしロードが次の
RECEIVE SHIFT CLOCKの受信の前に起こらないなら、オ
ーバランエラーが起こる。
パケットがフラグか、放棄かまたはロングフレームエ
ラーで終結すると、パケットの最後のバイトが直列RECV
FIFO106に移動される。たとえば閉フラグが検出される
ときに、シフトレジスタ209および210に２バイトのデー
タが依然として存在し、かつもしあるなら残余ビット１
ないし８）がシフトレジスタ208に左寄せされて置かれ
る。閉フラグが検出されるときに、FCSはシフトレジス
タ209および210の初めの16ビットに置かれる。残余ビッ
ト（１ないし８）はシフトレジスタ208の最後の８ビッ
トに置かれる（左寄せされる）。閉フラグが検出される
と、以下の動作がとられる。
残余ビットカウントは残余ビット制御／状態レジスタ
で蓄えられる。
シフトレジスタ208の最後の８ビットのデータは次に
残余ビットカウンタが８に達するまでシフトされる。
もしFCSがRECV FIFO106に置かれるべきでないなら、
シフトレジスタ208の最後の８ビットの内容は経路273を
介してFIFOにロードされかつパケットの最後のバイトと
タグが付けられる。
もしFCSがRECV FIFO106に置かれるべきなら、シフト
レジスタの最後の８ビットが経路273を介してFIFOにロ
ードされ、FCSの２バイトが経路270および272を介してF
IFOに移動され、FCSの最後のバイトがタグを付けられ
る。
いずれかのデータの前でフラグまたは放棄で終結する
いかなるパケットもFIFOにロードされており、以下に説
明されるようにバイトカウンタの内容は０であり、この
場合いかなるデータもRECV FIFO106に置かれ得ない。シ
フトレジスタ208と209と210の内容な単に無視され、こ
れは次のパケットの最初の16ビットによってクリアされ
るであろう。
アドレス検出ユニット226は受信機108にアドレスされ
るパケットを識別するために用いられる。状態／制御レ
ジスタ212を介してプログラムすることに依存している
ので、各受取られたパケットの最初のまたは２バイトは
５個のアドレスレジスタ（４個はユーザがプログラム可
能で１つは同報通信である）に対して比較される。もし
入ってくるパケットのアドレスフィールドがアドレスレ
ジスタの１つと整合し、可能化されるなら、パケットが
受取られる。もしいかなる整合も起こらないなら、パケ
ットは廃棄され、受信機はフラグを探す状態に再び入
る。受信機が過程できる状態は第20図に関連してこれよ
り後に述べられる。
アドレス検出ユニット226は第17図に例示され、かつ
５個の比較ユニット278、280、282、284および286を含
む。最初の４個の比較ユニット278ないし284はプログラ
ム可能16ビットアドレスレジスタと２バイトの比較器を
含む。最後の比較ユニット286（同報通信）はすべて１
を含むレジスタと２バイトの比較器からなる。制御要素
228はRECV CHAR CLK信号を受取りかつ要素212内のアド
レス制御レジスタに接続される。その特定の認識ユニッ
トをオンまたはオフにする可能化ビットは各比較ユニッ
トに関連している。これらのビットはアドレス制御レジ
スタ（付録Ａ）内にある。もしすべての５個の可能化ビ
ットがクリアにされるなら（不能化されるなら）、受信
機108はすべてのパケットを受取るであろう。アドレス
制御レジスタのビット５はアドレスの長さが１バイトか
を選択する。もし１バイトのアドレス指定が選択される
なら、１ビットのアドレスレジスタのうち最下位の８ビ
ットかまたは最上位の８ビットかがアドレス制御レジス
タのビット７によって選択されるように比較において利
用される。また、アドレス制御レジスタのビット６はす
べてのアドレスの第１のバイトの第２のビット（ビット
１）が無視されることを引き起こす。これはいくつかの
BOPがこのビット位置を用いてパケットが指令であるか
または応答（C/R）を示すので必要とされる。この無視C
/Rビット制御ビットがセットされるとすべてのアドレス
の第１のバイトのビット１が気にしないものであるとみ
なされる。アドレス制御レジスタの完全な説明は付録Ａ
を参照されたい。
アドレス比較は直列−並列シフトレジスタ209および2
10が開放フラグに引き続いて16ビットを受取ったときに
起こる。入ってくるアドレスと整合させる特定の比較器
の一致は付録Ａに説明される割込ソースレジスタのビッ
ト０ないし２で報告される。この状態はパケットの最後
のバイトがRECV FIFO106から読出されると報告される。
第18図を参照すると、受信FIFO106は直列−並列シフ
トレジスタ208、209および210と内部バス58、60および6
2とを相互接続し、RECV FIFOバッファ290と、受信バイ
トカウンタ292と、４段階受信バイトカウンタ294とデー
タ要求制御論理296とからなる。
受信バイトカウンタ292は読出／書込レジスタであっ
て、内部バス58、60および62に接続され、かつシフトレ
ジスタロード制御268によって発生されるLOAD信号を受
取る。
４段階受信バイトカウンタ294はリードオンリレジス
タであって、内部バス58、60および62に接続され、かつ
FIFOバッファ290のデータレジスタ部分298からEND-OF-F
RAME TAG信号を受取る。
END-OF-FRAME TAG信号は第27図に関連してこれより後
に説明されるであろう受信バイトカウンタ294によって
採用される４段階遅延された状態報告メカニズムによっ
て利用される。
受信FIFOバッファ290は32バイトのバッファであっ
て、これは直列−並列シフトレジスタ208および210から
「１番上」でロードされそしてマイクロプロセッサ18ま
たはDMAによってデータレジスタ298を介して１番下でア
ンロードされる（第16図と関連したデータの動きの説明
を参照されたい）。データはマイクロプロセッサ18によ
って与えられるクロック速度でバッファにシフトダウン
される。
データレジスタ298のテータの存在は状態および制御
レジスタ212のFIFO状態レジスタ（付録Ａ）部分のデー
タ利用可能ビット（ビット１）を設定することによって
示される。ビットはデータレジスタ298が空になりかつ
データレジスタ298の真上のFIFOバッファ290の位置が空
になるとこのビットはクリアされる。
受信機108がパケットの受信を終えると（通常的にま
たは通常的ではなく）、そしてそのパケットからのデー
タが受信FIFOバッファ290に置かれると、パケットの最
後のバイトがそれがバッファに置かれるときにタグが付
けられる。各FIFOバッファ290の位置はこのタグを収容
するために９番目のビットを含む。バッファ290のタグ
が付けられたビットの存在によってこれから後に説明さ
れるデータ要求が強制的に活動状態になる。
しきい値到達した信号を発生するデータ要求制御論理
296は受信FIFOバッファ290と関連している。データ要求
制御論理296はバッファにストアされたバイトの数を示
すFIFOバッファ290から信号を受取る。この信号はバッ
ファ内のデータのバイト数がFIFOしきい値レジスタ（付
録Ａ）にプログラム可能にストアされたしきい値レベル
に等しいかまたはそれより大きいかのいずれかであると
きは常に活動状態である。しきい値到達が活動状態のと
き受信FIFO状態レジスタのビット０は１にセットされ
る。マスク可能割込はしきい値到達ビットが０から１に
推移したとき発生される。しきい値到達信号はまたDMA
へのデータ要求の発生においても用いられる。
もし受信FIFOバッファ290の「１番上」の位置が直列
−並列シフトレジスタロード制御292がデータの新しい
バイトでロード信号を発生するとき一杯であるなら、オ
ーバラン条件が発生する。このエラーは後に詳細に説明
される。
FIFO190のデータ要求制御論理296はDMAの動作を制御
するデータ要求信号を発生する（使用されるとき）。活
動状態にあるデータ要求信号はそれがFIFOバッファ290
を空にすべきことをDMAに知らせる。データ要求信号は
しきい値達成信号が活動状態になると活動状態になるか
またはパケットの最後とタグが付けられたバイトがFIFO
バッファ290内に存在する。データ要求はバッファ290が
空になるかまたはタグの付けられたバイトが除去される
まで活動状態のままである。
16ビットの受信バイトカウンタ292は受信FIFO106に与
えられ、現在受信されているパケットからFIFOバッファ
290に置かれているバイトの数のカウントを維持する。
パケットの最後のバイト（そのようにタグが付けられ
た）はFIFOバッファ290から取除かれると、受信バイト
カウンタ292の内容は受信バイトカウンタレジスタ294に
伝えられる。これはタグの付けられたバイトがFIFO290
から読出されるまでバイトカウンタの報告を遅延させる
４段階レジスタであって、この遅延された報告動作は後
に詳細に説明される。受信バイトカウンタ292はその内
容が受信バイトカウントレジスタ294にロードされると
クリアされる。
受信バイトカウントレジスタ294はソフトウェアへの
受信パケットの長さを報告する。このリードオンリレジ
スタは内部バス58、60および62に接続される。遅延され
た報告をする４段階レジスタの説明は第27図に関連して
説明される。
DLC52と関連して受信機108はいくつかのユーザの目視
可能なレジスタである。後に詳細に説明されるこれらの
レジスタは受信機を構成し、特定の動作を起こし、状態
を報告しそして割込を発生するために用いられる。すべ
てのこれらのレジスタは局所プロセッサによってアクセ
ス可能であり、それらのいずれもオフチップホストプロ
セッサによってアクセスはできない。付録Ａは種々のDL
C52レジスタの説明を含む。
要約すると、送信側IDPC10の通常の動作は送信側状態
の図である第19図を参照して説明されるであろう。IDPC
10のハードウェアリセットに引き続くかまたはIDPC10が
マイクロプロセッサ18（ブロック110内のDLC指令／制御
レジスタのビット６）によってリセットされると、DLC5
2の送信機102が不能化され、かつ状態0aに、すなわち第
19図のマーク遊びと表わされた要素300を送る。
マイクロプロセッサ18はDLC送信機102を以下のように
初期設定する。すなわち、付録Ａに説明される送信機状
態／制御レジスタ112内でビットをセットし、データ反
転または非反転（直列バスポート（SBP）制御レジスタ
のビット０）を選択し、SBPチャネル構成（SBP制御レジ
スタのビット２ないし１）を選択し、CRC発生が用いら
れるべきかどうかを選択し、そしてフラグかまたはマー
ク遊び（DLC指令／制御レジスタのビット３で、デフォ
ルトはマーク遊びである）を選択することによって、初
期設定される。
送信バイトカウントレジスタ152（付録Ａ）はFCSバイ
トを除く送信されるべきパケットの長さを特定し、かつ
送信されるべきパケットの長さが以前の送信されたパケ
ットと異なるときにのみプログラムされる。バイトはそ
れらが送信FIFOバッファ150に置かれると送信FIFO100の
送信バイトカウンタ154でカウントされる。カウントが
送信バイトカウントレジスタ152にプログラムされた値
と等しいとき、そのバイトはパケット内の最後の非FCS
バイトとタグが付けられる。データ反転／非反転および
SBPチャネル構成は送信機の動作シーケンスに影響を与
えない。フラグ遊び／マーク遊び選択は動作のシーケン
スに影響を与えず、これは以下に説明される。
DLC送信機102がリセットされた後（DLC指令／制御レ
ジスタのビット６またはハードウェアリセット）、送信
機は状態0a300に行く。送信機はデータが送信FIFO100に
置かれるまで状態０のままであり、そのデータの第１の
バイトはFIFOの１番上に到達する。そのとき、送信機は
状態１（要素302）に行くであろう。
状態１（要素302）へ推移すると、送信機102は「イン
フレーム」であると言われる。状態１において送信機10
2は開フラグを送る。このフラグが送られると、状態２
（304）が入力される。
状態２の間、データは送信FIFO150から８ビットの並
列−直列シフトレジスタ110にアンロードされる。直列
データは２−１マルチプレクサ116を介してシフトレジ
スタからクロック動作され、０ビット挿入ユニット124
へと行く。データは次に直列バスポート（SBP）104に与
えられそこではそれが任意に反転されかつデータ通信網
に送信される。送信機は最初のFCSバイトまでのパケッ
トの最後のバイトが並列−直列シフトレジスタ110から
シフトされていると状態２を離れる。
もしCRC発生が選択されるなら（DLC指令／制御レジス
タのビット５）、送信機は状態３（306）に入るであろ
う。もしCRC発生が不能化されるなら、状態２から直接
に状態４（308）に入るであろう。状態３では、反転さ
れたCRC発生器120の内容が０ビット挿入ユニット124に
元のパケット（ちょうど終わりとなった）データの流れ
に引き続き与えられる。CRC発生器120の出力の反転はCR
Cアルゴリズムによって要求される。FCSの16ビット（CR
C発生器の反転された内容）が送信され後に、有効パケ
ット送信ビットが送信され（割込ソースレジスタのビッ
ト４）そして状態４（308）に入る。有効パケット送信
指示はマスク可能割込を発生し得る。
状態４の間１つのフラグ文字（閉フラグ）が送信され
る。送信機102は状態0a（300）が0b（310）または１（3
02）にフラグの送信が終わると推移する。もしデータが
送信FIFO100にあるなら（新しいパケット）、状態１に
入る。もしいかなるデータもFIFO内に存在しないなら、
状態０に入る。フラグ遊びまたはマーク遊びインターフ
レーム充填の選択（DLC指令／制御レジスタのビット
３）は状態0aと0bの間を選択する。
上で述べられた事象の通常の流れには５つの例外があ
る。すなわち、放棄と、ローカルループバックと、遠隔
ループバックと、インフレームの間不能化される送信機
と、FIFOアンダーランである。これらのうちFIFOアンダ
ーランのみがエラー条件である。
ユーザは放棄が送られることを要求することによって
パケットの送信を終結し得る（DLC指令／制御レジスタ
のビット０）。送信放棄要求が受取られると、送信機は
状態５（312）に入り、そこで送信機102は放棄文字（１
がLSBである01111111）を送信し始めるであろう。この
動作は送信放棄ビットがソフトウェアによって送られた
後に次のビット境界で起こり、送信FIFO100はクリアさ
れるであろう。放棄文字はこのビットがクリアされるま
で送り続けられるであろう。送信機は放棄の送信が始ま
るとフレームからでる。送信放棄ビットがクリアされる
と、送信機はもしフラグ遊びが選択されるかまたはデー
タがFIFOの１番上（新しいパケット）に存在するなら状
態0bに入り、状態0aは別のところに入る。すべての場合
において、少なくとも１つの放棄文字が送信放棄ビット
が連続したCPU指示によってセットされかつクリアされ
るとしても送信されるであろう。（放棄はリンクの他方
の終わりにある受信機に現在受取られているパケットが
送信されるべきか廃棄されるべきかを告げるために用い
られる。）送信機がフレームの外にある（パケットを送
っていない）とき放棄を送ることは意味がないが、その
要求は承諾されるであろう。もし受信機がフレームの外
にあるならそれは受信の終わりでいかなる意味も持たな
いであろう。
テストの目的でDLCは動作のローカルループバックに
置かれ得る（SBP制御レジスタ（付録Ａ）のビット
３）。このモードでDLC送信機102は送信可能化ビット
（指令／制御レジスタのビット１）が実現される同じ点
で不能化される。DLC受信機108はまた不能化されて、入
ってくるデータがループバックに干渉しないようにす
る。送信機は次に受信機に接続されかつ送信クロックは
送信機および受信機の両方のためのタイミング基準とし
て用いられる。パケットは次に通常何もその部分を離れ
ないということを除いて送信され得る。受信機はあたか
もそれがIDPC10の外部から始まったかのようにパケット
を受取る。ループバック動作については付録Ａを参照さ
れたい。
SBP制御レジスタのビット４をセットすることによっ
て選択された遠隔ループバックは受信機108のSBIN入力
のいかなる動作もSBOUT出力ピン上にエコーされること
を引き起こす。DLC送信機102はトランジスタ204を介し
てSBOUTピンから離される。SBPが多重化チャネルモード
で動作しているとき、各受け取られたビット（SFS/XMIT
CLKによって条件付けられる）は受信クロックの次の立
下がり端縁で送信され、すなわちSCLKの立上がり端縁の
SBINピンで受取られたデータはSCLKの次に続く立下がり
端縁によってSBOUTピンからクロック動作される。SBP10
4が非多重化モードで動作しているとき、SBINを介して
受取られたデータビット（受信機クロック（SCLK）の正
の方向の端縁によってクロック動作される）は同じクロ
ック（SCLK）の負の方向の端縁を用いてビットごとにク
ロック動作される。DLC受信機108はこの状態の間依然と
してデータを受信し得る。
もし遠隔ループバックモードでの間DLC送信機102を利
用するように試みられるなら、送信機は通常に機能する
がいかなるデータもIDPC10を離れない。
DLC送信機102はインフレームの間不能化される。送信
機は通常フレームを処理し続け、かつ閉フラグが送られ
るや否やSBOUTピンを不能化するであろう。一旦閉フラ
グが送信されると、送信機は状態０に戻り、トランジス
タ204を介してSBOUTピンを切る（ローにされるべきいか
なる能力も有さずに開放ドレイン条件にそれを置く）。
FIFOアンダーランは送信機がフレームにある間、空の
送信FIFO100から１バイトのデータをアンロードするよ
うに試みるとき発生する。この条件はFIFO状態レジスタ
（付録Ａ）のビット４を介して報告されかつマスク可能
割込が発生される。これによってFIFO状態レジスタビッ
トが割込ソースレジスタ（付録Ａ）に送られる。（もし
アンダーラン割込がFIFO状態割込可能化レジスタで可能
化されているなら）。FIFOアンダーランが検出される
と、DLC送信機102は状態６（314）に入り、その状態で
は、放棄文字（01111111）は送信されかつ送信機は状態
０に再び入る。
要約すると、通常のDLC受信機108の動作は第20図の受
信側の状態図を参照して説明されるであろう。IDPC10の
ハードウェアリセットに引き続くかまたは14がソフトウ
ェアによってリセットされると（DLC指令／制御レジス
タのビット６）、DLC受信機108は不能化され、状態０に
なる（第20図の316）。
受信機108が不能化されるとき（DLC指令／制御レジス
タのビット６をクリアすることによって）、SBINピンと
受信機との接続はトランジスタ234を介して切られる。
これは受信機を不能化させることによってDLC52の残余
に影響を及ぼすということだけである。すべての他の受
信機は受信機がオンのときにするような同じ態様で機能
する。
ユーザはマイクロプロセッサ18上で動作しているソフ
トウェアを介して以下の方法によってDLC受信機108を初
期設定する。すなわちデータの反転／非反転を選択し
（SBP制御レジスタ（付録Ａ）のビット０）、SBPチャネ
ル構成を特定し（SBP制御レジスタのビット１および
２）、もし所望されるならCRCチェックを可能化し（DLC
指令／制御レジスタ（付録Ａ）のビット４）、所望のア
ドレスモードを選択し（アドレス制御レジスタ（付録
Ａ））、認識されるべきアドレスをロードし（アドレス
レジスタ）、最小のパケットサイズの最小パケットサイ
ズレジスタ264（付録Ａ）を特定し）、最大パケットサ
イズ（最大パケットサイズレジスタ（付録Ａ））を特定
し、最後に受信機108を可能化する（DLC指令／制御レジ
スタのビット２）。
DLC受信機108は状態０（316）の動作を開始する。状
態０では受信機は入ってくるデータの流れ（SCLK（SCLK
ピン）の立上がり端縁のSBINピンからクロック動作され
る）をフラグ文字の存在に対してビットごとに調べる。
いかなるデータも状態０のフラグ／放棄検出ユニット21
4を越えて通過しない。フラグの検出によって状態１（3
18）への推移が引き起こされる。
状態１において、データの流れは非フラグ、非放棄文
字（文字の境界はフラグの受信によって確立される）の
存在に対して文字の基準によって文字上で検査される。
もしそのフラグに続く文字が別のフラグであるなら、受
信機は状態１のままである。もし文字が放棄なら、受信
機は状態０に再び入る。もし文字がフラグでも放棄でも
ないなら、受信機はインフレームであると言われ、状態
２（320）に入る。
状態２では、データはフラグ／放棄検出器214を越え
て０ビット検出ユニット218に送られる。ここで、いか
なる５個の連続した１に続く次のビットも削除される
（このビットは常に０であるべきでかつ送信機によって
挿入されてデータパターンはフラグまたは放棄文字とし
て検出されることを防いだが、これは６個および７個の
連続した１ビットをそれぞれ有する）。パケットの開フ
ラグに続く最初の１個または２個の文字は通常アドレス
フィールドである（一方アドレスフィールドは２バイト
より長くあり得て、受信機はいずれかのアドレスの最初
の２バイトのみを調べ、残余のバイトはデータとして処
理される）。もしアドレス認識が可能化されるなら（ア
ドレス制御レジスタのビット０ないし４）、これらの文
字は５個の可能化された前もってプログラムされたアド
レス（４つのプログラム可能アドレスと同報通信アドレ
ス）の１つと整合するためにアドレス検出ユニット226
によってテストされる。もし整合がないなら、DLC受信
機108は状態０に戻る（フラグを探す）。現在送信され
ているパケットは無視され、いかなる状態もそこには報
告されない。しかしながら、もしアドレスの整合があっ
たなら（またはこの場合はすべてのフレームが受入れら
れるがアドレス検出が不能化されたなら）、フレームは
受信されて受信FIFO106に１度に１バイト置かれる（ア
ドレス、制御、情報およびFCSフィールドを含む）。各
受取られた文字はそれが16ビットの長さの直列−並列シ
フトレジスタ208および210（下で述べられる最後の文字
を除いて）の最後の８ビットに到達すると受信FIFO108
にロードされる。
フラグ／放棄検出器214がフラグ文字を受取るときは
通常、状態２から出る。もしフラグが検出されるなら受
信機は状態１に入る。（折返しパケットは開放および閉
フラグを共用し得る。）フラグが検出されるとき、依然
として16ビット長さの直列−並列シフトレジスタ208お
よび210にある２個の先の文字は即座に受信FIFO106にロ
ードされ、かつこれらの２個のバイトの第２番目はパケ
ットの最後の文字としてタグが付けられる。タグはFIFO
の各ワードに付けられた第９番目のビットの形を作る。
もしCRCのチェックが可能化されているなら（CRC比較器
222の出力はこのとき有効である）そしてその状態（エ
ラーであるかそうでないか）が記録される。これらの最
後の受信FIFO106にロードされる２個の文字はもしCRCチ
ェックが可能化されるならフレームチェックシーケンス
（FCS）である。
パケットが閉フラグか、放棄かまたはロングフレーム
エラーのいずれかで受信されているとき、その長さおよ
び状態はラッチされる。この情報はパケットの最後のバ
イト（そのようにタグが付けられている）が受信FIFO10
6から（DMAまたはプログラムされた入出力）によって読
出されるとユーザに呈示される。パケットの受取りを示
す割込（マスク可能）およびその状態がこのときに発生
される。ユーザのソフトウェアがパケットレベルで動作
しかつ最後のバイトが受信FIFO106からメモリ22に動く
まで完全なパケットを受取らないので状態報告の遅延が
要求される。通常の動作では、受信FIFO106はDMAによっ
て自動的にアンロードされかつユーザはそれが完全にメ
モリに転送されるまでパケットの状態に関心を持たな
い。
通常の動作の過程の間、６個のエラーまたは例外条件
が発生し得る。これらはインフレームの間放棄文字の受
取りと、CRCエラーと、ショートフレームエラーと、ロ
ングフレームエラーと、バイトエラーの非整数とFIFOオ
ーバランエラーである。これらの６個の場合に加えて、
DLC受信機108は２つのテストモード、ローカルループバ
ックと遠隔ループバックに置かれ得る。
受信機がインフレーム（状態２）の間放棄が受取られ
ると、パケットは終結される。放棄はすべての受信エラ
ーに勝る。この終了の結果、いくつかの動作がとられ
る。すなわち、16ビットシフトレジスタ208および210の
内容が受信FIFO106に移される。最後のバイトはそれがF
IFOに置かれたというようにタグが付けられ、DLC受信10
8は状態０に戻り、受信リンク状態レジスタ（付録Ａ）
の放棄受信されたビットとバイトカウンタを含む状態は
ラッチされ、かつ放棄されたパケットの最後のバイトが
受信FIFO106から読出されるとマスク可能割込が発生さ
れる。
パケットの閉フラグが検出されると、CRCチェッカ222
はその仕事を終える。もしCRCのチェックが可能化され
るなら（DLC指令／制御レジスタのビット４）、CRCチェ
ッカの出力はこのときにテストされる。もしエラーが発
生しているなら、このエラー条件は遅延された報告とし
てラッチされる。
最小受信パケットサイズレジスタにプログラムされて
いるよりも少ない文字（フラグを除く）を有し、16ビッ
トより多いパケットが終了すると（フラグで）、ショー
トフレームエラーが報告される。もしそのパケットが16
以下のビットを有していたなら、ユーザに知らせること
なく廃棄される。これはいかなるデータもこのとき受信
FIFO106に置かれていないので可能である。もしショー
トフレームが16より多くを含んでいたなら、それはショ
ートフレームエラーが遅延された報告に対して遅延され
るということを除いて通常のパケットと同じ方法で終了
する。受信機108は状態１に戻る。
DLC受信機108は最大のアクセス可能パケットの長さを
特定するためにプログラムされるブロック212内に最大
受信パケットサイズレジスタ（付録Ａ）を含む。もし受
取られるバイトの数がこのカウントと等しくかつフラグ
または放棄がこのときに検出されないなら、ロングフレ
ームエラーが存在しかつパケットは終了する。この終了
はロングフレームエラー状態条件が遅延された報告の間
ラッチされるということを除いて通常と同様である。
もしフラグが非バイト境界で検出されるなら（文字の
１から７ビットが受信されているとき）、バイトエラー
の非整数が存在する。パケットは短い文字がそのままで
受信（最後のバイトとタグが付けられている）受信FIFO
にロードされるということを除いて通常のように終了し
かつバイトエラー状態の非整数は遅延された報告の間ラ
ッチされる。IDPC01の代替の実施例においてDLCはバイ
トの非整数を含む受信および送信パケットを受信し得る
ことに注目されたい。
バイトが16ビットシフトレジスタ208および210の最後
の８ビット位置にシフトされると、それは受信FIFO106
に動く。この動作に対して送るべき１ビット時間が存在
する。もし受信FIFOバッファ106の１番上の位置がこの
ロードが試みられるとき一杯であるなら、ロードはブロ
ックされる。バッファの１番上の位置は次のビットがシ
フトレジスタにシフトされるようになる前に空にならな
いなら、FIFOオーバラン条件が存在する。これが発生す
ると、パケットは終了し、FIFOの最後のバイトはパケッ
トの最後のバイトとしてタグが付けられ、遅延された報
告の間オーバラン条件指示器を含む状態がラッチされ、
その受信は０に戻る（もしフラグがオーバランと同じと
きに検出されるなら状態１に入る）。
テストの目的でDLC送信機102の出力は受信機108にル
ープバックされ得る。このモードはSBP制御レジスタ
（付録Ａ）のビット３をセットすることによって選択さ
れる。ローカルループバックモードでのとき、受信機は
その入力（SBINピン）からトランジスタ234を介して分
離される。
テストの目的で、DLC受信機108の入力は直接に送信機
（SBOUT）の出力ピンに直接に与えられる。SBP制御レジ
スタのビット４がセットされるとこのモードに入る。受
信機の動作はこの動作によっては影響されない。
第21図はこの発明のIDPC10のUART54部分の機能ブロッ
ク図である。この発明のUART54はその説明がここに引用
により援用される、ウェスタンディジタルコーポレーシ
ョン（Western Digital Corporation）により発行さ
れ、1984年の著作権の「通信製品ハンドブック（Commun
ications Products Handbook）」の357頁ないし371頁で
説明される工業規格8250UARTと互換性がありかつ同期モ
ードと同様非同期モードの動作を提供する。UART54はま
た特別文字認識ユニットを含み、かつ先入れ先出し方式
（FIFO）レジスタを送信し受信する。
第21図に示されるように、UART54はIDPC10の受信デー
タ入力端子に信号ラインを介して接続される10ビットの
受信直列−並列シフトレジスタ400を含む。受信シフト
レジスタ400はバス406を介して受信FIFOに接続される。
データ信号は受信機400を介して受取られかつ１組の状
態および制御レジスタを含むUART制御408が受取られる
信号の制御のもとでFIFO400に転送される。受信シフト
レジスタ400および受信FIFO404は制御408に接続され
る。受信FIFO404は受信FIFO404の「１番上」、すなわち
バス58、60および62に接続されるFIFO404の部分に置か
れるFIFOデータレジスタ404aを受取る。
パリティ、スペシャル文字、フレーム、中断チェッカ
412は受信シフトレジスタ404、受信FIFO404およびUART
制御408に接続される。パリティ、特別文字、フレー
ム、中断チェッカ412は第22図と関連して後に詳細に説
明されるランダムアクセスメモリ413を含む。
UART制御408に接続される受信マルチプレクサ410はID
PC10の入力端子に接続される信号ライン409上で受信ク
ロック信号を受取る。受信クロックMUX410は受信シフト
レジスタ400に接続される出力端子を有する。ボー速度
発生ユニット414によって発生されるボークロック信号
は信号ライン416上で受信クロックMUXの第２の入力と送
信クロックMUX418の第１の入力とに送られ、また信号ラ
イン409を介して受信クロックを受取りかつUART制御408
に接続される。送信クロックMUX418の出力端子は送信
（XMIT）並列−直列シフトレジスタ420に接続される。
XMITシフトレジスタ420はバス422を介して送信（XMI
T）FIFO424から信号を受取りこの送信FIFO424はバス5
8、60および62に接続される。XMITシフトレジスタ420は
XMIT FIFO424と同様UART制御408に接続され、かつXMIT
並列−直列シフトレジスタは信号ライン426上でIDPC10
のXMITデータ端子に送られる信号を発生する。
送信FIFO424は送信FIFO424の１番下、すなわちバス5
8、60および62に接続されるFIFO424の部分に置かれる送
信FIFOデータレジスタ424aを含む。
パリティ、フレーム、中断発生ユニット428はUART制
御408とXMITシフトレジスタ420およびXMIT FIFO424とに
接続される。
UART割込制御器430はバス50、60および62に接続され
かつ信号ライン432を介してUART制御408への信号を発生
する。UART制御408はIDPC10の入力端子から伝えられる
クリア−発信（CTS/）、データセット準備（DSR/）と、
リング指示器（RI/）と、受信されたライン信号検出（R
LSD/）信号とを受取り、IDPC10の出力端子に伝えられる
復帰−送信（RTS）およびデータ端子準備（DTR）信号を
発生する。
UART54によって送信および受信データに用いられるク
ロックは２個のソース、すなわち受信クロック（RXCL
K）入力またはボー速度発生器414のうち１つからくる。
クロック選択は状態および制御レジスタブロック408内
でUART制御レジスタのビット０および１を介してなされ
る。付録ＢにはUARTブロック408内の完全なレジスタの
説明が含まれる。DLC状態／制御レジスタでのように、
種々の状態および制御信号がこれらのレジスタと第21に
示されるUART要素との間で、示されていないが伝えられ
る。
ボー速度発生器414はUARTCLKピンに当られるライン41
4を介した信号を受取るプログラム可能除算器である。
発生器414はボークロックをUART受信機および送信機セ
クションに与える。信号ライン414上で受取られた入力
クロックはプログラム可能16ビット（１−65536）除算
器によって割られる。プログラム可能除算器は除数ラッ
チLSBと除数ラッチMSBレジスタ（付録Ｂ）をロードする
ことによって構成される。これらのレジスタは除数ラッ
チアクセスビット（DLAB）の制御400のライン制御レジ
スタ（付録Ｂ）のビット７をセットし、そしてUARTアド
レス０および１を書込む（これらはDLABビットがクリア
されるとDATAレジスタおよび割込可能化レジスタアドレ
スである）ことによってアクセスされる。
非同期モードでは、ボー速度発生器414は受信クロッ
ク速度の16倍の値に同様にプログラムされる。
送信機および受信機クロックのソースはそれぞれ受信
クロックMUX410と送信クロックMUX418とを介して独立し
て選択可能である。たとえば、ビット０がUART制御レジ
スタ内にセットされると、受信機クロックMUX410はその
クロックでボー速度発生器414の出力を選択する。ビッ
ト０がクリアされると、RXCLK入力が用いられる。同様
のオプションはこの場合UART制御レジスタ（付録Ｂ）の
ビット１がクロックソースを特定することを除いて、送
信機クロックMUX418にあてはまる。
UART54は非同期と同期の２つの主要動作モードを有す
る。
非同期モードでは、受信および送信シフトレジスタ40
0および420はボー速度の16倍の速度でクロック動作され
る。非同期動作は制御408のUART制御レジスタ（付録
Ｂ）のビット２を０にクリアすることによってマイクロ
プロセッサ18を介して選択可能である。上で述べられた
ように、クロック源は内部のボー速度発生器414または
外部の入力（受信クロック入力のRXCLK）のいずれかで
あり得る。受信クロック選択はUART制御レジスタのビッ
ト０によって決定され、送信クロック選択はUART制御レ
ジスタのビット１によって決定される。
同期動作では、受信シフトレジスタ400はデータと同
じ速度でクロック動作される。これはデータおよびクロ
ックが互いに同期化していなくてはならないということ
を意味する。データはクロックの立上がり端縁で受信シ
フトレジスタにラッチされる。同期モードはUART制御レ
ジスタのビット２をセットすることによって選択され
る。
送信シフトレジスタ420によって用いられるクロック
はまたデータ速度である。データはクロックの立下がり
端縁でのシフトレジスタ420からシフトされる。送信ク
ロックはボー速度発生器414かまたは外部受信クロック
入力（RXCLK）のいずれかによって与えられ得る。
データはいかなるフレーミング（開始および停止ビッ
ト）を含まずにビットの定常の流れとして送信される。
送信シフトレジスタ420がロードされると、その内容は
直接に送信される。次のデータバイトは以前のバイトの
上に連結される。シフトレジスタ420およびFIFO424が空
になると、ラインはマーキング（１）条件に置かれる。
データはいかなるフレーミングも含まずに、それゆえ
いかなる文字の境界も含まずにビットの定常の流れとし
てライン402上で受取られる。待ちビットが受信された
シフトレジスタ400に受取られるので、それらは受信FIF
O404にロードされる。ライン402が遊び（マーキング）
であるとき、受信シフトレジスタ400はすべて１を含む
バイトを受取る（そしてFIFOに送る）。このモードは低
速の同期応用に有益であって、なぜなら終わりのリンク
−IDPC10UARTや、ISDN、IDPC UARTへの終わりが二人の
終わりのユーザにとって１本のワイヤのように見えるか
らである。データは受信クロックパルスが受取れている
限りサンプル取りされて転送される。
受信シフトレジスタ400は入ってくる直列データを並
列文字に変換するために用いられる。直列データは非同
期モードのライン416上のデータサンプルストローブ信
号と、クロックMUX410によって選択されたような同期モ
ードでのライン412上の受信クロックの立上がり端縁に
よってシフトレジスタにクロック動作される。
非同期動作−データサンプルストローブ信号は以下の
態様でボー速度発生器414によって発生される。すなわ
ち、UART受信機が文字を受取っていないときはいつで
も、16Kクロックの立上がり端縁はライン402上で受信デ
ータ（RXD）入力信号をサンプル取りするために用いら
れる。もし16Kクロックの最後の立上がり端縁以来ハイ
からローにRXDが推移しているなら、可能性のある開始
ビットが検出されている。もしRXD信号ライン402が少な
くとも３個のクロックサイクルの間ローのままであるな
ら、その開始ビットは有効であると仮定される。もしそ
うでないならそれは無視される。開始ビットが有効であ
ると決定されたとすると、RXD信号のハイからローの推
移の後（開始ビットの始まり）第８番目の立上がりクロ
ック端縁はデータサンプルストローブ（ボークロック）
信号を形成するために16X受信クロックを割るボー速度
発生器414内の16で除算のカウンタを同期化するために
用いられる。ライン402のRXD信号は次に受取られるべき
文字のビットごとにボークロックによってサンプル取り
される。
受信シフトレジスタ400は８個のデータビットと１つ
のパリティビットと開始ビットを許容する10ビットの長
さである。以前の文字がシフトレジスタ400からFIFO404
にまたはリセットで動かされると、シフトレジスタ400
はすべて１でロードされる。データはシフトレジスタ開
始ビットにまずシフトされる（開始ビットは０であ
る）。開始ビットがシフトレジスタの最後に到達すると
（ハイからローへのビット位置の10の推移）、文字は完
全に受取られる。８ビットより少ない文字（またはパリ
ティのない８ビット文字）に関してデータは開始ビット
が文字の最後で最後のビット位置に終わるように低位の
ビット位置に近いビット位置でシフトレジスタにロード
される。この技術は受取られるビットの数の後を辿るた
めのカウンタの必要性をなくす。
もしRXD信号が文字の最後のビットが受取られた後次
のビット時間でサンプル取りされてローなら、フレーミ
ングエラーが存在しかつライン状態レジスタのビット３
を介して報告される。フレーミングエラーを有する文字
はFIFO404にロードされない。
UART54が８個より少ないデータビットを含む文字を受
取ると、受信FIFOにロードされるべき８ビットバイトの
付加の高位のビットが０にセットされる。
同期動作−同期モードでは、RXD入力信号は信号ライ
ン409上で受取られる1X受信クロックの立上がり端縁ご
とにサンプル取りされる。データはクロックサイクルご
とに受信シフトレジスタ400にシフトされる。このモー
ドでは、いかなる開始ビットも停止ビットも存在しな
い。１バイトのデータが受取られかつ８ビット時間ごと
に受信FIFO404にロードされる。
受信されたデータは４バイトの深さの受信FIFO404に
ロードされる。受信FIFO404は好ましくは「バブルアッ
プ」の型である割込条件フラグはFIFOの文字の数がUART
制御レジスタ（ビット３および４）の受信FIFOしきい値
フィールドで示されるレベルに達すると割込識別レジス
タ（ビット１ないし３）にセットされる。UART状態レジ
スタのビット３は受信FIFO404しきい値が到達されると
セットされ、FIFO404のレベルがしきい値より下に落ち
るとクリアれる。もし受取られる文字の数がFIFOしきい
値レベル（０）より少なく、いかなる文字も非同期モー
ドで1600ボークロックサイクルと同期モードで100クロ
ックサイクル約10個の文字時間）の間受取られていない
ならタイムアウトが内部で発生する。タイムアウトはUA
RT状態レジスタでビット０をセットしかつマスタ可能割
込を発生する。
データはFIFOから、マイクロプロセッサ18によってバ
ス58、60および62に接続される受信FIFOデータレジスタ
404aから読出される。受信FIFOデータレジスタ404aの有
効データの存在はライン状態レジスタの（受信データ利
用可能）ビット０によって示される。
もし受信FIFO404が新しく受信された文字がFIFOにロ
ードされるべきときに一杯であるなら、オーバランエラ
ーがライン状態レジスタのビット１を介して報告され
る。
第22図を参照すると、パリティチェッカ412aとパリテ
ィ、特別文字、フレーム、中断チェッカRAM413部分が８
個のデータビットと１個の特別文字フラグと１個のパリ
エラーフラグの10ビット幅である受信FIFO404に接続さ
れて示される。パリティ、フレーミングおよび特別文字
条件はデータがFIFO404にロードされるとき要素412によ
ってチェックされる。特に、パリティエラーを有する文
字の存在はパリティチェッカ部分412aによって報告され
るかまたは特別文字の存在がライン状態レジスタでRAM4
13と比較して報告される。パリティエラーフラグおよび
特別文字フラグはそれに従ってセットされる。割込（も
し可能化されているなら）はいずれかの条件が検出され
たとき発生される。そのデータビットのみがユーザによ
って読出され得る。特別文字およびパリティエラー割込
は文字が受信FIFO404にロードされると発生されるが、
パリティエラーの存在および特別文字利用可能状態ビッ
ト（UART状態レジスタにおいて）は文字がFIFO出力404a
に存在するまでセットされない。これによってユーザは
どの文字が割込を引き起こしたかを識別することができ
る。
UART54がプログラムされて８ビットより少ない文字を
受取ると、用いられていないビット位置は文字が受信FI
FO404に置かれるので０で満たされる。
特別文字認識は受信シフトレジスタ404と受信FIFO404
とに接続される要素412内で行なわれる。有効文字がシ
フトレジスタ400によって受取られるとき、下位の７ビ
ットのビットパターンは128ビットの深さのRAM413への
ポインタとして用いられる。128ビットRAM413のビット
がセットされかつマイクロプロセッサ18によってクリア
される。もしデータによってアドレス指定されるRAMビ
ットがセットされる（１）なら、文字はライン状態レジ
スタのビット７をセットすることによって「特別」とし
てフラグが立てられる。このテストは文字が受信FIFO40
4にロードされると行なわれる。割込はもし特別文字可
能化ビットがセットされるなら（割込可能化レジスタの
ビット５）そのときのみ発生される。特別文字を受取っ
たビットは割込条件の存在を識別するために用いられ
る。第２のビットのUART状態レジスタのビット２はFIFO
のどの文字が特別かを識別するために用いられる。この
ビットは文字がFIFOの出力にあるまでセットされない。
特別文字認識ユニット412は128ビットのRAM4Bへのア
ドレスとして受取られた文字を利用する。128ビットRAM
は特別文字検出器によって見られるように、128×１と
ユーザによって見られるように16×８アレイとして組織
される。RAM413は16個のレジスタのうちの１個以上に書
込むことによってユーザにロードされる。相対アドレス
９に置かれる第１のレジスタは128ビットマップの最初
の８ビットを含む。マップのビット１は第１のレジスタ
ビット０に対応する。ビット15ないし８は第２のレジス
タ（アドレス10）に置かれ、以下同様である。リセット
でのデフォルト値はすべて０である。
パリティはすべての受取られた文字でそれらが受信FI
FO404にロードされるとパリティチェッカ要素412aによ
ってチェックされる。もし違反が発生しかつパリティが
可能化されるなら（ライン制御レジスタ（付録Ｂ）のビ
ット３）、パリティエラービットがセットされる（ライ
ン状態レジスタ（付録Ｂ）のビット２）。もし受信機ラ
イン状態割込が可能化されるなら（割込可能化レジスタ
（付録Ｂ）のビット２）、割込が発生されるであろう。
第２の状態ビットのUART状態レジスタ（付録Ｂ）のビッ
ト１はパリティエラーを含む文字が受信FIFO404の出力
に到達するとセットされる。これによってユーザはFIFO
404のどの文字がエラーを含んでいるかを識別すること
ができる。偶数または奇数のパリティの選択がライン制
御レジスタのビット４を介して行なわれる。UART54はパ
リティビットが発生しかつプログラムされた状態と反対
に（偶数または奇数）検出されるようにするテストモー
ドに置かれ得る。このスティックパリティモードはライ
ン制御レジスタのビット５をセットすることによって引
き起こされる。
フレームエラーは要素414によって検出される。フレ
ーミングは非同期モードの動作でのみ有効である。フレ
ーミングは同期モードではチェックされない。
ライン状態レジスタのビット３はもし受取られた文字
が有効な停止ビットを有さずかつ中断条件でないならセ
ットされる。割込はもしライン状態割込可能化ビットが
セットされるなら（割込可能化レジスタのビット２）発
生される。
中断検出は要素412内で行なわれる。中断検出は非同
期モードでのみ有効である。中断検出は同期モードでは
行なわれない。
ライン状態レジスタのビット４はもし受取りデータ入
力が１全文字時間（開始ビット＋データビット＋パリテ
ィビット＋停止ビット）より多い間スペーシング（０）
に保持されるならセットされる。受信ライン状態割込は
発生されるべき割込で可能化されなくてはならない。
バス58、60および62によってマイクロプロセッサ18に
よって送信FIFO424に移送されているデータは並列−送
信シフトレジスタ420にロードされ、そして送信クロッ
クMUX418によって選択された送信クロックによって同期
化されてシフトされる。パリティが発生されてデータに
付けられ得る。停止ビットの数および文字の長さはマイ
クロプロセッサ18によってプログラム可能である。中断
指示がUART送信機によって発生され得る。
送信シフトレジスタ420に与えられるシフトレジスタ
クロックはボー速度発生器414かまたは送信クロックMUX
418によって選択された入力ピンから受取られる受信ク
ロックのいずれかからくることができる。クロック源選
択はUART制御レジスタの送信クロック選択（ビットｑ）
を介してなされる。シフトレジスタクロックの入力ソー
スは非同期モードでデータ速度の16倍でありかつ同期モ
ードのデータ速度の１倍である。同期動作はUART制御レ
ジスタのビット２を介して選択される。非同期モードで
は（それのみ）送信論理は自動的に16でクロックを割
る。データはクロックの立下がり端縁でシフトレジスタ
420からシフトされる。
ライン状態レジスタのビット６は送信FIFO424が空で
かつ最後のビットがシフトレジスタ420からシフトされ
ているときセットされる。割込はこの条件によって発生
され得る。
UART54によって送信されるべきデータはマイクロプロ
セッサ18によって送信FIFO424にロードされる。送信シ
フトレジスタ420が空になると、それはFIFO424から再び
ロードされる。FIFO424のバイトの数がプログラム可能
しきい値と等しいかまたはそれより少ないとき、送信FI
FOしきい値到達ビット（５）がライン状態レジスタ（付
録Ｂ）でセットされる。割込はFIFOレベルがしきい値レ
ベルに立下がると（その推移は割込を引き起こし、その
レベルはしきい値かまたはそれ以下のFIFOのレベルでは
ない）、発生される（可能化されているなら）。しきい
値はUART制御レジスタのビット５および６を介してプロ
グラムされる。もし選択されるならパリティはデータが
FIFOからシフトレジスタに送られるとXMIT FIFO424およ
びXMIT シフトレジスタ420に接続される要素428によっ
て発生される。
要素428によるフレームの発生は非同期モードの動作
でのみ起こる。停止ビットの数および文字の長さはUART
送信機にプログラムされる。これのパラメータはまた受
信機に対しても適用される。停止ビットの数はライン制
御レジスタビット２でプログラムされる。文字の長さは
ライン制御レジスタのビット０および１によってプログ
ラムされる。
中断発生はまた要素428によって行なわれる。マイク
ロプロセッサ18の制御のもとで、UART54はブレークビッ
トがマイクロプロセッサ18によってリセットされるまで
すべて０の「中断」パターンを送信するであろう。中断
要求ビットはライン制御レジスタのビット６である。UA
RT54は現在送信されているいずれかの文字が中断を送信
する前に完了するまで待機するであろう。（最小の10個
の連続の０ビットは常に中断が要求されると送られるだ
ろう）。UART送信機は新しい文字が送られる前に中断の
送信に続く少なくとも１ビット時間の間ハイに戻るであ
ろう。これによって新しい文字の開始ビットが検出され
る。中断発生によって送信FIFO424がクリアされる。
408までのUART制御はIDPC10と外部端子との間の通信
を制御する際に用いるためのハンドシェーク信号を出
す。これらの信号はRTS/と、CTS/と、DSR/と、DTR/とで
ある。RTS/およびDTR/は端子の出力である。それらはそ
れぞれモデム制御レジスタ（付録Ｂ）のビット１および
０を介してCPUによって制御される。CTS/およびDSR/は
端子からの入力である。それらの状態はそれぞれモデム
状態レジスタビット４および５で読出され得る。モデム
状態レジスタは最後に読出されたゆえにそれらがもし変
化されているなら、CTS/およびDSR/入力はモデム状態割
込を発生する。この割込は割込可能化レジスタビット３
を介して可能化される。モデム状態レジスタのデルタCT
SおよびデルタDSRビット（0,1）はCTS/またはDSR/の状
態がモデム状態レジスタが最後に読出されたゆえに変化
しているという事実を反映する。レジスタを読出すとこ
れらのビットはクリアされる。
UART54はIDPCによって用いられるラインに加えて４個
のハンドシェークラインを有する。これらはリング指示
（IR/）と、受信ライン信号検出（RLSD/）と、出力１
と、出力２である。RI/およびRLSD/はUARTの入力であ
る。それらの状態はそれぞれモデム状態レジスタのビッ
ト６および７によって報告される。割込はRI/（RI/は非
活動状態−ハイになる）の後縁の検出によって発生され
る。これはモデム状態レジスタのビット２を介して報告
される。割込はモデム状態レジスタが最後に読出された
ためにもしRLSD/が変化するなら発生される。このデル
タRLSD/指示はモデム状態レジスタのビット３を介して
報告される。出力１および２の信号は汎用出力である。
それらはモデム制御レジスタのそれぞれビット２および
３をセットしかつクリアすることによって制御される。
第２図を再び参照すると、二重ポートタイミング制御
器（DPTC）56は制御ライン57を介してMPI50にかつIDPC
内部バス58、60および62に接続される。また第２図に示
されるように、DPTC56はIDPC10の外部端子ピンへまたそ
のピンから信号を送る信号ラインに接続される。これら
はバス仲裁制御端子、すなわち局所プロセッサバス要求
（LREQ/）入力端子と、ローカルデータ送信／受信指定
（LDP−R/）入力端子と、ローカル準備（LRDY）出力端
子と、ホストプロセッサバス要求（HREQ）入力端子と、
ホストデータ送信／受信指定（HDT−Ｒ）入力端子と、
ホスト準備（HRDY）出力端子と、ホスト割込（HINTIN）
入力端子と、ホスト割込肯定応答（HINTACK）入力端子
と、ホスト割込（HINTOUT）出力端子と、ローカル割込
（LINTOUT）出力端子とを含む。また、１組の４つのホ
ストポート（HPORT）制御出力ラインと、１組の３つのR
AM制御出力ラインおよび４つのローカルポート（LPOR
T）制御出力ラインとを含む。HPORTラインはホストデー
タラッチ可能化（HDLE）出力ラインと、ホストデータバ
ス可能化（HDBE/）出力ラインと、ホストアドレスバス
可能化（HABE/）出力ラインと、ホストデータラッチ出
力可能化（HDLOE/）出力ラインとを含む。RAM制御ライ
ンはRAMチップ選択（RAMCS/）出力ラインと、RAM書込可
能化（RAMWE/）出力ラインとRAM出力可能化（RAMOE/）
出力ラインとを含む。LPORT出力ラインはローカルアド
レスバス可能化（LABE/）出力ラインと、ローカルデー
タバス可能化（LDBE/）出力ラインと、ローカルデータ
ラッチ可能化（LDLE）出力ラインとローカルデータラッ
チ出力可能化（LDLOE/）出力ラインとを含む。
DPTC56に接続される種々のライン上の信号はここで完
全に説明される。
入力ピンは局所プロセッサ18がこの後に第23図と関連
して説明される共用RAMをアクセスしているときIDPCのD
PTC56部分の直接制御として用いられる。このピンがハ
イになると、それは共用RAMへの書込サイクルが進んで
いることを示す。LDT−R/がハイになると、RAMWE/およ
びLDBE/は活動状態（ロー）になる。LDT−Ｒがローにな
ると、それはRAMからの読出サイクルが進んでいること
を示す。このとき、RAMOE/と、LDLE/と、LDLOE/は活動
状態のローにされる。LDT−Ｒは次のCLKの立下がり端縁
で非活動状態に戻る。
HDT−R/はそれが遠隔ホストが共用RAMをアクセスして
いるときに与えられる方向制御であるということを除い
てLDT−Ｒと同一の機能を果たす。
LREQ/は共用RAMへのアクセスを要求する局所プロセッ
サ18からのIDPCの活動状態のロー入力である。LREQ/はI
DPCクロックサイクルごとの負の端縁上でサンプル取り
される。LREQ/は通常２個のIDPCクロックサイクルの間
活動状態である。サンプル取りされて活動状態のとき、
LREQ/はRAMCS/とLABE/を活動状態（ロー）にする。LREQ
/はクロックと同期しているべきである。
HREQ信号はそれが共用RAMへのアクセスを要求する遠
隔ホストプロセッサから来てかつ活動状態のハイにある
ことを除いてLREQ/と同じ機能を果たす。HREQはIDPCク
ロックと関連して非同期入力である。
LRDYは共用RAMメモリサイクルを完全にするために局
所プロセッサ18によって用いられるIDPC10からの活動状
態のハイの出力である。LRDYは通常ハイである。それは
共用RAMに対する要求が局所プロセッサ18（LREQ/）から
受取られホストプロセッサが現在共用RAMをアクセスし
ているときローにされる。
HRDY信号はそれがホストプロセッサによって用いられ
るということを除いてLRDYと同じ機能を果たす。
活動状態にされると、LINTOUT信号は局所プロセッサ1
8へ割込を発生するように意図される。LINTOUTは１にセ
ットされているセマフォレジスタビット１の結果活動状
態（ハイ）になる。LINOUTはセマフォレジスタのビット
１が０にクリアされるとき非活動状態に戻る。
HINTOUTピンはLINTOUTピンと類似しているが、それは
ホストプロセッサを割込むように意図される。HINTOUT
はセマフォレジスタのビット０に書込む局所プロセッサ
18によって活動状態にされる。HINTOUTはホストプロセ
ッサの割込入力に接続されるように意図される。HINTOU
Tはセマフォレジスタのビット０をクリアしかつHINTOUT
を非活動状態にするHINTACKピンをパルス動作させるホ
ストによって非活動状態にされる。
HINTINは割込を局所プロセッサ18（LINTOUT）に発生
するためにホストプロセッサによって用いられる活動状
態のハイの入力である。HINTINが活動状態になると、そ
れはセマフォレジスタのビット１が順にLINTOUTを発生
する位置にセットされるようになる。このメカニズムは
ホストがセマフォレジスタを読出／書込できないために
必要である。
IDPCのHINTACK活動状態のハイ入力はセマフォレジス
タのビット０を０にクリアする。HINTACKはIDPCからのH
INTOUT割込の受取に応答してホストプロセッサによって
出力される。
LABE/は局所プロセッサ18からLREQ/を受取った結果、
IDPCによって活動状態のローにされかつ局所プロセッサ
18からのアドレスラインを可能化するために用いられ
る。LABE/はメモリサイクルの最後まで活動状態のまま
である。
HABE/はそれがホストアドレスラッチからメモリバス
へのアドレスラインを可能化しかつHREQによって活動状
態にされることを除いてLABE/と同様の機能を果たす。
LDBE/は局所プロセッサ18から共用RAMデータバスへの
データラインを可能化するために用いられる活動状態の
ローの出力である。LDBE/はハイにされるLDT−R/の結果
（書込サイクル）活動状態にされる。それはメモリサイ
クルの最後までハイのままである。
HDBE/はそれがホストバスから共用RAMバスへのデータ
を可能にしかつハイになるHDT−R/によって活動状態に
されるということを除いてLDBE/と同様の機能を果た
す。
LDLE活動状態ハイ出力は共用RAMから局所プロセッサ1
8へのデータをラッチするために用いられる。LDLEはLDT
−R/がローになる（読出サイクル）結果ローにされる
（ラッチは透明にされる）。それはメモリサイクルの終
わりで活動状態（ハイ）に戻る。
HDLEはそれが共用RAMからホストプロセッサデータバ
スにデータをラッチしかつローに行くHDT−R/（読出サ
イクル）によって活動状態にされることを除いてLDLEと
同様の機能を果たす。
LDLOE/はデータバスラッチの出力を可能化して局所プ
ロセッサに戻すことを可能にするために局所プロセッサ
18によって用いられるIDPCからの活動状態のロー出力で
ある。LDLOE/はLDT−R/がローにされるとき（読出サイ
クル）活動状態（ロー）にされる。それはLREQ/が非活
動状態（ハイ）になるときクリアされる。
HDLOE/はそれがホストデータバス上のデータの出力を
可能化するために用いられかつローになる（読出サイク
ル）HDT−R/によって活動状態（ロー）にされることを
除いてIDLOE/と同様の機能を果たす。これはHREQが非活
動状態（ハイ）になるときクリアされる。
RAMCS/はそのチップが可能化を選択するように共用RA
Mによって用いられるIDPCからの活動状態のロー出力で
ある。これはLREQ/またはHREQのいずれかが活動状態に
サンプル取りされると活動状態（ロー）になる。RAMCS/
はメモリサイクルの終わりまで活動状態のままである。
RAMWE/は書込ストローブとして共用RAMによって用い
られるIDPCからの活動状態のロー出力である。LDT−R/
またはHDT−R/がハイになると（書込サイクル）活動状
態にされる。それはメモリサイクルの終わりで非活動状
態にされる。
RAMOE/はその出力ドライバを可能化するために共用RA
Mによって用いられる活動状態のロー出力信号である。
それはLDT−R/またはHDT−R/のいずれかがローになると
（読出サイクル）活動状態にされる。それはメモリサイ
クルの終わりでクリアされる（ハイ）。
第23図を参照すると、IDPC10はホストベースのシステ
ムで使用され得、そこでは「局所」マイクロプロセッサ
18と外部の「ホスト」が互いに共用メモリ22a（二重ポ
ートRAM）を介して連絡する。このメモリはマイクロプ
ロセッサ18かまたはホストのいずれかによっアクセスさ
れ得る外部の共用RAM（SRAM）である。IDPC10の二重ポ
ートタイミング制御器（DPTC）56は通常のSRAM220が二
重ポートデバイスとして機能を果たすことを可能にする
ために必要な制御機能を提供する。これらの機能に含ま
れるものはメモリサイクルタイミング発生と、ホストの
システムバス500とマイクロプロセッサ18のローカルバ
スとを分離するために必要なバッファおよびラッチの制
御と、ホストおよび局所プロセッサに戻る準備制御信号
の発生である。
共用RAM22aへの仲裁するアクセスに加えて、DPTC10は
セマフォメカニズム（双方向のプロセッサ間割込）を提
供し、これは局所マイクロプロセッサ18とホストへそし
てそれらからのハイレベルのメッセージの通過を調整す
るために用いられる。SRAM22aはデータおよびアドレス
バス26および28に接続されかつRAMCS/（CS/端子で）
と、RAMOE/（OE/端子で）とRAMWE/（WE/端子で）とIDPC
10のDPTC56で発生されるWE/とを受取る。
種々のバス分離デバイスは第22図に示される。ラッチ
502はSRAM22aとIDPC10との間のデータバス26に置かれ
る。ラッチ502はOE/入力でLDLEと、IDPC10のDTPC56から
Ｅ入力でLDLY/とを受取る。ラッチ504はIDPC10とSRAM22
aとの間のデータバス26に置かれ、DPTC56からのOE/入力
でLDBE/を受取る。ラッチ506はIDPC10とSRAM22aの間で
アドレスバス28上に置かれ、OE/入力でLABE/を受取る。
ラッチ508はホストシステムバス500とSRAM22aとの間で
ラッチ506に続くアドレスバス28上に置かれ、DPTC56に
よって発生されるOE/端子でHABE/信号を受取る。ラッチ
510はラッチ502および504に続いてデータバス26上に置
かれ、DPTC56によって発生されるOE/端子でHDBE/信号を
受取る。ラッチ512はSRAM22aとホストシステムバス500
との間でラッチ502および504に続いてデータバス26上に
置かれ、OE/端子をHDLOE/信号と、DPTC56によって発生
されるＥ端子でHDLE信号とを受取る。
最後に、IDPTC10はホストシステムバス500へのかつそ
こからのHINTOUTとHINTINとHINTACKとHRCYとHDT−R/とH
REQ信号と、局所プロセッサ18のMCSOとSRDYとSI/端子に
伝えられるLINTOUTとLREQ/LRDYとLDT-R1とを連絡する。
第24図を参照すると、IDPC10のDPTC56の機能ブロック
図が第２図と関連して以前に説明された種々の制御信号
の受取および発生を示す。DPTC56の動作は第24図に示さ
れる７個の主要機能ブロックと関連して説明される。
同期化（SYNC）ブロック520は局所プロセッサ18から
マスタクロック（CLK）信号とバス500上のホストからの
HREQ信号とを受取る。その同期化ブロック520は、ロー
カルクロックと同期化されたホスト要求信号を発生し、
この同期化されたホスト要求信号は、局所プロセッサ18
からのLREQ信号およびCLK信号を受取る競合要求サイク
ル仲裁ブロック522に伝えられる。サイクル仲裁ブロッ
ク522はDPTC56内の他の機能ブロックで用いるためにロ
ーカルサイクル（LCYCLE）信号とホストサイクル（HCYC
LE）信号を発生する。サイクル仲裁ブロック522はまたR
AMサイクルタイマブロック524によって受取られるGO信
号を発生する。RAMサイクルタイマブロック524はまたCL
K信号とLDT−R/およびHDT−R/信号とを受取りかつそこ
からRAMOE/とRAMCS/とRAMWE/信号とまたSTOP信号を発生
する。
ローカルポートサイクル制御器526はRAMサイクルタイ
マ524によって発生されるSTOP信号と、CLK信号と、LCYC
LE信号とLDT−Ｒ信号とを受取りかつそこからLDLEと、L
DLOE/とLDBE/とLABE/信号とを発生する。
ホストポートサイクル制御器528はSTOP信号と、CLK信
号と、HCYCLE信号と、HDT−R/信号とを受取り、かつそ
こからHDLEと、HDLOE/と、HDBE/と、HABE/信号とを発生
する。
ローカルポート準備（LRDY）制御器530はLREQ信号
と、CLK信号と、HCYCLE信号と、LCYCLE信号とを受取
り、そこからLRDY信号を発生する。
ホストポート準備（HRDY）制御器532はHREQ信号と、C
LK信号と、HCYCLE信号と、LCYCLE信号とを受取り、かつ
そこからHRDY信号を発生する。
第24図に示される種々のブロックの設計および構成は
第25図のDPTCタイミング図と関連して与えられるそれら
の機能のさらなる説明を基に当業者によって理解される
であろう。
DPTC56は共用RAM22aへのすべてのアクセスのためのサ
イクルタイミングを発生する。各サイクルの長さは固定
されかつ局所プロセッサ18またはホストのいずれかのサ
イクル時間から独立している。メモリサイクルは局所プ
ロセッサ18またはホストのいずれかからの要求に応答し
て発生される。要求と競合する場合、DPTC56はその競合
を仲裁し第１のサイクルを一方の要求側に与え一方で他
方を抑える（適当な準備ラインLRDYまたはHRDYを介し
て）。DPTC56は常に局所プロセッサ18（Ｌ−ポートと呼
ばれる）によって仲裁する。第25図のタイミング図を参
照すると、サイクル仲裁ブロック522が次のメモリサイ
クルを開始する準備ができているときに未決定の要求を
もしＬ−ポートが有するなら（LREQ/入力を介して）、
第25図の54で示されるときにＬ−ポートはホスト（Ｈ−
ポート）からの要求に関係なくサイクルが与えられる。
もしホスト（HREQ入力ピン）からの要求が存在するかま
たはサイクル（Ｌ−サイクル）時間542の間存在するな
ら、次のサイクルはホスト（Ｈ−サイクル）時間544に
与えられる。これは局所プロセッサ18が他のサイクル時
間546を要求する前にDPTC56が次のサイクルを開始させ
るので暗黙のうちに起こる。もしＬ−サイクル要求がＨ
−サイクルの中間で受取られるなら、局所プロセッサ18
はＨ−サイクルが終わるまで（時間548ないし時間550）
遠ざけられる（LRDYラインを介して）。
Ｌ−サイクル要求はIDPCクロックと同期している。こ
れはIDPCクロックが局所プロセッサクロックと同じでか
つメモリサイクルタイミングはIDPCクロックから発生さ
れるので問題ではない。Ｈ−サイクル要求はIDPCクロッ
クと非同期であると仮定されかつSYNCHブロック520内の
DPTCに内部で同期化される。
第25図に示されるように、SRAM22aメモリサイクルは
長さが２個のIDPCクロック（CLK）時間で、いずれか２
つのSRAMサイクルの間に少なくとも１つのCLKクロック
時間不動作空間を有する。
SRAM2aが遊びの間、DPTC56のサイクル仲裁ブロック52
2はIDPCクロックサイクルごとの立下がり端縁でLREQ/お
よび同期化されたHREQ信号をサンプル取りする。もし要
求が存在するなら、サイクルは開始されかつGO信号がRA
Mサイクルタイマ524に発生される。サイクルの開始によ
って起こるべき以下の動作が引き起こされる。すなわち
RAMCS/がRAMサイクルタイマ524（時間522）によって活
動状態（ロー）にされかつLABE/またはHABEのいずれか
がLREQ/またはHREQ/サンプル取りされたかに依存して活
動状態（ロー）になる（それぞれ時間554かまたは55
6）。
RAMCS/はSRAM22aのチップ選択制御出力を出す。RAMCS
/とLABE/またはHABE/のいずれかの両方の信号がメモリ
サイクル時間558または560のそれぞれの終わりまで活動
状態のままである。
IDPCクロック（CLK）の次の立下がり端縁で、活動状
態のポートの方向制御入力ライン（LDT−R/またはHDT−
R/）がRAMサイクルタイマ524によってサンプル取りされ
る（それぞれ時間562または564）。この信号はサイクル
が読出サイクルかまたは書込サイクルかのいずれかを決
定する。もし方向制御がサンプル取りされてハイ（書
込）であるなら、以下の動作がとられる。すなわち、RA
MWE/はRAMサイクルタイマ524によって活動状態（ロー）
にされ（時間566）、LDBE/またはHDBE/のいずれかがLDT
−R/またはHDT−R/がサンプル取りされたかどうかに依
存して活動状態（ロー）にされる（それぞれ時間568ま
たは570）。
RAMWE/はSRAM22a書込ストローブである。それはサイ
クルの終わりで（時間572）その非活動状態（ハイ）に
戻される。LDBE/およびHDBE/は上でSRAM22aに書込まれ
るべきデータを置くデータバッファ可能化制御である。
それらはまたサイクルの終わりで（それぞれ時間574ま
たは576）その非活動状態（ハイ）に戻される。
もし方向制御ラインLDT−R/またはHDT−R/がサンプル
取りされてロー（読出）であるなら、以下のことが発生
する。すなわち、RAMOE/がRAMサイクルタイマ524によっ
て活動状態（ロー）にされ（時間578）、LDLEまたはHDL
Eは活動状態（ロー）にされ（時間580HDLEの時間は簡単
にするため省かれている）、そしてLDLOE/またはHDLOE/
は活動状態（ロー）になる（時間582、HDLOE/の時間は
簡単にするために省かれている）。
RAMOE/はSRAM22a出力ドライバを可能化する。LDLEお
よびHDLEはその透明状態にそれぞれ適当なデータバスラ
ッチ502または512を置く。LDLOE/およびHDLOE/はそれぞ
れデータバスラッチ502または512を可能化してその出力
をローカルまたはホストシステムバスに戻す。RAMOE/と
LDLEとHDLEはサイクルの最後でクリアされる（それぞれ
時間584と586。HDLEの時間は簡単にするために省かれ
る）。LDLOE/（時間588）およびHDLOE/（簡単にするた
めに時間を省かれている）はサイクル要求（LREQ/また
はHREQ/）が除去されると（時間590）クリアされる。
メモリサイクルはIDPC（CLK）クロックの次の立下が
り端縁（時間592）上で終わる。
LREQ/およびHREQ入力は新しいサイクルが開始される
べきかどうかを決定するためにIDPCクロック（CLK）の
各連続した立下がり端縁でサイクル仲裁ブロック522に
よってサンプル取りされる。
LCYCLEとHCYCLE制御ブロック526および528は第24図と
関連して説明される種々のLDLEと、LDLOE/と、LDBE/
と、LABEと、HDLEと、HDLOE/と、HDBE/と、HABEタイミ
ング信号を発生する。
Ｌ−ポートがＨ−サイクルが進んでいる間サイクルを
要求するか、またはＨ−ポートがＬ−サイクルが進行中
であるかまたはＬ−ポート要求が存在している間サイク
ルを要求する場合、競合が発生する。DPTC56のサイクル
仲裁ブロック522は常にＬ−ポートのおかげて仲裁をす
るであろう。
もしLREQ/がＨ−サイクルが進行中であるとき活動状
態になるなら、LRDYはLRDY制御530によって非活動状態
（ロー）になる。これは即座に起こる。LRDYは次のメモ
リサイクルの始まり（Ｌサイクルであろう）で活動状態
に戻る。
Ｌサイクルが進行中である間、HREQが活動状態になる
場合は上と正に同様の方法で取扱われるが、ここではHR
DYがLRDYの代わりに制御信号として用いられることが例
外である。
HREQがサイクルの開始の前に活動状態にありかつLREQ
/がまた活動状態になる場合、REDYはLREQ/が活動状態に
なるや否や非活動状態（ロー）にされる。（もしLREQ/
が既にＬサイクルが始まる前に活動状態であるなら、HR
DYはHREQが活動状態になるや否や非活動状態になる。）
HRDYはＨ−サイクルが初められると活動状態に戻る。
第26図を参照すると、局所プロセッサ18とホストプロ
セッサ595との間のすべての通信は共用RAM22aに置かれ
る「メイルボックス」を介して行なわれる。メカニズム
はそのメイルボックスにメッセージがあることを受取側
に知らせることを要求される。割込はこのタスクのため
に用いられる。
メッセージの通過は２つの形式をとる。すなわち、ホ
スト595に送る局所プロセッサ18と局所プロセッサに送
るホストである。局所プロセッサがメッセージをホスト
に送りたいと思うとき、それはまずメッセージをホスト
のメイルボックスの中に入れ次に割込要求をホストに発
生する。ホストはそのメッセージを読出し割込要求をク
リアする。逆に、ホストがメッセージを局所プロセッサ
に送りたいと思うとき、それは局所プロセッサのメイル
ボックスにメッセージを置き局所プロセッサに割込要求
を発生する。局所プロセッサはメッセージを読出りかつ
割込要求をクリアする。DPTC56は２ビットのセマフォレ
ジスタ596を提供し、これらの割込要求の発生およびク
リアにすることを容易にする。セマフォレジスタ596の
下位のビット位置（ビット０）をホストへの割込プロセ
ッサ（ITLP）フラグを含みそして上位ビット位置（ビッ
ト１）は局所への割込プロセッサ（ITHP）フラグを含
む。
セマフォレジスタ596ののITLPビット位置はLOCAL INT
OUT信号を搬送する信号ライン597によって局所プロセ
ッサ18に（IDPC10の外部ピンを介して）接続される。ホ
ストプロセッサ595はHOST INT IN信号を搬送する信号ラ
イン598によってITLPビット位置に（IDPC10の外部ピン
を介して）接続される。局所プロセッサ18はLOCAL CRT
信号をレジスタ596のビット位置に、HOST IN REQUEST信
号をレジスタ596のビット２にMPI50を介して書込むこと
ができる。
ホスト595はHOST IN ACK信号を搬送する信号ライン59
5aによって（IDPC10の外部ピンを介して）HOST IN OUT
信号を搬送する信号ライン599bによって（IDPC10の外部
ピンを介して）セマフォレジスタ596のITHPビット位置
に接続される。
セマフォレジスタ596は局所プロセッサ（ホストによ
ってではない）によって読出および書込まれ得る。局所
プロセッサからホストへの割込−局所プロセッサ18はセ
マフォレジスタ596のビット０に１を書込むことによっ
てホスト595に割込を発生する。このビットをセットす
ることによってホスト割込出力（HINTOUTピン）を活動
状態にする。ホストはビットをクリアし、それゆえホス
ト割込肯定応答入力（HINTACKピン）をパルス動作させ
るとによってHINTOUTピンをクリアする。
ホストから局所プロセッサへの割込−ホスト596はホ
スト割込入力（HINTINピン）をパルス動作させることに
よって局所プロセッサ18に割込を発生する。これはセマ
フォレジスタ596のビット１を設定しかつ局所割込出力
（LINTOUTピン）を活動状態にする。局所プロセッサは
セマフォレジスタのビット１をクリアすることによって
（LINTOUTラインによって発生された）書込要求をクリ
アする。
この発明のIDPC10は多くのレジスタを含み、ユーザが
規定可能なデータがそこに書込まれるかまたはそこから
データが読出され得る。DLC52送信機102は１組の状態お
よび制御レジスタ（第４図の112）を有し、DLC受信機10
8は１組の状態および制御レジスタ（第10図の212）を有
し、UART54は１組の状態および制御レジスタ（第21図の
408）と１組の要素412内の特別文字ビットマップレジス
タを有し、IDPC56は１個のセマフォレジスタを有する。
これらのレジスタはこれから説明されるように、IDPC10
のこれらの３つの主要な機能ブロックの各々の種々の局
面に関連される。
ユーザは種々の状態および制御レジスタやセマフォレ
ジスタ596を以下のメモリマップに従ってMPI50にアドレ
スを与えることによってマイクロプロセッサ18を介して
アクセスする。
アドレス 使用 00-31 DLC 52 32-62 UART 54 63 DPTC 56 以下の第１表に挙げられる状態および制御レジスタは
ブロック112および212のDLC52内に含まれ、DLC送信機10
2と受信機108の要求されるモードおよび構成を確立する
ために用いられ、またDLC52の必要な状態をユーザにモ
ニタしかつ報告する。DLC FIFO100および106と直列バス
ポート（SBP）104のために用いられる状態および制御レ
ジスタはまた第１表に挙げられる。これらのレジスタは
32バイトのDLCアドレス空間の初めの29個の位置を占有
する。この空間は内部メモリマップの位置00で始まる。
第１表で下に挙げられている個々のレジスタの詳細を
論じる前に、以下のセクションでは他のユーザのアクセ
ス可能なDLCレジスタとは異なる２個のDLCレジスタと第
３のレジスタの１つのビットフィールドが説明される。
受信フレーム状態レジスタと、受信バイトカウントレ
ジスタと、書込ソースレジスタの受信リンクアドレスビ
ットフィールド（ビット０ないし２）は多数の連続フレ
ーム（折返しフレーム）の受取りを支持する。これらの
２個のレジスタおよび第３のレジスタのビットフィール
ドは第３のフレームが実際にDLC52によって受取られて
いる間、２個までの以前に受取られたフレームの状態
（良いフレームかまたは悪いフレーム）とバイトカウン
トの「活動記録」を維持しなくてはならない。これらの
レジスタおよびビットフィールドはDLC52によって受取
られたフレームから状態の多数のレベルを支持するため
に４つの段階レジスタである。
受信フレーム状態レジスタと、受信バイトカウントレ
ジスタと、受信リンクアドレスビットフィールドの各々
は以下の４つの段階からなっている。すなわち、１）現
在、２）保留、３）マスタ、４）スレーブ。受信フレー
ム状態レジスタで用いられる典型的な４段階の「遅延さ
れた状態」の構造が第27図に示される。第27図はこれよ
り後に説明されるであろう典型的な相互接続を例示す
る。
第27図を参照すると、DLC受信機108のフラグ検出器21
4は８ビット最小（受信）パケットサイズレジスタ264と
同様（共に「段階１」と示される）、ANDゲート600に接
続される。（第27図ではただ１つのANDゲート600のみが
示されているが、並列に動作しかつフラグ検出器に各々
が接続される８個のそのようなゲートが用いられる。）
ANDゲート600によって発生される信号は８ビットラッチ
602に伝えられ、リセット（Ｒ）入力でIN-FRAME信号を
受取る。ラット602の出力は１組のANDゲート604に伝え
られ、その各々はOUT-OF-FRAM信号と８ビット（「段階
２」）レジスタ606によって発生されるEMETY信号を受取
る。レジスタ606はANDゲート604から並列に伝えられる
８個の信号を受取る。
レジスタ606は次にその出力で１組の（８個）ANDゲー
ト608に接続され、その各々はまた８ビット（「段階
３」）レジスタ610によって発生されるEMPTY信号を受取
る。レジスタ610は次にその出力で１組の（８個の）AND
ゲート612に接続され、その各々は８ビット（「段階
４」）レジスタ614によって発生されるEMPTY信号を受取
る。レジスタ614は次に、１組の（８個の）ANDゲート61
6にその出力で接続され、その各々は受信フレーム状態
割込可能化レジスタのビット５（レジスタ内の典型的な
他のビット位置）から信号を受取る。ANDゲート616の出
力はORゲート618に並列に伝えられる。ORゲート618によ
って発生される１個の出力は割込ソースレジスタ620の
ビット位置５に伝えられ、これは順にその出力でANDゲ
ート622に接続される。ANDゲート622はまた割込ソース
割込可能化レジスタのビット５から信号を受取る。AND
ゲート622によって発生された信号はDLC割込信号を発生
する。
段階１（602）はDLC52によって受取られているフレー
ムの現在の状態を含む。この段階は変化がリアルタイム
で発生すると現在のDLC受信機状態で交信される。段階
１の内容は段階２が空のときかつ第18図と関連して上で
説明されたDLC受信FIFO106に入るとフレームの終わり
（EOF）バイトとしてバイトにタグが付けられるように
した事象が発生するときゲート604を介して段階２（60
6）に移される。もし段階２が空でなく（すなわち内容
はまだ段階３に移されていない）、段階１はその状態の
ままである。段階１が段階２に移されると、段階１は自
由に次の到着するフレームをモニタし始める。段階２は
次に段階３が空になるまでデータを保持する。データは
段階３は空になるや否や段階２から段階３に転送され
る。これは順にEOF条件で段階１から段階２にデータを
移すことを可能にする。
段階３のレジスタ610の内容は段階４が空でかつEOFと
タグが付けられたバイトが受信FIFOデータレジスタ298
から（DMAまたはマイクロプロセッサ18によって）読出
されると段階４のレジスタ614（ユーザによってアクセ
ス可能なレジスタである）に転送される。もし段階４が
空でないなら、段階３はその状態のままである。段階４
はマイクロプロセッサ18によって読出されるかまたはDL
C52のリセットが発生するとクリアされる（「空にされ
る」）。
受取られたフレーム状態は「バックアップ」できる。
もしマイクロプロセッサ18が段階４を読出しておらず、
段階３が段階４に転送されることを引き起こすであろう
事象が発生すると、段階３は段階４に転送される。もし
段階４が段階１を段階２に移すようにするであろう事象
が発生する前に空にされてもいかなる問題もない。この
場合、段階３は段階４が空にされるとすぐに段階４に転
送される。しかしながら、段階２および３および４が空
ではなく、段階１が段階２に転送される結果となる事象
が生じたとき、現存している段階１、２、３および４は
妨げられない。DLC受信機108はすべての受取られたリン
クバイトを無視し段階１を凍結し始める。DLC受信機に
送信されるいかなるフレームもそれゆえ段階４がマイク
ロプロセッサ18によって読出されるまで失われる。段階
４がマイクロプロセッサの読出によって空にされるや否
や、段階３は段階４に転送され、段階２は段階３に転送
されそして段階１は段階２に転送される。この点で、DL
C受信機108の論理は受信機状態０（フラグではあき選
択）に入りかつフレームの受取りが再び始められる。
割込ソースレジスタの有効および無効パケットが受取
られたビット（３および５）はまた遅延された様式で報
告される。これらのビットは他の遅延された状態条件か
ら立てられかつそれ自身４段階のメカニズムを必要とし
ない。
もし受信フレーム状態レジスタが割込ソースレジスタ
が最後に読出されたゆえに読出されているなら、そして
受信バイトカウントレジスタの最下位ビットが読出され
るなら、受信状態レジスタはクリアされる。このよう
に、４段階遅延された状態メカニズムはもし有効データ
パケットが受取られて受信状態レジスタが読出されない
なら同期化されたままである。
DLC52は送信機状態および制御レジスタブロック112
（第４図）と受信状態および制御レジスタブロック212
（第10図）との中に多数のレジスタを含む。これらのレ
ジスタは第１表に挙げられている。
付録Ａは第１表に挙げられたDLC状態および制御レジ
スタの説明を含む。
DLCレジスタは５つの範疇、すなわち指令／制御、状
態、FIFOデータ、割込指示、割込可能化レジスタに入
る。
DLC指令／制御レジスタ−指令／制御レジスタはDLCを
構成しかつ特定の動作を要求するために用いられる。こ
れには DLC命令／制御レジスタと、 リンクアドレス制御レジスタ（４）と、 SBP制御レジスタと、 最小受信パケットサイズレジスタと、 最大受信パケットサイズレジスタと、 FIFOしきい値レジスタと、 送信バイトカウントレジスタとが含まれる。
DLC指令／制御レジスタは全体のDLCの動作を制御す
る。他のレジスタの各々はDLCの特定部分の動作を制御
する。ビット割当てはこれらのレジスタでは重要ではな
い。
DLC状態レジスタ−DLC状態レジスタはDLCの状態をユ
ーザに報告する。これらには FIFO状態レジスタと、 受信バイトカウントレジスタと、 受信フレーム状態レジスタと、 受信リンク状態レジスタと、 割込ソースレジスタのいくつかの部分とが含まれる。
状態レジスタは型に従って状態情報をグループ分けす
るように編成される。これは非常に重要である。なぜな
らこれがソフトウェア割込取扱いルーチンが組織化に役
立つようにする方法であるからである。たとえば、通信
リンクのリアルタイムの条件に属する状態情報は特定の
受取られたフレームのデータに特定の情報から別に報告
される。一般に、ソフトウェアはパケットの状態に興味
があってパケットの部分ではなく、これが鍵であって、
DLCはパケットがIDPCから外部のRAMに送られた後にのみ
ユーザに状態を報告する。典型的には、ユーザはキャラ
クタごとか、または１度にいくつかのキャラクタのデー
タの状態に関係しており、パケットごとのデータの状態
に関係していなかった。この状態構造はIDPCに特有であ
る。
種々の状態レジスタ内のビットはLSBの最も確からし
い条件とMSB位置の最も確からしくない条件で編成され
る。これによって所与の条件を識別する際にソフトウェ
アオーバヘッドが減じられる。さらに、最もありそうな
状態条件（および問題のパケットに関連したアドレスの
識別）は割込ソースレジスタに報告される。これはユー
ザが割込を受取った後に読出すであろう第１のレジスタ
である。通常の条件のもとで、ユーザはDLCの状態を識
別するためにいかなる他のレジスタもアクセスする必要
がない。
FIFOデータレジスタ−これらはDLC（FIFO）へおよび
そこからデータを動かすためにユーザが読出すかまたは
書込むレジスタである。
割込識別レジスタ−割込ソースレジスタは３個のビッ
トフィールド、すなわちパケットアドレス識別フィール
ドと、有効パケットフィールドと、割込ソースフィール
ドとを含む。最初の２個のフィールドは上で論じられ
た。割込ソースフィールドは状態レジスタの各々に対し
て１ビットを有する。このビットがセットされると、関
連したレジスタは割込条件を含む。このように、ユーザ
は割込の原因の場所を効果的に探し当てることができ
る。
たとえば、有効パケットが受取られてしまったことを
識別するため、IDPCは割込ソースレジスタへの読出と、
右へのシフトとテスト指示の合計２つの命令を必要とす
る。もしあまり最適でない組織が用いられたなら、17個
ほどの命令が要求されていたかもしれない。
割込可能化レジスタ−これらのレジスタは状態レジス
タのビット対ビットの一致である。これは割込可能化の
ためにユーザの有効的な編成を提供する。余分のレジス
タはこの機構によって要求されるが結果はユーザにとっ
てより明らかである。
第２表はUART54内の12個のユーザアクセス可能状態お
よび制御レジスタと、パリティ、特別、文字、フレー
ム、中断チェッカ412のランダムアクセスメモリ413に対
応する128ビットのビットマップで、16としてアドレス
された、８ビットレジスタとをリストアップしている。
UARTレジスタは31バイトの空間にマップされる。２個の
ボー速度除数レジスタはFIFOデータレジスタと割込可能
化レジスタアドレスとをオーバラップさせる。アクセス
はライン制御レジスタの除数ラッチアクセスビット（DL
AB）をセットすることによって得られる。31バイトブロ
ックのベースアドレスは初期に提示されたメモリマップ
で示される。
付録Ｂには第２表に挙げられたUART状態および制御レ
ジスタの説明が含まれる。
UARTレジスタ−UARTレジスタは8250に加えられる特徴
（特別文字認識、FIFO、同期動作など）上の状態を制御
および報告するために必要なビットを除いて8250で規定
されたものと同じである。ここでの特徴は正に8250と互
換性があるべきことであるが、一方新しい能力をはっき
りと提供する。UART状態およびUART制御レジスタは基本
の8250にとって新規である。付加のビットは現存してい
る8250レジスタ（FPSのUARTレジスタセクションで識別
される）の使用されていない位置に加えられた。これら
の加えられたビットの位置は論理態様で割込ソース識別
処理を指図するために重大である。
DPTC56は１つのユーザアクセス可能レジスタを含む。
このレジスタは局所プロセッサ18とホストプロセッサと
の間でのセマフォ割込の発生およびクリアを制御するた
めに局所プロセッサ18によって用いられる。このDPTCレ
ジスタは第26図と関連してこれより以前に説明されてい
る。DPTCレジスタ（セマフォレジスタ（596）は10進の
アドレス63にマップされる。
付録Ａ DLC52状態／制御レジスタ（112、212） 指令／制御レジスタは８ビットレジスタである。この
レジスタのすべてのビットはこの後に説明されるDLCリ
セットとこの後で説明されるIDPCリセットピンの結果と
してデフォルト値に初期設定されたときを除いて、ソフ
トウェアによってセットおよびクリアさる。このレジス
タはマイクロプロセッサ18によって書込および読出が可
能である。
ビット０ 送信放棄 （デフォルト＝０） このビットが１にセットされると、以下の動作が即座
に生じ、ビットが０にクリアされるまで続く。
ａ） DLC送信機フラグ／放棄挿入ユニット134（第7B
図）は放棄文字を送信する（ビットパターン01111111
（右側のLSB））。
もしユーザがマイクロプロセッサ18を介してこのビッ
トを２個の連続した書込上でこのビットをセットしかつ
クリアするなら、DLは１つの「放棄」文字を送信するで
あろう。
ｂ） DLC送信FIFOをクリアする（第４図）。
ｃ） DLC送信バイトカウンタ154をクリアする（第５
図）。
ｄ） DLC送信バイトカウントレジスタ152をクリアする
（第５図） ビット１ 送信機可能化 （デフォルト＝０） １にセットされると、このビットはDLC52からのデー
タがSCLKまたはSFS/XMITCLKの制御のもとでSBOUT（第８
図）にシフトされるのを可能にする。このビットが０に
クリアされると、SBOUTピンが３状態条件に置かれる。
このビットが０にクリアされかつDLC送信機が「インフ
レーム」（第19図の状態１（302））、すなわち送信デ
ータであるなら、DLCはその現在のフレームがSBOUTピン
を不能化する前に終了する（すなわちフレームからのDL
C送信機）で待機する。
ビット２ 受信機可能化 （デフォルト＝０） このビットは１にセットされるとSBINピンからのデー
タがDLC52の直列バスポート（SBP）部分104にクロック
動作されるのを可能にする。０にクリアされると、この
ビットはDLCのSBP部分へのいかなるデータの受取もブロ
ックする。もしこのビットがDLC受信機がインフレーム
の間クリアされるなら、DLC52は規則的な態様で接続を
外す前に終了するために現在受取られているフレームを
待機する（すなわち、受取られる閉フラグまたは終了エ
ラーが発生する） ビット３ フラグ遊び−マーク遊び／ （デフォルト＝
０） このビットは１にセットされると、DLC102送信機がイ
ンフレームでないときフラグ遊びパターンを連続的に送
信することを引き起こす。０にクリアされると、このビ
ットはDLC送信機がインフレームでないときマーク遊び
パターンを連続的に送信することを引き起こす。
ビット４ CRCチェック可能化 （デフォルト＝１） １にセットされると、このビットはCRCチェッカ222に
よって発生されるCRCチェック結果の出力が受信フレー
ム状態レジスタのCRCエラービット（ビット２）に送信
されることを可能にする。このビットが０にクリアされ
ると、受信フレーム状態レジスタのCRCエラービットは
決してセットされない。
ビット５ CRC発生可能化 （デフォルト＝１） １にセットされると、このビットはCRC発生器120によ
って発生される送信CRC（常に計算されている）がDLC送
信FIFO100（第４図）のフレームの最後（EOF）としてタ
グが付けられたバイトの送信に続いて送信されることを
引き起こす。このビットが０にクリアされると、閉フラ
グはフラグ、放棄挿入発生器134によって発生されかつE
OFとタグが付けられたバイトに即座に引き続いて送信さ
れ、そしてFCSは送られない。
ビット６ DLCリセット （デフォルト＝０） このビットは１にセットされると、DLC FIFO100と106
およびDLC52とSBP104論理をリセットする。DLC状態のお
よび制御レジスタ112、212のすべてのラッチ、状態およ
び制御ビットは強制的にデフォルト値にされる。
ビット７ FCS通過可能化 （デフォルト＝０） １にセットされると、このビットはFCSバイトがデー
タとして（受信側）FIFO106にロードされることを可能
にする。０にクリアされると、FCSが廃棄される。
DLCアドレス制御レジスタは８ビットレジスタであ
る。このレジスタのすべてのビットはDLC指令／制御レ
ジスタまたはIDPCリセットピンと関連して説明されたDL
Cリセットの結果としてのデフォルト値に初期設定され
た時を除いて、ソフトウェアによってセットされ、クリ
アされる。このレジスタはマイクロプロセッサ18によっ
て書込まれかつ読出され得る。すべてのリンクアドレス
可能化ビット（ビット０ないし３）および同報通信可能
化ビット（ビット４）が０にクリアされると、DLCはい
かなるアドレス検出も行なわずかつすべての受取られた
フレームバイト（２つのフレームバイトより多くが受取
られたと仮定する）をDLC受信FIFO106（第10図）に送る
であろう。この場合、このレジスタのビット５、６およ
び７は無視される。
もしビット０ないし４の１個以上が１にセットされる
なら、アドレス検出ユニット226（第16図）と関連して
説明される首尾の良いリンクアドレス比較がいかなるフ
レームバイトがDLC受信FIFO106に転送され得る前に発生
しなくてはならない。
ビット０ リンクアドレス０可能化 （デフォルト＝
０） ビット１ リンクアドレス１可能化 （デフォルト＝
０） ビット２ リンクアドレス２可能化 （デフォルト＝
０） ビット３ リンクアドレス３可能化 （デフォルト＝
０） １にセットされると、ビット０ないし３は受取られた
フレームアドレスとブロック278、280、282および284
（第17図）のDLCリンクアドレス認識レジスタ０ないし
３のそれぞれの内容と比較することを可能にする。所与
のリンクアドレス認識レジスタの内容はソフトウェアが
このレジスタの対応するリンクアドレス可能化ビットを
セットする前にソフトウェアによって書き出されている
べきである。受取られたフレームアドレスとすべての可
能化されたアドレス認識レジスタの内容との比較はこの
後で説明されるこのレジスタのビット５および６によっ
て条件付けさられる。
ビット４ 同報通信アドレス可能化 （デフォルト＝
１） １にセットされると、このビットは受信されたフレー
ムアドレスのブロック278、280、282および284の比較器
によってすべて１のアドレスで比較することを可能にす
る。比較はこの後に説明されるこのレジスタのビット５
および６によって条件付けられる。このレジスタのビッ
ト０ないし３とともに０にクリアされると、DLCはアド
レス検出を行なわない。もし０にクリアされて０ないし
３の１個以上のビットが１にセットされると、すべて１
のパターンアドレスは無視される。
ビット５ アドレスサイズ１−２ （デフォルト＝０） このレジスタのビット０ないし４の少なくとも１つは
DLC動作上に何らかの影響を有するためにこのビットで
１にセットされなくてはならない。もしこのビットが０
にクリアされるなら、２個のフレームアドレスバイトは
ブロック226で送るべきアドレス認識に対して比較しな
くてはならない。もしこのビットが１にセットされるな
ら、最初のフレームアドレスバイトのみがアドレス検出
ユニット226によって発生すべきアドレス認識のために
比較しなくてはならない。ビット７は第１または第２の
バイトが比較される１つであるかどうかを特定する。
ビット６ C/Rアドレス可能化 （デフォルト＝０） このレジスタのビット０ないし４の少なくとも１つは
DLC動作に何らかの影響を及ぼすためにこのビットで１
にセットされなくてはならない。もしこのビットが０に
クリアされると、各受取られたフレームの第１のアドレ
スバイトのビット１はクロック226によるアドレス認識
のために無視されるであろう。もしこのビットが１にセ
ットされると、第１の受取られたフレームアドレスバイ
トのビット１はアドレス検出ユニット226によって発生
するアドレス認識のために首尾良く他のアドレスビット
と比較しなくてはならない。
ビット７ 第1/第２のバイト選択 （デフォルト＝０） このビットは１にセットされるとき、１バイトのアド
レス指定が選択されるときにのみ効果を有し、アドレス
認識ブロック226はアドレスの第２のバイトのみを調
べ、すなわち最初の８ビットは気にしない。０にクリア
されると、最初のバイトのみが調べられる。
ブロック278、282および284（第17図）内のリンクア
ドレス認識レジスタには次のようなものがある。
リンクアドレス０（278）（デフォルト＝16進数0000） リンクアドレス認識レジスタ１（280）（デフォルト＝1
6進数0000） リンクアドレス認識レジスタ２（282）（デフォルト＝1
6進数0000） リンクアドレス認識レジスタ３（284）（デフォルト＝1
6進数0000） これらのレジスタのすべてのビットはLDCリセットま
たはIDPCリセットピンの結果のデフォルト値に初期設定
されるときを除いてソフトウェアによってセットされか
つクリアされる。これらのレジスタは局所マイクロプロ
セッサ18によって書込まれかつ読出され得る。
リンクアドレス認識は第17図と関連して規定される。
これらの４つのレジスタの各々はDLCアドレス制御レジ
スタの対応する可能化ビット（ビット０ないし３）を有
する。もし対応する可能化ビットがセットされるなら、
所与のリンクアドレス認識レジスタは上で説明されたよ
うにDLCアドレス制御レジスタのビット５および６によ
って条件付けされる。
直列バスポート（SBP）制御レジスタは８ビットレジ
スタである。このレジスタのすべてのビットはDLCリセ
ットまたはIDPCリセットピンの結果デフォルト値に初期
設定されるときを除いてソフトウェアによってセットお
よびクリアされる。このレジスタは局所マイクロプロセ
ッサ18によって書込まれかつ読出され得る。
ビット０ 反転 （デフォルト＝０） このビットが１にセットされると、すべての他のDLC
送信機処理の後でかつSBPチャネル多重化（ブロック19
6）（下のビット１ないし２を参照）の前の最後のステ
ップとして送信された直列ビットの流れはXOR200（第８
図）によって反転される。この規則の１つの例外はDLC
送信機がマーク遊びデータパターンを送信するときであ
って、この場合いかなる反転もマーク遊びがインバータ
200を越えてOR202に挿入されるので行なわれない。
このビットが１にセットされると、受取られた直列ビ
ットの流れはデマルチプレクス動作（ブロック232）
（以下のビット１ないし２を参照）とマーク遊びの検出
の後に続く第１のステップとしてXOR238（第11図）によ
って反転される。もしマーク遊びが検出されると、反転
は続くが、いかなるデータもDLC受信機直列−並列シフ
トレジスタ212に入らない。
もしこのビットが０にクリアされるなら、いかなるデ
ータ反転も送信または受信方向のいずれでも起こらな
い。
ビット１−５ チャネル選択 （デフォルト＝00000） タイムスロットマルチプレクサ196によって送信され
た直列ビットの流れをマルチプレクスするためかつタイ
ムスロットデマルチプレクサ232によって受取られた直
列ビットの流れをデマルチプレクスするためのものであ
る。
マルチプレクスされないことを除いたすべてのビット
設定に関して、両方の受信機および送信機はSCLKピンに
よってクロック動作される。
＊＝「ディジタル加入者制御器」と題される相互参照
の出願で用いられる用語である。
ビット６ ローカルループバック可能化 （デフォルト
＝０） １にセットされるとこのビットは送信データ経路（SB
OUT）が受信データ経路（SBIN）に内部で接続されるこ
とを引き起こす。選択された送信クロック（SCLKかまた
はSFS/XMITCLKクロックのいずれか）は送信および受信
クロックの両方に用いられる。選択されると、ローカル
ループバックモードは送信可能化および受信可能化ビッ
ト指令／制御レジスタのビット１および２）をセットす
ることに関係なく動作する。１のこのビットのセットで
またデータがSBOUTピン上に置かれることを妨げるかま
たは入ってくるデータ（SBINから）受取られることを妨
げる。このビットを０にクリアするとローカルループバ
ックが不能化される。
ビット７ 遠隔ループバック可能化 （デフォルト＝
０） このビットは１にセットされると、SBINピンとSBOUT
ピンを接続する。入ってくるデータはそれゆえ即座に送
信データとしてSBOUTに提示される。このモードにおい
て適当な受信クロックはSCLKである。受信データはDLC
受信論理に提示されてもよく、また受信可能化をセット
することに依存していなくてもよい。送信論理からのデ
ータはこのモードの間SBOUTから送られることを妨げら
れる。このビットを０にクリアすることによって遠隔ル
ープバックは不能化される。
最小受信パケットサイズレジスタは第15図の８ビット
レジスタ（264）である。デフォルト＝16進数５であ
る。このレジスタのビット０ないし３はDLCリセットま
たはIDPCリセットピンの結果としてデフォルト値５に初
期設定されるときを除いてソフトウェアによってセット
およびクリアされる。ビット４ないし７は使用されな
い。このレジスタは局所マイクロプロセッサ18によって
書き出されかつ読出され得る。
このレジスタは受信フレーム状態レジスタの「ショー
トフレーム」エラーを発生することなくDLCによって受
取られ得る最小の長さのパケット（開フラグおよび閉フ
ラグを除く）を示す。
ショートフレーム割込が発生されると、受信バイトカ
ウントレジスタの内容はショートフレームのバイトの数
を反映する。
最大受信パケットサイズレジスタは16ビットのレジス
タである。デフォルト＝16進数0000である。
このレジスタの16ビットはDLCリセットまたはIDPCリ
セットピンの結果としてのデフォルト値に初期設定され
るときを除いてソフトウェアによってセットおよびクリ
アされる。このレジスタは局所マイクロプロセッサ18に
よって書出されかつ読出され得る。
このレジスタは受信フレーム状態レジスタの「ロング
フレーム」エラーを発生することなしにDLCによって受
取られ得る最大の長さパケット（開フラグおよび閉フラ
グを除く）を示す。各パケットバイトが受取られると、
最大受信パケットサイズレジスタの内容は受信バイトカ
ウンタ292（第18図）と比較される。もし最大パケット
サイズが受信バイトカウンタで超過するなら、「ロング
フレーム」エラーは受信フレーム状態レジスタで発生さ
れる。この点で、受信バイトカウンタ292が最大の長さ
を越えるようにさせた受取られたバイトはフレームの終
わり（EOF）バイトしてタグが付けられかつDLC受信機は
受信機状態０（フラグのための空選択）に入る。
DLC割込可能化レジスタ 割込ソース割込可能化レジスタ（デフォルト＝16進数00
00） 受信フレーム割込可能化レジスタ（デフォルト＝16進数
0000） 受信リンク割込可能化レジスタ（デフォルト＝16進数00
00） FIFO状態割込可能化レジスタ（デフォルト＝16進数000
0） これらのレジスタのすべてのビットはDLCリセットま
たはIDPCリセットピンの結果デフォルト値に初期接定さ
れるときを除いてソフトウェアによってセットおよびク
リアされる。これらのレジスタは局所マイクロプロセッ
サ18によって書出されかつ読出され得る。
最後の３個の可能化レジスタは後に説明されるそれぞ
れ、対応する受信フレーム状態レジスタと、受信リンク
状態レジスタと、FIFO状態レジスタとのビット対ビット
の映像である。割込ソース割込可能化レジスタはそれら
と関連したいかなる割込も有さないビット０ないし２を
除いて、後に説明される対応する割込ソースレジスタの
映像である。
最後の３個の可能化レジスタは対応する３個の状態レ
ジスタで用いられる２レベルの割込可能化メカニズムの
ローの方のレベルを形成する。これらの３つの状態レジ
スタに対応する割込ソース割込可能化レジスタの３個の
ビットは２つのレベルの可能化メカニズムの高い方のレ
ベルを形成する。たとえば、ショートフレームのエラー
割込が可能化されるためには、ショートフレームビット
は受信フレーム割込可能化レジスタ（ローレベルの可能
化）で１にセットされなくてはならずかつ受信状態ビッ
トは割込ソース割込可能化レジスタ（ハイレベルの可能
化）で１にセットされなくてはならない。
３個の状態レジスタの（３個の状態レジスタの説明を
参照）の１つでビットがセットされかつ状態割込可能化
の両レベルが１にセットされるようにする事象が発生す
ると、DLC割込が発生されかつそのレジスタのビットがD
LC割込ソースレジスタで１にセットされる。もし状態レ
ジスタビットが１にセットされかつ割込可能化レベルの
いずれかが可能化されていないなら、いかなる割込も発
生せずかつその状態レジスタのための割込ソースレジス
タビットは１にセットされない。＊後に説明される第５
図と関連して説明される送信しきい値到達した割込（FI
FO状態および可能化レジスタのビット２）は以下のよう
に異なる。しきい値到達ビットはFIFOの実際のリアルタ
イム条件を反映する（上ではしきい値以下である）。し
かしながら、割込はFIFOのレベルがしきい値レベルに立
下がるときのみ発生する。これによってFIFOが空のとき
送信機は使用されないので割込の発生が妨げられる。
３個の状態のいずれかのソフトウェア読出は状態を０
にクリアしかつその状態レジスタで１にセットされてい
るビットによって引き起こされる割込条件をクリアす
る。
３個の状態レジスタのために用いられる割込可能化メ
カニズムとは反対に、割込ソースレジスタの有効パケッ
ト受信ビットおよび有効パケット送信ビットは１個のレ
ベル可能化メカニズムを介して割込を発生する。これら
のビットのいずれかが割込ソースレジスタがセットされ
ることを引き起こす事象が発生すると、もし対応する割
込ソース割込可能化レジスタビットが１にされているな
ら、DLC割込が発生する。これらの２個の割込ソースレ
ジスタビットのいずれかが１にセットされかつ対応する
割込可能化レジスタビットが１にセットされないとき、
いかなる割込も発生しない。
送信バイトカウントレジスタ（152）は16ビットのレ
ジスタである。デフォルト＝０である。
このレジスタのビット０ないし15はLDCリセット、IDP
Cリセットピンとしてデフォルト値に初期設定されるか
または放棄がフラグ／放棄挿入ユニット134によって出
され、信号ライン164（第５図）を介して送られるとき
を除いてソフトウェアによってセットおよびクリアされ
る。このレジスタは局所プロセッサ18によって書出され
るかまたは読出され得る。
ソフトウェアは開フラグ、閉フラグおよびFCS（CRC）
バイトを含まない、各フレームで送信されるべきバイト
のカウントでこのレジスタを書込む。ソフトウェアは送
信されるべきバイトのカウントがこのレジスタの現在の
カウントと異なるときのみこのレジスタを書込む。
このレジスタの内容はソフトウェアがこのレジスタを
書込むか（もし送信機がフレームの外にあるなら）また
はフレームの終わり（EOFとタグが付けられたバイトが
送信FIFO100から並列−直列シフトレジスタ110にロード
されるときはいつでも送信バイトカウンタ154（第５
図）に転送される。もしEOFとタグが付けられたバイト
がロードされるときソフトウェアがこのレジスタを書込
んでいるなら、送信バイトカウンタへの転送はソフトウ
ェア書込が終了するまで遅延される。
FIFOしきい値レジスタは８ビットレジスタである。こ
のレジスタの８ビットはDLCリセットまたはIDPCリセッ
トの結果デフォルト値に初期設定されるときを除いてソ
フトウェアによってセットおよびクリアされる。このレ
ジスタはプロセッサ18によって書込または読出が可能で
ある。
ビット０−３ 送信FIFOしきい値 （デフォルト＝16進
数８） 送信されているパケットの各バイトがDLC送信機並列
−直列シフトレジスタ110に転送されるので、送信FIFO
しきい値ビットフィールドの内容はしきい値比較論理18
5と送信FIFO150に依然として存在するバイトのカウント
と比較される。送信しきい値到達上のこの比較の結果お
よび影響はFIFO状態レジスタと関連して以下に論じられ
る。
送信しきい値到達信号はまたDLC送信DMAデータ要求信
号を条件付けするために用いられる。
ビット４−７ 受信FIFOしきい値 （デフォルト＝16進
数８） 受取られているパケットの各バイトがDLC受信機直列
−並列シフトレジスタ212から受信FIFO106に移されるの
で、受信FIFOしきい値ビットフィールドの内容はブロッ
ク296（第18図）によって受信FIFOに存在しているバイ
トのカウントと比較される。この比較の結果およびその
受信しきい値到達への影響はFIFO状態レジスタと関連し
て以下に詳細に論じられる。
送信FIFOしきい値でのように受信FIFOしきい値ブロッ
ク296は１に代わって２だけカウントする。これは受信F
IFOが32バイトの深さである一方、しきい値レジスタの
しきい値ビットフィールドがわずか４ビット長さである
からである。
割込ソースレジスタ（620）は８ビットレジスタであ
る。割込ソースレジスタは通常の動作の間ユーザにとっ
て最も重要である状態情報を含む。このレジスタの意図
はできる限りわずかのステップにDLC割込を引き起こさ
せたものをせばめることである。このレジスタはリード
オンリレジスタである。
このレジスタはDLCリセットまたはIDPCリセットピン
の結果として各個々のビットおよびビットフィールドで
以下に示されるデフォルト値に初期設定される。
注：ビット３およびビット５は第27図に関連して説明
される４段階状態報告メカニズムの特別な場合である。
これらの２個のビットは段階１、２および３で実現され
る必要はなく、代わりにそれらは以下のように他の段階
４のビットから段階４で発生され得る。
ビット５（受信フレーム状態）は後に説明される段階
４の受信フレーム状態レジスタの６個のビットの論理OR
としてDLCハードウェアによって交信され得る。ビット
３（受信される有効パケット）はビット５が更新される
と同時にビット５の論理NOTとして更新され得る。
ビット０−２ 受信リンクアドレスフィールド （デフ
ォルト＝110、LSB＝０） 受信リンクアドレスビットフィールドはフレームが受
取られる（エラーとともにかまたはエラーなしで）とき
はいつでもDLCのアドレス検出ユニット226によって検出
される。このビットフィールドは第７図と関連して説明
される独特の４段階状態レジスタおよびビットフィール
ドエンティティの１つである。
このビットフィールドは段階４のハードウェアでかつ
それゆえ以下に続く事象が両方発生したときにのみロー
ドされる（DLCリセットまたはIDPCリセットの間を除
く）。
１） 段階４はこの割込ソースレジスタのソフトウェア
読出によってクリアされ、そして ２） フレームの終わり（EOF）とタグが付けらられた
バイトは受信FIFO290から（DMAまたはソフトウェアによ
って）読出される。
以下の表は値が段階３の状態が段階４にロードされる
と受信リンクアドレスビットフィールドにロードされる
ことを示す。
受信リンクアドレスビットフィールドはDLCリセット
が実行されるかまたはIDPCリセットピンが活動状態にさ
れるとそのデフォルト値にリセットされる。
ビット３ 受信される有効パケット （デフォルト＝
０） 有効パケットが受信されたビットはフレームの終わり
（EOF）とタグが付けられたバイトが読出FIFOデータレ
ジスタ298（すなわちメモリに転送されるすべてのパケ
ットバイト）から読出されかつ第20図と関連して説明さ
れるいかなる受信エラーもそのパケットで検出されてい
ないとき受信FIFO106によって１にセットされる。この
ビットは段階３の状態が実際に４段階受信状態レジスタ
およびビットフィールドの段階４に実際に移されるとき
にゲーティングされる。
このビットはこのレジスタがソフトウェア、実行され
るDLCリセットまたは活動状態にされるIDPCリセットピ
ンによって読出されると０にクリアされる。
ビット４ 送られる有効パケット （デフォルト＝０） このビットは閉フラグの前の最後のビットがDLC送信
機102によって送信されているとき（すなわち、送信バ
イトカウンタ＝０でいかなるアンダーランもなくかつ送
信機はアウトオブフレームである）、１にセットされ
る。
このビットはこのレジスタがソフトウェアに、実行さ
れるDLCリセットかまたは活動状態にされるIDPCリセッ
トピンによって読出されると０にクリアされる。
ビット５ 受信フレーム状態 （デフォルト＝０） このビットは後に説明される受信フレーム状態レジス
タ64のいずれかのビットがセットされて割込ソース割込
可能化レジスタでの対応するビットと割込ソース割込可
能化レジスタの受信フレーム状態ビットの両方がセット
されると１にセットされる。
このビットは段階３の状態が第27図に示される段階４
に実際に転送されるときゲーティングされる。
このビットは受信フレーム状態レジスタがソフトウェ
ア、実行されるDLCリセットによって読出されるかまた
はIDPCピンが活動状態にされると０にクリアされる。
ビット６ FIFO状態 （デフォルト＝０） このビットは後に説明されるFIFO状態レジスタのいず
れかのビットがセットされて、FIFO状態割込可能化レジ
スタで対応するビットかセットされかつ割込ソース割込
可能化レジスタでFIFO状態ビットがセットされると１に
セットされる。
このビットはFIFO状態レジスタがソフトウェア、実行
されるDLCリセットまたは活動状態にされるIDPCリセッ
トピンによって読出されると０にクリアされる。
ビット７ 受信されたリンク状態 （デフォルト＝０） このビットはこの先に述べられる受信リンク状態レジ
スタがセットされて受信リンク割込可能化レジスタで対
応するビットがセットされかつ割込ソース割込可能化レ
ジスタで受信リンク状態ビットがセットされると、１に
セットされる。
このビットは受信リンク状態レジスタがソフトウェ
ア、実行されるDLCリセットまたは活動状態にされるIDP
Cリセットピンによって読出されると０にクリアされ
る。
受信バイトカウントレジスタ（294）は16ビットレジ
スタである。デフォルト＝０である。
この16ビットレジスタはパケットで受取られるバイト
の数に（すなわち開フラグと閉フラグの間ではあるがそ
れを含まない）パケットがエラーで受取られたかどうか
を示す。受信バイトカウンタ292はデータのバイトが受
信FIFO290に置かれると増分される。受信バイトカウン
トレジスタは第２図に関連して説明される独特の４個の
段階状態レジスタおよびビットフィールドエンティティ
の１つである。このレジスタは段階４のレジスタでかつ
それゆえ以下の両方の事象が発生するときのみ有効バイ
トカウントでロードされる。
１） 段階４はこの受信バイトカウントレジスタのソフ
トウェア読出によってクリアされる。
２） フレームの終わり（EOF）とタグが付けられたバ
イトは受信FIFO290から（DMAまたはソフトウェアによっ
て）読出される。
このレジスタはDLCリセットが実行されるかまたはIDP
Cリセットピンが活動状態にされるとデフォルト値にリ
セットされる。このレジスタは局所プロセッサ18からの
リードオンリレジスタである。
受信フレーム状態レジスタは８ビットのレジスタであ
る。このレジスタのビットは以下に説明されるように１
にセットされる。ビット６および７は用いられない。こ
のレジスタは局所プロセッサ18用のリードオンリレジス
タである。
受信フレーム状態レジスタのいずれかのビットをセッ
トすることによって、もし対応する可能化ビットが受信
フレーム割込可能化レジスタでセットされかつ受信フレ
ーム状態ビットが割込ソースレジスタ620と関連して後
に説明される割込ソース割込可能化レジスタでセットさ
れるなら、割込ソースレジスタのビット５がセットされ
るであろう。
受信フレーム状態レジスタのビットはDLCリセットが
実行され、IDPCリセットピンが活動状態にされるかまた
はレジスタが読出されかつビットをセットするハードウ
ェア条件がもはや存在しないと０にクリアされる（デフ
ォルトビットセット）。
エラーはまたは例外条件がフレームの受取りの間発生
したことをレジスタは知らせる。このレジスタは第27図
と関連して説明される独自の「４段階状態レジスタおよ
びビットフィールド」の１つである。このレジスタは段
階４のレジスタであってそれゆえ以下の両方の事象が発
生したときのみロードされる（DLCリセットまたはIDPC
リセットの間を除く）。
1.段階４はこの受信フレーム状態レジスタのソフトウェ
ア読出によってクリアされる。
2.フレームの終わり（EOF）とタグが付けられたバイト
は受信FIFO290から（DMAまたはソフトウェアによって）
読出される。
受信フレーム割込可能化レジスタは受信フレーム状態
レジスタの日ビット対ビットの映像である。
受信フレーム状態レジスタのビットをセットすること
は段階１で確立されかつこの段階４のレジスタへと伝わ
る。以下の表はこのレジスタによってフラグが立てられ
る種々のエラーおよび例外条件の先から降順に挙げられ
たものを示す。ビット 名前 ０ 受信された放棄 ５ オーバラン ３ ショートフレーム ４ ロングフレーム １ バイトの非整数 ２ CRCエラー もし割込ソースレジスタへの読出に引き続き受信フレ
ーム状態レジスタが読出されずかつそれは通常有効パケ
ットの間読出されないなら、受信バイトカウントレジス
タのLSBの前で受信バイトカウントレジスタを読出すと
受信フレーム同期化レジスタをクリアするであろう。
これによってレジスタスタックの同期化、すなわち段
階１ないし４は維持される。
ビット０ 受信される放棄 （デフォルト＝０） このビットはDLC受信機がインフレームでかつ少なく
とも３バイトが受取られている間、放棄文字（インフレ
ームの間の７個）を検出するDLC受信機放棄検出器214の
結果、段階１の１にセットされる（そしてその結果段階
４に進む） ビット１ 受信されるバイトの非整数 （デフォルト＝
０） このビットはバイトの非整数がショートフレームでは
ないところで受取られたとき（すなわち少なくとも１以
上であるが８より小さいビットが閉フラグの直前のバイ
トの０ビット削除の後に受取られた）、少なくとも３つ
のバイトが受取られて閉フラグ文字を検出するDLC受信
機フラグ検出器214の結果、１にセットされる。
ビット２ CRCエラー （デフォルト＝０） このビットはCRCチェックがDLC指令／制御レジスタで
可能化されるときエラーを検出するDLC CRCチェッカ222
の結果１にセットされる。
ビット３ ショートフレームエラー （デフォルト＝
０） このビットはショートフレームバイトカウンタ260に
よってショートフレームエラーを検出するDLC受信機の
結果１に設定される。
ビット４ ロングフレームエラー （デフォルト＝０） このビットは上で説明された最大受信パケットサイズ
レジスタと関連して、受信バイトカウンタ292によって
ロングフレームエラーを検出するDLC受信器の結果１に
セットされる。
ビット５ オーバランエラー （デフォルト＝０） このビットは第16図に関連して説明されたオーバラン
条件を検出するDLC受信FIFO290の結果１にセットされ、
すなわち受信FIFO290は受信されたデータが直列−並列
シフトレジスタからFIFOに動くことを必要とするとき16
バイトを含む。
受信リンク状態レジスタ。このレジスタの各ビットは
それらが表わす種々の状態条件のリアルタイムの状態を
示すためにDLCによって１にセットされるかまたは０に
クリアされる。ビット３ないし７は用いられない。この
レジスタのいずれかのビットをセットすることは、もし
対応する可能化ビットが受信リンク可能化レジスタでセ
ットされかつ受信リンク状態ビットが割込ソース割込可
能化レジスタでセットされるなら割込ソースレジスタの
ビット７をセットするであろう。DLCリセットまたはIDP
Cリセットが終わると、受信リンク状態レジスタのビッ
トはそれらがモニタするDLCの部分のリセットの結果そ
れらのデフォルト条件にセット／クリアされるであろ
う。
上で説明された受信リンク割込可能化レジスタはこの
レジスタのビット対ビットの映像である。
ビット０ マーク遊び （デフォルト＝０） このビットはDLC受信機マーク遊び検出器がマーク遊
びデータパターン（15の１）を感知すると１にセットさ
れる。このビットは第１の０ビットが受信データリンク
上で検出されると０にクリアされる。
ビット１ フラグ遊び （デフォルト＝０） このビットはDLCが受信機フラグ／放棄検出器214がイ
ンフレームでないとき２個以上のフラグ文字を感知する
と１にセットされる。それは第１の非フラグ文字がブロ
ック214によって検出されると０にクリアされる。
ビット２ インフレーム （デフォルト＝０） このビットはDLC受信機108のフラグ／放棄検出ユニッ
ト214が非フラグ、非放棄文字が後に続く開フラグを検
出すると１にセットされる。このビットは閉フラグの受
取りでクリアされ（インフレームの間フラグが受取られ
る）かまたはフレームを通常でないように終えるいずれ
かの例外条件を受取るとクリアされる。
FIFO状態レジスタ FIFO状態レジスタの各ビットはそ
れらが表わす種々の状態条件のリアルタイムの状態を示
すためにDLCによって１にセットされるかまたは０にク
リアされる。ビット５ないし７は用いられない。
DLCリセットまたはIDPCリセットピンを終えると、こ
のレジスタのビットはそれらがモニタするDLCの部分の
リセット動作の結果デフォルト条件にセットされてクリ
アされるであろう。
上で説明されたFIFO状態割込可能化レジスタはFIFO状
態レジスタのビットごとの映像である。FIFO状態レジス
タのいずれかのビットをセットすることは、もし対応す
る可能化ビットがFIFO状態割込レジスタでセットされか
つFIFO状態ビットが割込ソース割込可能化レジスタでセ
ットされるなら、割込ソースレジスタのビット６をセッ
トするであろう。
ビット０ 到達された受信しきい値 （デフォルト０） このビットはDLC受信FIFO290のバイトの数がDLC FIFO
しきい値到達論理296の４受信FIFOしきい値ビットフィ
ールドのカウントと同じかそれより大きくなると１にセ
ットされる。このビットは受信FIFOのバイトのカウント
が受信FIFOしきい値ビットフィールドより少ないとき０
にクリアされる。
ビット１ 利用可能な受信FIFOデータ （デフォルト＝
０） このビットはそれによって発生されるデータ利用可能
信号によって示されるようにDLC受信FIFOデータレジス
タ298から読出されるべき利用可能なバイトがあるとき
はいつでも１にセットされる。このビットはバイトが受
信FIFOデータレジスタ298から読出されかつデータレジ
スタの真上のFIFOバッファ290の１が空のとき０にクリ
アされる。ビットはパケットの最後のバイトが受信FIFO
290から読出されるとクリアされる。それは受信バイト
カウントレジスタのLSBをユーザが読出すまで再び可能
化される。これによってパケットの最後のバイトが読出
されているときに指示が与えられる。
ビット２ 到達された送信しきい値 （デフォルト＝
０） このビットはDLC送信FIFO100のビット数が送信バイト
カウンタ154によってモニタされたようにDLC FIFOしき
い値レジスタの送信FIFOしきい値ビットフィールドのカ
ウント以下のとき１にセットされる。このビットは送信
FIFOのバイトのカウントが送信FIFOしきい値ビットフィ
ールドより大きいとき０にクリアされる。
ビット３ 利用可能なFIFOバッファ （デフォルト＝
１） このビットはDLC送信FIFOデータレジスタが空のとき
ならいつでも（すなわち書込まれるために利用可能であ
る）１にセットされる。書込において、このビットはも
しデータレジスタ160の真上にあるFIFO送信バッファ150
の位置が空であるなら活動状態のままであろう。ビット
はパケットの最後のバイトがFIFO150（EOPタグ）にある
ときクリアされる。これによって多数のパケットが同時
にFIFOで存在することが妨げられる。
ビット４ 送信機アンダーラン （デフォルト＝０）
このビットはもし送信FIFOバッファ150の出力位置（FIF
Oデータレジスタ160と反対のFIFOの終わり）が空で送信
機並列−直列シフトレジスタ110のロードが試みられる
と、１がセットされる。送信バイトカウンタ154は試み
られるべきこのロード間暗黙に非０である。第５図に関
連した議論は送信バイトカウントレジスタ152に関連し
ている。
ビット５ 受信FIFOのEOP （デフォルト＝０） このビットは１にセットされるとパケットの最後のバ
イトが受信FIFO290にロードされていることを示す。ビ
ットがFIFO290にいかなるEOPのタグも存在しなくなるま
でセットされたままである。
ビット６−７ 使用されていない 4.4.1.15 DLC FIFOデータレジスタ DLC受信FIFOデータレジスタ298 DLC送信FIFOデータレジスタ160 これらのレジスタの各々は８ビットの長さである。
受信FIFOデータレジスタ298はDMAまたはソフトウェア
によって読出され受信FIFO290から１バイトを取除く。
送信FIFOデータレジスタ160はDMAまたはソフトウェア
によって書込まれ送信FIFO150に１バイトロードする。
ビット２−０ ３個の受取られたビット残余ビットはパケットの受取
られた残余ビットの数を示すリードオンリフィールドを
形成する。リセットでのデフォルトはすべて０である。
このフィールドはレジスタの読出または受信バイトカウ
ンタのLSBの読出のいずれかでクリアされる。
ビット５−３ 送信残余ビットカウントフィールドはユーザがパケッ
トの最後のバイトで送信されるべきビットの数を特定す
ることを可能にする（データはバイトの量で送信FIFOに
ロードされる。これは読出／書込フィールドであって、
ソフトウェアによってクリアされかつリセットですべて
０にデフォルトする。
付録Ｂ UART54状態／制御レジスタ（408） 受信FIFOデータレジスタ404a。受信FIFOデータレジス
タ404a（第21図）（リードオンリ）は受信FIFOの出力側
にある。UART54によって受取られたデータはプロセッサ
18によって受信FIFO404から読出される。レジスタは８
ビットの幅である。ビット０は最下位データビットに対
応し、それは送信または受信されるべき最初のビットで
ある。リセットでのデフォルト値はすべて０である。
送信FIFOデータレジスタ424a。送信FIFOデータレジス
タ424a（第21図）は送信FIFO424の書込専用入力であ
る。この８ビット幅のレジスタに置かれるデータは送信
FIFO424の最下位ビットの最初（ビット０）から送信さ
れる。リセットでのデフォルト値はすべて０である。
ボー速度除数最下位バイトおよび最上位バイトレジス
タ。これらの２つの８ビットレジスタは下位および上位
の８ビットの数を含み、それによってUARTクロック入力
（UARTCLK）はボー速度発生器414によって割られるべき
である。各レジスタのビット０は各バイトの最下位ビッ
トである。リセットでのデフォルト値はすべて０であ
る。２個のレジスタが組合わされると除数は以下のよう
になる。
0000000000000001＝１によって除算 1111111111111111＝65535によって除算 0000000000000000＝65536によって除算 １による除算はUARTCLKを変化させずに通過させる。
これによって受信機および送信機は別々の外部クロック
から動作することを可能にする。
MSBまたはLSB除数レジスタのいずれかへの書込によっ
てボー速度発生器414はボー速度除数レジスタにストア
された16ビット値でロードされるようになる。
割込可能化レジスタ。割込可能化レジスタは特定の割
込ソースを可能化するために用いられる８ビットの読出
／書込レジスタである。特定のビットを１にセットする
ことによってその対応する割込が可能化される。リセッ
トでのデフォルト値はすべて０である。ビットを０にリ
セットすることによって割込が不能化されそしてもし対
応する条件が存在するなら割込ピンをリセットする。
割込識別レジスタ。これはUART状態レジスタが割込む
条件を含む識別するために用いられる４ビットのリード
オンリレジスタである。使用されていないビット位置
（７−４）はこのレジスタが読出されるとき０を含む。
ビット0:割込ペンディンクビットはいずれかの割込がペ
ンディングであるとき０にクリアされる。リセットのデ
フォルト値は１である。
ビット３−1:このフィールドはすべての割込の最も優先
のソースを識別する。リセットでのデフォルト値はすべ
て０である。
ライン制御レジスタ。８ビットライン制御レジスタは
マイクロプロセッサ18が直列のインターフェイスパラメ
ータをプログラムし、中断条件が送信されることを要求
することを可能にするために用いられる。リセットでの
デフォルト値はすべて０である。
ビット1:および０ ビット０および１は文字の長さを規
定する。
ビット10 長さ 00 ５ 01 ６ 10 ７ 11 ８ ２ ビット２は停止ビットの数を規定する。０は１つの
停止ビットを選択し、１は５個のビット文字に対して1.
5の停止ビットかまたは６、７または８個のビット文字
に対して２個の停止ビットのいずれかを選択する。
３ ビット３はセットされるとパリティ発生およびチェ
ッキングを可能化する。
４ ビット４は偶数と奇数のパリティの間で選択し、セ
ットされると偶数である。
５ ビット５および３がセットされると、パリティはビ
ット４で示されるのと反対の状態で送信される。
６ ビット６は中断条件が送られるべきことを要求する
ために用いられる。UARTはビット６がセットされるとき
はいつでも（中断パターンを送る（現在の文字が送信さ
れた後に送られる）。シフトレジスタおよび送信FIFOの
内容はまた廃棄される。ラインはビットがクリアされる
と通常の動作に戻る。
７ 除数ラッチアクセスビットはボー速度除数レジスタ
をアクセスするためにセットされかつ受信および送信FI
FOデータレジスタおよび割込可能化レジスタをアクセス
するためにクリアされる。
モデム制御レジスタ。５ビットモデム制御レジスタは
CPUがリンクハンドシェーク信号を操作すること可能に
する。さらに、UARTはテストのためにループバックモー
ドに置かれ得る。使用されないビット（７−５）はレジ
スタが読出されると０であるべきである。リセットでの
デフォルト値はすべて０である。
ライン状態レジスタ。割込識別レジスタの適当な割込
可能化ビットと論理積をとるとき、ライン状態割込を発
生し得る条件の存在をセットされたときに示すフラグビ
ットを８ビットライン状態レジスタは含む。ビット１、
２、３、４および７はライン状態レジスタを読出すこと
によってクリアされる。ビット５は条件が立去るとクリ
アされるが割込は割込識別レジスタを読出すことによっ
てクリアされる（識別レジスタがこの割込を報告すると
き）。ビット０および６は引き起こす条件がもはや存在
しないとクリアされる。リセットでのデフォルト値は以
下に示される。
モデム状態レジスタ。８ビットのモデム状態レジスタ
はリンクハンドシェーク入力信号の条件およびそれらの
状態の変化の存在を示すために用いられる。ビット３な
いし０がリセットで０にデフォルトしビット７ないし４
は入力状態を反映する。
UART制御レジスタ。８ビットUART制御レジスタは非82
50の同様の機能を制御するために用いられる。さらに、
UARTソフトウェアリセットビットはここに置かれる。
UART状態レジスタ。５ビットのUART状態レジスタは82
50 UARTで発生しない状態条件を報告する。さらに、
「利用可能パリティエラーを有する文字」ビットはこの
レジスタ内に置かれる。リセットでのデフォルト値はす
べて０であって、１であるビット４を除く。ビット０は
レジスタが読出されたときクリアされる。ビット１ない
し４は対応する条件がもはや存在しないとクリアされ
る。
【図面の簡単な説明】
第１図は端子アダプタ（TA）のこの発明のISDNプロトコ
ル制御器（IDPC）を例示する。 第２図はこの発明のIDPC10のブロック図である。 第３図はDLC52とIDPCの残余の部分との間の相互関係に
焦点をあてたIDPC10の機能ブロック図である。 第４図はIDPC10のDLC52の送信機部分のブロック図であ
る。 第５図はDLC52の送信機先入れ先出し方式（FIFO）100の
構造を例示する。 第６図はDLC52の送信機102の部分の直列−並列シフトレ
ジスタ110を例示する。 第7A図はDLC52送信機102の０ビット挿入ユニット124の
構造を例示する。 第7B図はDLC52の送信機102の部分のフラグ／放棄挿入ユ
ニット134の構造を例示する。 第８図は直列バスポート104の送信機部分のブロック図
である。 第９図はSBP104の送信機部分のタイミングを示す。 第10図はIDPC10のDLC52の受信機部分のブロック図であ
る。 第11図はDLC52の直列バスポート104の受信機部分のブロ
ック図である。 第12図はSBP104の受信機部分のタイミングを示す。 第13図はDLC52の受信機108部分のフラグ／放棄検出ユニ
ット214のブロック図である。 第14図はDLC受信機108の要素218の０ビット削除ユニッ
トのブロック図である。 第15図はDLC受信機108の要素218のショートフレームバ
イトカウンタ260のブロック図である。 第16図は直列−並列シフトレジスタ208および210とDLC
受信機108の関連した要素のブロック図である。 第17図はDLC受信機108のアドレス検出ユニット226のブ
ロック図である。 第18図はDLC52内の受信FIFO106の構造を例示する。 第19図はDLC52の送信機102の部分の動作の状態図であ
る。 第20図はDLC52の受信機108部分の動作の状態図である。 第21図はこの発明のIDPC10で用いられるUART54の機能ブ
ロック図である。 第22図はIDC10で用いられるUART54のパリティチェッカ
および特別文字認識機416のブロック図である。 第23図はホストプロセッサおよび局所プロセッサへのこ
の発明のIDPC10の二重ポートタイミング制御器（DPTC）
56の相互接続を示すブロック図である。 第24図はこの発明のIDPC10のDPTC56の機能ブロック図で
ある。 第25A図および第25B図はDPTC56によって受取られかつそ
の後それによって発生される制御信号のうちのタイミン
グ関係を示すタイミング図である。 第26図はこの発明のIDPC10によって用いられるプロセッ
サ間割込機構を例示する。 第27図は受信フレーム状態および受信バイトカウントレ
ジスタとDLC52の割込ソースレジスタの受信リンクアド
レスビットフィールドのために用いられる４段階の「遅
延された状態」の装置の図である。 図において、10は統合データプロトコル制御器、12はデ
ィジタル加入者制御器、18はマイクロプロセッサ、24は
アドレスラッチ、50はマイクロプロセッサインターフェ
イス、52はデータリンク制御器、54は汎用非同期受信機
送信機、56は二重ポートタイミング制御器、100は送信
先入れ先出し方式レジスタ、104は直列バスポート、130
はマルチプレクサ、134はフラグ、放棄発生器、150はFI
FOバッファ、152は送信バイトカウントレジスタ、154は
送信バイトカウンタ、182はANDゲート、184はORゲー
ト、186はシフトレジスタ、198は送信クロック制御、20
0はプログラム可能インバータXORゲート、232はデマル
チプレクサ、242は比較器、250は０ビット削除ユニッ
ト、254は３ビットカウンタ、260はショートフレームバ
イトカウンタ、268はシフトレジスタロード制御、290は
FIFOバッファ、294は受信バイトカウンタ、298はデータ
レジスタ、400は受信直列−並列シフトレジスタ、410は
受信クロックMUX、418は送信クロックMUX、420は送信シ
フトレジスタ、424は送信FIFO、430はUART割込制御器、
500はホストシステムバス、424はRAMサイクルタイマ、5
26はローカルポートサイクル制御器、596はセマフォレ
ジスタ、600はANDゲート、610はレジスタである。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】クロック信号源に接続され、ローカルデー
    タ送信／受信指定（LDT−Ｒ）信号およびローカル要求
    信号を含むローカルプロセッサからの制御信号と、ホス
    トデータ送信／受信指定（HDT−Ｒ）信号およびホスト
    要求信号を含むホストプロセッサからの制御信号とを受
    信し、かつメモリ制御信号およびバス仲裁制御信号を共
    用メモリ（22a）とバス仲裁手段とに発生する二重ポー
    トタイミング制御器（DPTC）であって、 前記クロック信号源に接続され、前記ホスト要求信号を
    前記クロック信号に同期させて同期ホスト要求信号を発
    生する手段（520）と、 前記クロック信号源に接続され、前記ローカル要求信号
    と前記同期ホスト要求信号とに応答して、ホストメモリ
    サイクルタイミング（HCYCLE）信号とローカルメモリサ
    イクルタイミング（LCYCLE）信号とメモリアクセス可能
    化（GO）信号とをそこから発生し、予め定められたサイ
    クル仲裁結果を実現する手段（522）と、 前記クロック信号源に接続され、前記LDT−ＲおよびHDT
    −Ｒ信号を受信して、前記共用RAMに送られる複数個の
    制御信号を発生し、かつメモリアクセス不能化（STOP）
    信号を発生するための手段（524）と、 前記クロック信号源に接続され、前記LCYCLEおよびHCYC
    LE信号と、前記STOP信号と、前記HDT−Ｒ信号とを受信
    して、前記バス仲裁手段に複数個の制御信号を発生する
    ための手段（526、528、530、532）とを含む、二重ポー
    トタイミング制御器。
  2. 【請求項２】二重ポートタイミング制御器（DPTC）を含
    む単一の集積回路として組立てられたデータプロトコル
    制御器であって、前記二重ポートタイミング制御器は、
    クロック信号源に接続され、ローカルデータ送信／受信
    指定（LDT−Ｒ）信号およびローカル要求信号を含むロ
    ーカルプロセッサからの制御信号と、ホストデータ送信
    ／受信指定（HDT−Ｒ）信号およびホスト要求信号を含
    むホストプロセッサからの制御信号とを受信し、かつメ
    モリ制御信号およびバス仲裁制御信号を共用メモリ（22
    a）とバス仲裁手段とに発生し、 前記クロック信号源に接続され、前記ホスト要求信号を
    前記クロック信号に同期させて同期ホスト要求信号を発
    生する手段（520）と、 前記クロック信号源に接続され、前記ローカル要求信号
    と前記同期ホスト要求信号とに応答して、ホストメモリ
    サイクルタイミング（HCYCLE）信号とローカルメモリサ
    イクルタイミング（LCYCLE）信号とメモリアクセス可能
    化（GO）信号とをそこから発生し、予め定められたサイ
    クル仲裁結果を実現する手段（522）と、 前記クロック信号源に接続され、前記LDT−ＲおよびHDT
    −Ｒ信号を受信して、前記共用RAMに送られる複数個の
    制御信号を発生し、かつメモリアクセス不能化（STOP）
    信号を発生するための手段（524）と、 前記クロック信号源に接続され、前記LCYCLEおよびHCYC
    LE信号と、前記STOP信号と、前記HDT−Ｒ信号とを受信
    して、前記バス仲裁手段に複数個の制御信号を発生する
    ための手段（526、528、530、532）とを含み、 前記ホストプロセッサから受信された前記制御信号はさ
    らに、ホスト割込要求（HINTIN）信号とホスト割込肯定
    応答（HINTACK）信号とをさらに含み、かつ前記ローカ
    ルプロセッサから受信された前記制御信号はさらに、ロ
    ーカル割込要求（LINTIN）信号とローカル割込クリア
    （LINCTCLR）信号とを含み、 前記データプロトコル制御器はプロセッサ間割込（IP
    I）手段（596）をさらに含み、前記プロセッサ間割込手
    段は、前記ホストプロセッサおよび前記ローカルプロセ
    ッサに接続され、前記HINTINと、HINTACKと、LINTIN
    と、LINTCLR信号とを受信し、ホスト割込アウト（HINTO
    UT）信号と、ローカル割込アウト（LINTOUT）信号とを
    発生し、 それによって前記ローカルプロセッサおよび前記ホスト
    プロセッサは、予め定められたシーケンスの前記ホスト
    割込信号と前記ローカル割込信号とを介して前記共用RA
    M内に置かれるメモリセルを通信する、データプロトコ
    ル制御器。
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