JP2758577B2 - Ｅｅｐｒｏｍ及びその製造方法 - Google Patents
Ｅｅｐｒｏｍ及びその製造方法Info
- Publication number
- JP2758577B2 JP2758577B2 JP7181556A JP18155695A JP2758577B2 JP 2758577 B2 JP2758577 B2 JP 2758577B2 JP 7181556 A JP7181556 A JP 7181556A JP 18155695 A JP18155695 A JP 18155695A JP 2758577 B2 JP2758577 B2 JP 2758577B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor substrate
- floating gate
- eeprom
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に関し、特にＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：以下ＥＥＰＲ
ＯＭという）及びその製造方法に関する。
製造方法に関し、特にＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：以下ＥＥＰＲ
ＯＭという）及びその製造方法に関する。
【０００２】
【従来の技術】一般に、データの記録及び消去が電気的
に可能な半導体メモリ素子をＥＥＰＲＯＭという。この
ようなＥＥＰＲＯＭはコントロール ゲートとゲート酸
化膜の間に電荷が蓄積されるフローティング ゲートが
介在されており、コントロールゲートとドレイン電極に
正方向の高電圧が印加されるとドレイン電極付近で発生
する高エナージーを有する電子等が、ホット キャリア
インジェクション（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊ
ｅｃｔｉｏｎ）により厚さの薄いゲート酸化膜のポテン
シャル障壁を越えてフローティング ゲートに注入さ
れ、注入した電荷量によりトランジスタの閾（ｔｈｒｅ
ｓｈｏｌｄ）電圧が変化しデータが記録される。
に可能な半導体メモリ素子をＥＥＰＲＯＭという。この
ようなＥＥＰＲＯＭはコントロール ゲートとゲート酸
化膜の間に電荷が蓄積されるフローティング ゲートが
介在されており、コントロールゲートとドレイン電極に
正方向の高電圧が印加されるとドレイン電極付近で発生
する高エナージーを有する電子等が、ホット キャリア
インジェクション（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊ
ｅｃｔｉｏｎ）により厚さの薄いゲート酸化膜のポテン
シャル障壁を越えてフローティング ゲートに注入さ
れ、注入した電荷量によりトランジスタの閾（ｔｈｒｅ
ｓｈｏｌｄ）電圧が変化しデータが記録される。
【０００３】また、コントロール ゲートとドレイン電
極の間に逆方向電圧を印加すると、前記フローティング
ゲートに注入された電子等がトンネル酸化膜を介し半
導体基板へ抜け出すフォラ ノードヘイム トンネリン
グ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉ
ｎｇ）現象によりフローティング ゲートに記憶された
データが消去される。
極の間に逆方向電圧を印加すると、前記フローティング
ゲートに注入された電子等がトンネル酸化膜を介し半
導体基板へ抜け出すフォラ ノードヘイム トンネリン
グ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉ
ｎｇ）現象によりフローティング ゲートに記憶された
データが消去される。
【０００４】このようなＥＥＰＲＯＭでは、データの記
録及び消去が進行するフローティング ゲート下部のゲ
ート絶縁膜を電荷のトンネリングが可能になるように十
分に薄くしたトンネル酸化膜として形成すると共に、ト
ンネル酸化膜の厚さはトランジスタのパンチスルー電圧
や閾電圧等の特性も考慮しなければならない。
録及び消去が進行するフローティング ゲート下部のゲ
ート絶縁膜を電荷のトンネリングが可能になるように十
分に薄くしたトンネル酸化膜として形成すると共に、ト
ンネル酸化膜の厚さはトランジスタのパンチスルー電圧
や閾電圧等の特性も考慮しなければならない。
【０００５】図１は、従来技術の第１実施例によりＥＥ
ＰＲＯＭを製造した断面図で、半導体基板（１）上にゲ
ート酸化膜（２）と島形態のフローティング ゲート
（３）が積層されており、前記フローティング ゲート
（３）右側下部の半導体基板（１）にドレイン電極
（４）が形成されている。また、前記フローティング
ゲート（３）と半導体基板（１）の表面に層間絶縁膜
（５）が形成されており、前記層間絶縁膜（５）上に前
記フローティング ゲート（３）を取囲むコントロール
ゲート（７）が縦方向に長く延伸され形成されてい
る。また、前記コントロール ゲート（７）の左側下部
の半導体基板（１）にはソース電極（４´）が形成され
ている。ここで、前記コントロール ゲート（７）は前
記フローティングゲート（３）と前記ソース電極（４
´）の間で選択ゲートの役割を果たすことになる。
ＰＲＯＭを製造した断面図で、半導体基板（１）上にゲ
ート酸化膜（２）と島形態のフローティング ゲート
（３）が積層されており、前記フローティング ゲート
（３）右側下部の半導体基板（１）にドレイン電極
（４）が形成されている。また、前記フローティング
ゲート（３）と半導体基板（１）の表面に層間絶縁膜
（５）が形成されており、前記層間絶縁膜（５）上に前
記フローティング ゲート（３）を取囲むコントロール
ゲート（７）が縦方向に長く延伸され形成されてい
る。また、前記コントロール ゲート（７）の左側下部
の半導体基板（１）にはソース電極（４´）が形成され
ている。ここで、前記コントロール ゲート（７）は前
記フローティングゲート（３）と前記ソース電極（４
´）の間で選択ゲートの役割を果たすことになる。
【０００６】図２は、従来技術の第２実施例によりスプ
リット ゲート（ｓｐｌｉｔ ｇａｔｅ）型ＥＥＰＲＯ
Ｍを形成した断面図である。半導体基板（１１）上にゲ
ート酸化膜（１２）と島形態のフローティング ゲート
（１３）が積層されており、前記フローティング ゲー
ト（１３）と半導体基板（１１）の表面に層間絶縁膜
（１５）が形成されており、その上部に前記フローティ
ング ゲート（１３）の上部面で左側の半導体基板（１
１）までオーバラップするコントロール ゲート（１
７）が縦方向に長く延伸され形成されている。また、コ
ントロール ゲート（１７）の左側下部と前記フローテ
ィング ゲート（１３）の右側下部の半導体基板（１
１）にはソース電極（１４´）とドレイン電極（１４）
が形成されている。ここに、前記コントロール ゲート
（１７）は前記フローティング ゲート（１３）と前記
ソース電極（１４´）の間で選択ゲート役割を果たすこ
とになる。
リット ゲート（ｓｐｌｉｔ ｇａｔｅ）型ＥＥＰＲＯ
Ｍを形成した断面図である。半導体基板（１１）上にゲ
ート酸化膜（１２）と島形態のフローティング ゲート
（１３）が積層されており、前記フローティング ゲー
ト（１３）と半導体基板（１１）の表面に層間絶縁膜
（１５）が形成されており、その上部に前記フローティ
ング ゲート（１３）の上部面で左側の半導体基板（１
１）までオーバラップするコントロール ゲート（１
７）が縦方向に長く延伸され形成されている。また、コ
ントロール ゲート（１７）の左側下部と前記フローテ
ィング ゲート（１３）の右側下部の半導体基板（１
１）にはソース電極（１４´）とドレイン電極（１４）
が形成されている。ここに、前記コントロール ゲート
（１７）は前記フローティング ゲート（１３）と前記
ソース電極（１４´）の間で選択ゲート役割を果たすこ
とになる。
【０００７】
【発明が解決しようとする課題】前記の従来技術の第１
実施例により製造されるＥＥＰＲＯＭは、フローティン
グ ゲートをコントロール ゲートが取囲むので電荷カ
ップリング効率（ｃｈａｒｇｅ ｃｏｕｐｌｉｎｇ ｅ
ｆｆｉｃｉｃｎｃｅ）は優秀であるが、ドレイン電極と
ソース電極をそれぞれ予定された領域の半導体基板に形
成するため２回のイオン注入を行うので工程が複雑であ
る。
実施例により製造されるＥＥＰＲＯＭは、フローティン
グ ゲートをコントロール ゲートが取囲むので電荷カ
ップリング効率（ｃｈａｒｇｅ ｃｏｕｐｌｉｎｇ ｅ
ｆｆｉｃｉｃｎｃｅ）は優秀であるが、ドレイン電極と
ソース電極をそれぞれ予定された領域の半導体基板に形
成するため２回のイオン注入を行うので工程が複雑であ
る。
【０００８】前記の従来技術の第２実施例により製造さ
れるスプリット ゲート型ＥＥＰＲＯＭは、フローティ
ング ゲートの一方の側壁がコントロール ゲートと重
ならないので電荷カップリング比（ｃｈａｒｇｅ ｃｏ
ｕｐｌｉｎｇ ｒａｔｉｏ）が低くなりプログラム効率
が下がるという問題点がある。
れるスプリット ゲート型ＥＥＰＲＯＭは、フローティ
ング ゲートの一方の側壁がコントロール ゲートと重
ならないので電荷カップリング比（ｃｈａｒｇｅ ｃｏ
ｕｐｌｉｎｇ ｒａｔｉｏ）が低くなりプログラム効率
が下がるという問題点がある。
【０００９】本発明は前記のような問題点を解決するた
めのものであり、本発明の目的はスプリット ゲート型
のようにフローティング ゲートと一定部分オーバラッ
プする選択ゲートを形成した後、ソース電極及びドレイ
ン電極を形成し、前記フローティング ゲートが選択ゲ
ートとオーバラップしない領域に前記選択ゲートと接続
するコントロール ゲートを形成するＥＥＰＲＯＭ及び
その製造方法を提供することにある。
めのものであり、本発明の目的はスプリット ゲート型
のようにフローティング ゲートと一定部分オーバラッ
プする選択ゲートを形成した後、ソース電極及びドレイ
ン電極を形成し、前記フローティング ゲートが選択ゲ
ートとオーバラップしない領域に前記選択ゲートと接続
するコントロール ゲートを形成するＥＥＰＲＯＭ及び
その製造方法を提供することにある。
【００１０】
【問題点を解決するための手段】このような目的等を達
成するための本発明によるＥＥＰＲＯＭ製造方法の特徴
は、半導体基板上にゲート酸化膜を形成する工程と、前
記ゲート酸化膜上にフローティング ゲートを形成する
工程と、前記フローティング ゲートと露出した半導体
基板上部に第１層間絶縁膜を形成する工程と、前記フロ
ーティング ゲートの上部の一定部分から、前記半導体
基板の一定部分までオーバラップする選択ゲートを形成
する工程と、基板と異なるタイプの不純物を注入して半
導体基板にソース電極とドレイン電極を形成する工程
と、前記構造の全表面に第２層間絶縁膜を形成する工程
と、前記選択ゲート上部の第２層間絶縁膜を除去し、前
記選択ゲートを露出させるコンタクトホールを形成する
工程と、前記選択ゲートと接触し、この選択ゲートとオ
ーバラップしないフローティング ゲート上部を取囲む
コントロール ゲートを形成する工程とを含むことにあ
る。
成するための本発明によるＥＥＰＲＯＭ製造方法の特徴
は、半導体基板上にゲート酸化膜を形成する工程と、前
記ゲート酸化膜上にフローティング ゲートを形成する
工程と、前記フローティング ゲートと露出した半導体
基板上部に第１層間絶縁膜を形成する工程と、前記フロ
ーティング ゲートの上部の一定部分から、前記半導体
基板の一定部分までオーバラップする選択ゲートを形成
する工程と、基板と異なるタイプの不純物を注入して半
導体基板にソース電極とドレイン電極を形成する工程
と、前記構造の全表面に第２層間絶縁膜を形成する工程
と、前記選択ゲート上部の第２層間絶縁膜を除去し、前
記選択ゲートを露出させるコンタクトホールを形成する
工程と、前記選択ゲートと接触し、この選択ゲートとオ
ーバラップしないフローティング ゲート上部を取囲む
コントロール ゲートを形成する工程とを含むことにあ
る。
【００１１】前記した目的を達成するための本発明のＥ
ＥＰＲＯＭの特徴は、半導体基板上に形成されたゲート
酸化膜とフローティング ゲートと、前記フローティン
グ ゲートと半導体基板上部に形成された第１層間絶縁
膜と、 前記フローティング ゲートの上部の一定部分
で、前記半導体基板の一定部分までオーバラップする選
択ゲートと、前記フローティング ゲートおよび前記選
択ゲートとそれぞれ一定部分でオーバラップするように
半導体基板に形成されたドレイン電極及びソース電極
と、前記選択ゲートを含む全表面に形成された第２層間
絶縁膜と、前記選択ゲート上部の第２層間絶縁膜の一定
部分が除去され前記選択ゲートを露出させたコンタクト
ホールと、前記選択ゲートと接触しこの選択ゲートとオ
ーバラップしないフローティングゲート上部を取囲むよ
う形成されたコントロール ゲートとを含むことにあ
る。
ＥＰＲＯＭの特徴は、半導体基板上に形成されたゲート
酸化膜とフローティング ゲートと、前記フローティン
グ ゲートと半導体基板上部に形成された第１層間絶縁
膜と、 前記フローティング ゲートの上部の一定部分
で、前記半導体基板の一定部分までオーバラップする選
択ゲートと、前記フローティング ゲートおよび前記選
択ゲートとそれぞれ一定部分でオーバラップするように
半導体基板に形成されたドレイン電極及びソース電極
と、前記選択ゲートを含む全表面に形成された第２層間
絶縁膜と、前記選択ゲート上部の第２層間絶縁膜の一定
部分が除去され前記選択ゲートを露出させたコンタクト
ホールと、前記選択ゲートと接触しこの選択ゲートとオ
ーバラップしないフローティングゲート上部を取囲むよ
う形成されたコントロール ゲートとを含むことにあ
る。
【００１２】本発明によるＥＥＰＲＯＭはフローティン
グ ゲートの一方とソース電極の一定部分までオーバラ
ップする選択ゲートが備えられ、フローティング ゲー
トの他方とドレイン電極の一定部分までオーバラップす
るコントロール ゲートが備えられることにより電荷カ
ップリング効率が増加する。そのため、低い外部電圧に
おいてもプログラム効率が増加する。
グ ゲートの一方とソース電極の一定部分までオーバラ
ップする選択ゲートが備えられ、フローティング ゲー
トの他方とドレイン電極の一定部分までオーバラップす
るコントロール ゲートが備えられることにより電荷カ
ップリング効率が増加する。そのため、低い外部電圧に
おいてもプログラム効率が増加する。
【００１３】また、フローティング ゲート上部に選択
ゲートを形成した後、イオン注入工程で半導体基板にソ
ース電極とドレイン電極を形成することにより浅い接合
を形成することができる。
ゲートを形成した後、イオン注入工程で半導体基板にソ
ース電極とドレイン電極を形成することにより浅い接合
を形成することができる。
【００１４】
【発明の実施の形態】以下、本発明によるＥＥＰＲＯＭ
の製造方法に関し、添付図面を参照して詳細に説明す
る。
の製造方法に関し、添付図面を参照して詳細に説明す
る。
【００１５】図３は、本発明の実施例によりＥＥＰＲＯ
Ｍを製造したものを示す断面図で、半導体基板（２１）
上にゲート酸化膜（２２）とディーラム ゲート（２
３）を積層して形成した後、前記フローティング ゲー
ト（２３）と前記ゲート酸化膜（２２）の上部に第１層
間絶縁膜（２５）を形成し、前記フローティング ゲー
ト（２３）の左側上部と半導体基板（２１）にそれぞれ
一定部分重なる選択ゲート（２６）を縦方向へ長く延伸
させるよう形成する。前記フローティング ゲート（２
３）はアクティブ領域上部のみにオーバラップする四角
形形体に形成される。
Ｍを製造したものを示す断面図で、半導体基板（２１）
上にゲート酸化膜（２２）とディーラム ゲート（２
３）を積層して形成した後、前記フローティング ゲー
ト（２３）と前記ゲート酸化膜（２２）の上部に第１層
間絶縁膜（２５）を形成し、前記フローティング ゲー
ト（２３）の左側上部と半導体基板（２１）にそれぞれ
一定部分重なる選択ゲート（２６）を縦方向へ長く延伸
させるよう形成する。前記フローティング ゲート（２
３）はアクティブ領域上部のみにオーバラップする四角
形形体に形成される。
【００１６】この際、前記フローティング ゲート（２
３）下部のゲート酸化膜（２２）は厚さが電子のトンネ
リングに適切な程度、例えば、１００オングストローム
以下の厚さに形成されるトンネル酸化膜であり、前記第
１層間絶縁膜（２５）は酸化膜単一層に形成したり、酸
化膜−窒化膜−酸化膜（ｏｘｉｄｅ ｎｉｔｒｉｄｅｏ
ｘｉｄｅ：以下ＯＮＯという。）の積層構造に形成す
る。
３）下部のゲート酸化膜（２２）は厚さが電子のトンネ
リングに適切な程度、例えば、１００オングストローム
以下の厚さに形成されるトンネル酸化膜であり、前記第
１層間絶縁膜（２５）は酸化膜単一層に形成したり、酸
化膜−窒化膜−酸化膜（ｏｘｉｄｅ ｎｉｔｒｉｄｅｏ
ｘｉｄｅ：以下ＯＮＯという。）の積層構造に形成す
る。
【００１７】次に、前記フローティング ゲート（２
３）と前記選択ゲート（２６）をマスクに用い、前記半
導体基板（２１）と逆タイプの不純物を基板に注入して
ドレイン電極（２４）及びソース電極（２４´）を形成
し、前記構造の全表面に第２層間絶縁膜（２７）を形成
する。ここで、前記ソース電極（２４´）及びドレイン
電極（２４）は接合側面拡散が小さく浅い接合の形成が
容易である。
３）と前記選択ゲート（２６）をマスクに用い、前記半
導体基板（２１）と逆タイプの不純物を基板に注入して
ドレイン電極（２４）及びソース電極（２４´）を形成
し、前記構造の全表面に第２層間絶縁膜（２７）を形成
する。ここで、前記ソース電極（２４´）及びドレイン
電極（２４）は接合側面拡散が小さく浅い接合の形成が
容易である。
【００１８】その後、前記第２層間絶縁膜（２７）の一
定部分をエッチングして選択ゲート（２６）の上部面を
露出させるコンタクトホール（２８）を形成し、前記コ
ンタクトホール（２８）を介して前記選択ゲート（２
６）と接触するコントロールゲート（２９）を、前記フ
ローティング ゲート（２３）の右側を取囲む構造に形
成した断面図である。
定部分をエッチングして選択ゲート（２６）の上部面を
露出させるコンタクトホール（２８）を形成し、前記コ
ンタクトホール（２８）を介して前記選択ゲート（２
６）と接触するコントロールゲート（２９）を、前記フ
ローティング ゲート（２３）の右側を取囲む構造に形
成した断面図である。
【００１９】前記選択ゲート（２６）と前記コントロー
ル ゲート（２９）は塗布されたポリシリコンで形成す
る。
ル ゲート（２９）は塗布されたポリシリコンで形成す
る。
【００２０】
【発明の効果】前記したように、本発明によるＥＥＰＲ
ＯＭはフローティング ゲートの片側とソース電極の一
定部分までオーバラップする選択ゲートが備えられ、フ
ローティング ゲートの他方とドレイン電極の一定部分
までオーバラップするコトンロール ゲートが備えられ
ることにより電荷カップリング効率が増加する。そのた
め、低い外部電圧においてもプログラム効率が増加す
る。
ＯＭはフローティング ゲートの片側とソース電極の一
定部分までオーバラップする選択ゲートが備えられ、フ
ローティング ゲートの他方とドレイン電極の一定部分
までオーバラップするコトンロール ゲートが備えられ
ることにより電荷カップリング効率が増加する。そのた
め、低い外部電圧においてもプログラム効率が増加す
る。
【００２１】また、外部電圧が低くなると周辺のトラン
ジスタのゲート酸化膜ブレークダウン ボルテージと接
合ブレーク ダウン電圧を低く持って行けるので、浅い
接合と浅いゲート酸化膜プロセスが可能となる効果があ
る。
ジスタのゲート酸化膜ブレークダウン ボルテージと接
合ブレーク ダウン電圧を低く持って行けるので、浅い
接合と浅いゲート酸化膜プロセスが可能となる効果があ
る。
【００２２】また、フローティング ゲート上部に選択
ゲートを形成した後、イオン注入工程で半導体基板にソ
ース電極とドレイン電極を形成することにより浅い接合
を形成することができる。
ゲートを形成した後、イオン注入工程で半導体基板にソ
ース電極とドレイン電極を形成することにより浅い接合
を形成することができる。
【図１】従来技術の第１実施例により製造されたＥＥＰ
ＲＯＭの断面図。
ＲＯＭの断面図。
【図２】従来技術の第２実施例により製造されたスプリ
ット ゲート型ＥＥＰＲＯＭの断面図。
ット ゲート型ＥＥＰＲＯＭの断面図。
【図３】本発明の実施例により製造されたＥＥＰＲＯＭ
の断面図。
の断面図。
１，１１，２１…半導体基板、２，１２，２２…ゲート
酸化膜、３，１３，２３…フローティング ゲート、
４，１４，２４…ドレイン電極、４´，１４´２４´…
ソース電極、５，１５，２５，２７…層間絶縁膜、２６
…選択ゲート、７，１７，２９…コントロール ゲー
ト、２８…コンタクトホール。
酸化膜、３，１３，２３…フローティング ゲート、
４，１４，２４…ドレイン電極、４´，１４´２４´…
ソース電極、５，１５，２５，２７…層間絶縁膜、２６
…選択ゲート、７，１７，２９…コントロール ゲー
ト、２８…コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (7)
- 【請求項１】 ＥＥＰＲＯＭ製造方法において、 半導体基板上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上にフローティング ゲートを形成す
る工程と、 前記フローティング ゲートと露出した半導体基板上部
に第１層間絶縁膜を形成する工程と、 前記フローティング ゲートの上部の一定部分から、前
記半導体基板の一定部分までオーバラップする選択ゲー
トを前記第１層間絶縁膜上に形成する工程と、 基板と異なるタイプの不純物を注入して半導体基板にソ
ース電極とドレイン電極を形成する工程と、 前記選択ゲートおよび露出した前記第１層間絶縁膜の全
表面に第２層間絶縁膜を形成する工程と、 前記選択ゲート上部の第２層間絶縁膜を除去して前記選
択ゲートを露出させるコンタクトホールを形成する工程
と、 前記選択ゲートと接触し、この選択ゲートとオーバラッ
プしないフローティング ゲート上部を取囲むコントロ
ール（ｃｏｎｔｒｏｌ）ゲートを形成する工程とを備え
るＥＥＰＲＯＭの製造方法。 - 【請求項２】 前記フローティング ゲート下部のゲー
ト酸化膜は、１００オングストローム以下の厚さを有す
るトンネル酸化膜に形成することを特徴とする請求項１
記載のフラッシュＥＥＰＲＯＭの製造方法。 - 【請求項３】 前記選択ゲートとコントロール ゲート
は、一方向に長く延伸するよう形成することを特徴とす
る請求項１記載のＥＥＰＲＯＭの製造方法。 - 【請求項４】 ＥＥＰＲＯＭにおいて、半導体基板上に
形成されたゲート酸化膜とフローティング ゲートと、 前記フローティング ゲートと半導体基板上部に形成さ
れた第１層間絶縁膜と、 前記フローティング ゲートの上部の一定部分で、前記
半導体基板の一定部分までオーバラップする選択ゲート
と、 前記フローティング ゲートと一定部分でオーバラップ
するように半導体基板に形成されたドレイン電極と、 前記選択ゲートと一定部分でオーバラップするように半
導体基板に形成されたソース電極と、 前記選択ゲートを含む全表面に形成された第２層間絶縁
膜と、 前記選択ゲート上部の第２層間絶縁膜の一定部分が除去
され、前記選択ゲートを露出させたコンタクトホール
と、 前記選択ゲートと前記コンタクトホールを介してコンタ
クトされ、前記選択ゲートとオーバラップされないフロ
ーティング ゲート上部を取囲むよう形成されたコント
ロール ゲートを含むＥＥＰＲＯＭ。 - 【請求項５】 前記フローティング ゲートは、半導体
基板のアクティブ領域上のみにオーバラップしているこ
とを特徴とする請求項４記載のＥＥＰＲＯＭ。 - 【請求項６】 前記選択ゲートとコントロール ゲート
は、一方向へ長く延伸して形成されていることを特徴と
する請求項４記載のＥＥＰＲＯＭ。 - 【請求項７】 前記第１層間絶縁膜は、酸化膜単一層、
又は酸化膜−窒化膜−酸化膜の多層構造に形成すること
を特徴とする請求項４記載のＥＥＰＲＯＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940017297A KR0144421B1 (ko) | 1994-07-18 | 1994-07-18 | 플레쉬 이.이.피.롬의 제조방법 |
| KR94-17297 | 1994-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181233A JPH08181233A (ja) | 1996-07-12 |
| JP2758577B2 true JP2758577B2 (ja) | 1998-05-28 |
Family
ID=19388240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7181556A Expired - Lifetime JP2758577B2 (ja) | 1994-07-18 | 1995-07-18 | Ｅｅｐｒｏｍ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5614429A (ja) |
| JP (1) | JP2758577B2 (ja) |
| KR (1) | KR0144421B1 (ja) |
| CN (1) | CN1041666C (ja) |
| DE (1) | DE19526201C2 (ja) |
| GB (1) | GB2291537B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413652B1 (ko) * | 1995-09-11 | 2004-05-27 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치및그구동방법 |
| JP2914252B2 (ja) * | 1995-10-14 | 1999-06-28 | 日本電気株式会社 | 不揮発性半導体メモリ装置の製造方法 |
| JP2882392B2 (ja) * | 1996-12-25 | 1999-04-12 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US6731976B2 (en) | 1997-09-03 | 2004-05-04 | Medtronic, Inc. | Device and method to measure and communicate body parameters |
| JP5014543B2 (ja) * | 1999-07-29 | 2012-08-29 | エヌエックスピー ビー ヴィ | 半導体装置 |
| US6482700B2 (en) * | 2000-11-29 | 2002-11-19 | Taiwan Semiconductor Manufacturing Co., Ltd | Split gate field effect transistor (FET) device with enhanced electrode registration and method for fabrication thereof |
| DE10106606B4 (de) * | 2001-02-13 | 2006-11-02 | Tobias Meyer | Modifizierte Floating Gate Transistor Struktur mit negativem differentiellen Widerstand |
| CN1306598C (zh) * | 2003-12-31 | 2007-03-21 | 中芯国际集成电路制造(上海)有限公司 | 制作高紫外－阈值电压电可擦除可编程只读存储器的方法 |
| US7046552B2 (en) * | 2004-03-17 | 2006-05-16 | Actrans System Incorporation, Usa | Flash memory with enhanced program and erase coupling and process of fabricating the same |
| US8538997B2 (en) * | 2004-06-25 | 2013-09-17 | Apple Inc. | Methods and systems for managing data |
| US7091075B2 (en) * | 2004-07-09 | 2006-08-15 | Atmel Corporation | Fabrication of an EEPROM cell with SiGe source/drain regions |
| US7375393B1 (en) * | 2005-01-27 | 2008-05-20 | National Semiconductor Corporation | Non-volatile memory (NVM) retention improvement utilizing protective electrical shield |
| JP2006253685A (ja) * | 2005-03-07 | 2006-09-21 | Samsung Electronics Co Ltd | スプリットゲート不揮発性メモリ装置及びそれの形成方法 |
| CN100452406C (zh) * | 2006-04-10 | 2009-01-14 | 清华大学 | 一种陷阱电荷俘获型的快闪存储器阵列的操作方法 |
| US7968934B2 (en) * | 2007-07-11 | 2011-06-28 | Infineon Technologies Ag | Memory device including a gate control layer |
| US8189385B2 (en) | 2007-12-26 | 2012-05-29 | Semiconductor Components Industries, Llc | Nonvolatile semiconductor memory device, method for manufacturing the same, and nonvolatile memory array |
| KR101277147B1 (ko) * | 2009-12-10 | 2013-06-20 | 한국전자통신연구원 | 이이피롬 장치 및 그 제조 방법 |
| CN106505069B (zh) * | 2015-09-08 | 2019-09-27 | 中芯国际集成电路制造(上海)有限公司 | 一种eeprom存储器件及其制备方法、电子装置 |
| US9972493B2 (en) * | 2016-08-08 | 2018-05-15 | Silicon Storage Technology, Inc. | Method of forming low height split gate memory cells |
| CN111048511B (zh) * | 2018-10-15 | 2022-03-01 | 无锡华润上华科技有限公司 | Flash器件及其制备方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939558A (en) * | 1985-09-27 | 1990-07-03 | Texas Instruments Incorporated | EEPROM memory cell and driving circuitry |
| US4949140A (en) * | 1987-02-02 | 1990-08-14 | Intel Corporation | EEPROM cell with integral select transistor |
| JPS63199464A (ja) * | 1987-02-16 | 1988-08-17 | Nippon Denso Co Ltd | 不揮発性半導体記憶装置 |
| JPH07101713B2 (ja) * | 1988-06-07 | 1995-11-01 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| JPH0376163A (ja) * | 1989-08-17 | 1991-04-02 | Sony Corp | 半導体不揮発性メモリ |
| JPH03245575A (ja) * | 1990-02-22 | 1991-11-01 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| JP2602575B2 (ja) * | 1990-07-06 | 1997-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US5284784A (en) * | 1991-10-02 | 1994-02-08 | National Semiconductor Corporation | Buried bit-line source-side injection flash memory cell |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5429969A (en) * | 1994-05-31 | 1995-07-04 | Motorola, Inc. | Process for forming electrically programmable read-only memory cell with a merged select/control gate |
| US5498559A (en) * | 1994-06-20 | 1996-03-12 | Motorola, Inc. | Method of making a nonvolatile memory device with five transistors |
| US5455792A (en) * | 1994-09-09 | 1995-10-03 | Yi; Yong-Wan | Flash EEPROM devices employing mid channel injection |
-
1994
- 1994-07-18 KR KR1019940017297A patent/KR0144421B1/ko not_active Expired - Fee Related
-
1995
- 1995-07-17 US US08/503,246 patent/US5614429A/en not_active Expired - Lifetime
- 1995-07-18 GB GB9514639A patent/GB2291537B/en not_active Expired - Fee Related
- 1995-07-18 DE DE19526201A patent/DE19526201C2/de not_active Expired - Fee Related
- 1995-07-18 JP JP7181556A patent/JP2758577B2/ja not_active Expired - Lifetime
- 1995-07-18 CN CN95115054A patent/CN1041666C/zh not_active Expired - Fee Related
-
1996
- 1996-12-12 US US08/764,245 patent/US5710735A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5614429A (en) | 1997-03-25 |
| CN1124409A (zh) | 1996-06-12 |
| GB9514639D0 (en) | 1995-09-13 |
| JPH08181233A (ja) | 1996-07-12 |
| DE19526201C2 (de) | 1997-09-11 |
| GB2291537B (en) | 1998-04-08 |
| DE19526201A1 (de) | 1996-02-01 |
| KR960006046A (ko) | 1996-02-23 |
| GB2291537A (en) | 1996-01-24 |
| US5710735A (en) | 1998-01-20 |
| CN1041666C (zh) | 1999-01-13 |
| KR0144421B1 (ko) | 1998-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2758577B2 (ja) | Ｅｅｐｒｏｍ及びその製造方法 | |
| KR0126235B1 (ko) | 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억 장치 및 그의 제조방법 | |
| JP3079357B2 (ja) | リセスチャンネル構造を有する半導体素子及びその製造方法 | |
| US5614747A (en) | Method for manufacturing a flash EEPROM cell | |
| US5172200A (en) | MOS memory device having a LDD structure and a visor-like insulating layer | |
| US5338952A (en) | Non-volatile memory | |
| US6445030B1 (en) | Flash memory erase speed by fluorine implant or fluorination | |
| JP2848223B2 (ja) | 不揮発性半導体記憶装置の消去方法及び製造方法 | |
| US20050218444A1 (en) | Non-volatile memory device | |
| US20040256657A1 (en) | [flash memory cell structure and method of manufacturing and operating the memory cell] | |
| JP2855518B2 (ja) | フラッシュメモリーの構造および製造方法 | |
| JPH07221209A (ja) | プログラム用の高い熱い電子注入効率のための浮遊ゲートとドレイン間にギャップを有するフラッシュｅｅｐｒｏｍセル | |
| US6291854B1 (en) | Electrically erasable and programmable read only memory device and manufacturing therefor | |
| JPH0997849A (ja) | 半導体装置 | |
| USRE37959E1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| US5457061A (en) | Method of making top floating-gate flash EEPROM structure | |
| US5814857A (en) | EEPROM flash memory cell, memory device, and process for formation thereof | |
| US5422292A (en) | Process for fabricating split gate flash EEPROM memory | |
| US6465303B1 (en) | Method of manufacturing spacer etch mask for silicon-oxide-nitride-oxide-silicon (SONOS) type nonvolatile memory | |
| JP2819975B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6008089A (en) | Method of fabricating a split gate flash memory device | |
| US6835979B1 (en) | Nonvolatle memory | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| KR100270577B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US5446298A (en) | Semiconductor memory device including a floating gate having an undoped edge portion proximate to a source portion of the memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080313 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110313 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110313 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 15 |