JP2774380B2 - 時間多重ラッチイネーブル信号を用いるデータ伝達遅延回路 - Google Patents
時間多重ラッチイネーブル信号を用いるデータ伝達遅延回路Info
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- 238000005070 sampling Methods 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明は、ディジタル位相遅延回路に関し、特にデー
タストリームを局所クロック（local clock）で同期し
かつ／または回路またはシステム間でのデータの伝送に
よる位相偏移（phase shifts）を補正すべく宛先回路
（destination circuit）に到着するデータ信号のスト
リームの位相を調整する方法及び装置に関する。
タストリームを局所クロック（local clock）で同期し
かつ／または回路またはシステム間でのデータの伝送に
よる位相偏移（phase shifts）を補正すべく宛先回路
（destination circuit）に到着するデータ信号のスト
リームの位相を調整する方法及び装置に関する。
発明の背景及び目的 多くの場合、データのストリームは、ビットストリー
ムが対象となる遅延を正確に制御することができない経
路にわたり発生源（source）から宛先まで伝送される。
可変遅延は、信号経路の長さの相違によってばかりでな
く、信号駆動における変動及び信号経路のインピダンス
における変動にもっても導入される。宛先の受信機が正
確にデータを回復するために、個々のデータビットは、
受信機でクロックによってサンプルされなければならな
い。このクロックは、送信機と同じ周波数を有すること
ができるが、しかし送信機と受信機は、同じ位相を有す
る必要がないので、データを正確に受信するという問題
を更に悪化させている。
ムが対象となる遅延を正確に制御することができない経
路にわたり発生源（source）から宛先まで伝送される。
可変遅延は、信号経路の長さの相違によってばかりでな
く、信号駆動における変動及び信号経路のインピダンス
における変動にもっても導入される。宛先の受信機が正
確にデータを回復するために、個々のデータビットは、
受信機でクロックによってサンプルされなければならな
い。このクロックは、送信機と同じ周波数を有すること
ができるが、しかし送信機と受信機は、同じ位相を有す
る必要がないので、データを正確に受信するという問題
を更に悪化させている。
米国特許第4,700,347号（特開昭62−23647号公報）に
示されているような、従来技術の位相調整回路は、入力
データ信号の多数の遅延されたバージョンを多重送信す
る。本発明の目的は、入力するデータ信号（incoming d
ata signal）が位相偏移される量に関して高い正確度を
有しかつ可能な限り少ない構成部分を有する位相偏移ま
たは遅延回路を提供することである。
示されているような、従来技術の位相調整回路は、入力
データ信号の多数の遅延されたバージョンを多重送信す
る。本発明の目的は、入力するデータ信号（incoming d
ata signal）が位相偏移される量に関して高い正確度を
有しかつ可能な限り少ない構成部分を有する位相偏移ま
たは遅延回路を提供することである。
発明の概要 概要において、本発明は、ｆの周波数を有している第
１の局所クロック信号に関するデータ信号の位相を調整
する位相調整回路である。更に、本発明では、Ｎが１よ
りも大きい正の整数である、Nfの周波数を有している第
２の局所クロック信号も提供される。第２の局所クロッ
ク信号によってクロックされた、Ｎビットシフトレジス
タは、非オーバラッピング時間間隔（non−overlapping
time intervals）の間に回転シーケンシャルオーダ（r
otating sequential order）でイネーブルされるＮ位相
信号を発生する。Ｎ位相信号の一つは、マルチプレクサ
によって選択され、かつ第２の局所クロック信号によっ
てクロックされるデータサンプリング回路に対するイネ
ーブル制御信号として用いられる。データサンプリング
回路は、サンプリングし、かつ選択された位相信号がイ
ネーブルされるときにだけデータ信号を出力して、それ
により、第１のクロック信号に関して選択された位相を
有するデータ信号を出力する。
１の局所クロック信号に関するデータ信号の位相を調整
する位相調整回路である。更に、本発明では、Ｎが１よ
りも大きい正の整数である、Nfの周波数を有している第
２の局所クロック信号も提供される。第２の局所クロッ
ク信号によってクロックされた、Ｎビットシフトレジス
タは、非オーバラッピング時間間隔（non−overlapping
time intervals）の間に回転シーケンシャルオーダ（r
otating sequential order）でイネーブルされるＮ位相
信号を発生する。Ｎ位相信号の一つは、マルチプレクサ
によって選択され、かつ第２の局所クロック信号によっ
てクロックされるデータサンプリング回路に対するイネ
ーブル制御信号として用いられる。データサンプリング
回路は、サンプリングし、かつ選択された位相信号がイ
ネーブルされるときにだけデータ信号を出力して、それ
により、第１のクロック信号に関して選択された位相を
有するデータ信号を出力する。
図面の説明 本発明の更なる目的及び特徴は、添付した図面を参照
して、以下に説明する実施例及び請求の範囲からより容
易に理解されるであろう。
して、以下に説明する実施例及び請求の範囲からより容
易に理解されるであろう。
図１は、本発明による位相調整回路のブロック図であ
る。
る。
図２は、本発明の好ましい実施例の論理回路図であ
る。
る。
図３は、図２に示す論理回路の動作を示すタイミング
図である。
図である。
図４は、データ入力信号の多重度をサンプリングする
ために用いられる位相調整回路のブロック図である。
ために用いられる位相調整回路のブロック図である。
実施例 図１は、クロック信号CLKの標準位相（nominal phas
e）からの指定位相偏移（specified phase shift）を有
する回線102上のデータ信号をサンプリングし、そして
データアウト（Data Out）回線104上にサンプリングさ
れた信号を出力する位相調整回路100を示す。位相調整
回路100は、データイン（Data In）信号がサンプリング
される周波数ｆのＮ倍である周波数Nfを有しているクロ
ック信号CLKNを（回路100に対して内部的或いは外部的
でありうる）クロック発生器106から受信から。カウン
タ110は、高周波数クロック信号CLKNから周波数ｆを有
する第２のクロック信号CLKを発生するためのＮ分割回
路（divide−by−N circuit）として用いられる 位相調整回路100の通常動作が開始できるまえに、回
線112上のリセット信号（Reset signal）がリセット信
号発生器（Reset Signal Generator）114によって発生
される。リセット信号は、位相調整回路構成部分の動作
を調整（調和:coordinate）する。
e）からの指定位相偏移（specified phase shift）を有
する回線102上のデータ信号をサンプリングし、そして
データアウト（Data Out）回線104上にサンプリングさ
れた信号を出力する位相調整回路100を示す。位相調整
回路100は、データイン（Data In）信号がサンプリング
される周波数ｆのＮ倍である周波数Nfを有しているクロ
ック信号CLKNを（回路100に対して内部的或いは外部的
でありうる）クロック発生器106から受信から。カウン
タ110は、高周波数クロック信号CLKNから周波数ｆを有
する第２のクロック信号CLKを発生するためのＮ分割回
路（divide−by−N circuit）として用いられる 位相調整回路100の通常動作が開始できるまえに、回
線112上のリセット信号（Reset signal）がリセット信
号発生器（Reset Signal Generator）114によって発生
される。リセット信号は、位相調整回路構成部分の動作
を調整（調和:coordinate）する。
Ｎビットシフトレジスタ120は、レジスタの最後のビ
ットだけが“1"の値に設定されるように、“00...01"の
データパターンを有するリセット信号によって事前ロー
ドされる。シフトレジスタ120は、高周波数クロック信
号CLKNによってクロックされ、かつＮ個の“位相信号”
をＮ個の並列出力回線q0〜qN−１上に発生する。あらゆ
る所与の時間で、Ｎ個の位相信号の一つだけが可能（イ
ネーブル）にされ、他の位相信号は不能（ディスエーブ
ル）にされる。レジスタ120のこの一つの“1"ビット
は、CLKN信号の各サイクル（周期）で一つの位置だけ偏
移され、そしてシフトレジスタの最後のビット位置に到
達した後で、サイクルを再び開始すべく最初のビット位
置へ再循環される。Ｎ個の位相信号は、それゆえに、持
続時間（duration）1/Nfの非オーバラッピング時間間隔
の間に回転シーケンシャルオーダで可能（イネーブル）
にされる。回線q0〜qN−１上の各位相信号は、CLKクロ
ック信号の特定な1/N位相を表しかつ1/Nのデューティサ
イクル（duty cycle）を有する（即ち、各位相信号は、
CLKN信号の各Ｎサイクルのちょうど一つに対してオン
（ON）である）。
ットだけが“1"の値に設定されるように、“00...01"の
データパターンを有するリセット信号によって事前ロー
ドされる。シフトレジスタ120は、高周波数クロック信
号CLKNによってクロックされ、かつＮ個の“位相信号”
をＮ個の並列出力回線q0〜qN−１上に発生する。あらゆ
る所与の時間で、Ｎ個の位相信号の一つだけが可能（イ
ネーブル）にされ、他の位相信号は不能（ディスエーブ
ル）にされる。レジスタ120のこの一つの“1"ビット
は、CLKN信号の各サイクル（周期）で一つの位置だけ偏
移され、そしてシフトレジスタの最後のビット位置に到
達した後で、サイクルを再び開始すべく最初のビット位
置へ再循環される。Ｎ個の位相信号は、それゆえに、持
続時間（duration）1/Nfの非オーバラッピング時間間隔
の間に回転シーケンシャルオーダで可能（イネーブル）
にされる。回線q0〜qN−１上の各位相信号は、CLKクロ
ック信号の特定な1/N位相を表しかつ1/Nのデューティサ
イクル（duty cycle）を有する（即ち、各位相信号は、
CLKN信号の各Ｎサイクルのちょうど一つに対してオン
（ON）である）。
外部システム、ユーザ、或いはこの発明の部分でない
回路（回路素子:circuitry）によって供給された、回線
122上の位相選択値は、レジスタ124に記憶される。位相
選択値は、回線102上のデータイン（Data In）信号がCL
K信号に関してサンプリングされる時間（または位相）
を識別する０からＮ−１の間の整数である。レジスタ12
4に記憶された位相選択値は、クロックCLKの立上りエッ
ジで再ロードされうるが、典型的には、まれに変えられ
る。
回路（回路素子:circuitry）によって供給された、回線
122上の位相選択値は、レジスタ124に記憶される。位相
選択値は、回線102上のデータイン（Data In）信号がCL
K信号に関してサンプリングされる時間（または位相）
を識別する０からＮ−１の間の整数である。レジスタ12
4に記憶された位相選択値は、クロックCLKの立上りエッ
ジで再ロードされうるが、典型的には、まれに変えられ
る。
マルチプレクサ130は、シフトレジスタ120によって生
成されたＮ個の位相選択信号の一つを選択するために、
レジスタ124から受信した、記憶された位相選択値を用
いる。即ち、マルチプレクサ130は、Ｎ個の回線q0〜qN
−１の一つを選択し、かつ選択された位相信号回線上の
信号をイネーブル回線132へ伝送する。位相選択値は、
Ｎ個の回線のどれがマルチプレクサの出力になるかを決
定する。例えば、もし位相選択値が“3"に等しいなら
ば、Ｎビットシフトレジスタ120からの回線q3上の信号
は、マルチプレクサ130の出力として通過させられる。
マルチプレクサ130の出力は、フリップフロップ140に対
する入力イネーブル信号になる。
成されたＮ個の位相選択信号の一つを選択するために、
レジスタ124から受信した、記憶された位相選択値を用
いる。即ち、マルチプレクサ130は、Ｎ個の回線q0〜qN
−１の一つを選択し、かつ選択された位相信号回線上の
信号をイネーブル回線132へ伝送する。位相選択値は、
Ｎ個の回線のどれがマルチプレクサの出力になるかを決
定する。例えば、もし位相選択値が“3"に等しいなら
ば、Ｎビットシフトレジスタ120からの回線q3上の信号
は、マルチプレクサ130の出力として通過させられる。
マルチプレクサ130の出力は、フリップフロップ140に対
する入力イネーブル信号になる。
フリップフロップ140は、回線130上のイネーブル信号
が高い（high）（“1"に等しい）ときにだけ、CLKN信号
の立上りエッジでデータイン（Data In）回線102をサン
プリングする。回線132上のイネーブル信号は、CLKN信
号の各Ｎサイクル（every N cycles）の一つだけの間で
高い（high）ので、データイン（Data In）信号は、CLK
信号の周波数ｆでサンプリングされるが、位相選択信号
によって決定されたCLK信号に関する位相を伴う。結果
として得られたデータアウトプツト（Data Output）信
号は、1/fの基本周波数を有するが、選択された位相に
よりCLK信号から位相偏移される。この出力関係は、以
下に説明する図３のタイミング図でより明らかになるで
あろう。
が高い（high）（“1"に等しい）ときにだけ、CLKN信号
の立上りエッジでデータイン（Data In）回線102をサン
プリングする。回線132上のイネーブル信号は、CLKN信
号の各Ｎサイクル（every N cycles）の一つだけの間で
高い（high）ので、データイン（Data In）信号は、CLK
信号の周波数ｆでサンプリングされるが、位相選択信号
によって決定されたCLK信号に関する位相を伴う。結果
として得られたデータアウトプツト（Data Output）信
号は、1/fの基本周波数を有するが、選択された位相に
よりCLK信号から位相偏移される。この出力関係は、以
下に説明する図３のタイミング図でより明らかになるで
あろう。
図２は、位相遅延回路100の好ましい実施例の論理回
路図である。３ビットカウンタ（３−bit Counter）110
は、CLKクロック信号を発生する８分割周波数分周器（d
ivide−by−8 frequency divider）として用いられる。
マルチプレクサ130は、デコーダ200、８つのアンド（AN
D）ゲート201〜208、及びオア（OR）ゲート209を備えて
いる。
路図である。３ビットカウンタ（３−bit Counter）110
は、CLKクロック信号を発生する８分割周波数分周器（d
ivide−by−8 frequency divider）として用いられる。
マルチプレクサ130は、デコーダ200、８つのアンド（AN
D）ゲート201〜208、及びオア（OR）ゲート209を備えて
いる。
好ましい実施例のシフトレジスタ120は、シフトレジ
スタの直列入力に接続された最後のフリップフロップの
出力を伴う８つのフリップフロップ210〜217を有する。
ここで位相信号と呼ばれる、シフトレジスタの出力を搬
送する回線は、q0〜q7とラベルを付けて分類される。シ
フトレジスタ120の長さとしての８の選定は、本発明に
おける制限として解釈されるべきでなく、これは、１以
上のあらゆる自然数であるならば十分であるということ
に注目すべきである。ある一時に、８つのフリップフロ
ップ210〜217の一つだけが“1"を記憶し、他の全てのフ
リップフロップは“0"の値を記憶する。シフトレジスタ
120は、Nfの速さ（rate）でCLKN信号によってクロック
されるので、回線q0〜q7上の位相信号は、持続時間1/Nf
の非オーバラッピング時間間隔の間に回転シーケンシャ
ルオーダで可能（イネーブル）される。
スタの直列入力に接続された最後のフリップフロップの
出力を伴う８つのフリップフロップ210〜217を有する。
ここで位相信号と呼ばれる、シフトレジスタの出力を搬
送する回線は、q0〜q7とラベルを付けて分類される。シ
フトレジスタ120の長さとしての８の選定は、本発明に
おける制限として解釈されるべきでなく、これは、１以
上のあらゆる自然数であるならば十分であるということ
に注目すべきである。ある一時に、８つのフリップフロ
ップ210〜217の一つだけが“1"を記憶し、他の全てのフ
リップフロップは“0"の値を記憶する。シフトレジスタ
120は、Nfの速さ（rate）でCLKN信号によってクロック
されるので、回線q0〜q7上の位相信号は、持続時間1/Nf
の非オーバラッピング時間間隔の間に回転シーケンシャ
ルオーダで可能（イネーブル）される。
レジスタ124に記憶された３ビット位相選択値は、マ
ルチプレクサ130のデコーダ200によって８つの２値信号
に復号される。記憶された位相選択値により、デコーダ
200は、デコーダの８つの出力回線z0〜z7の一つだけに
“1"を出力し、そして他の全ての出力回線に“0"を出力
する。その結果、ANDゲート201〜208の７つが不能（デ
ィスエーブル）にされ、一つだけが可能（イネーブル）
にされる。例えば、もし位相選択値が“011"（即ち、10
進法の“3"）に等しいならば、デコーダ200は、回線z3
に“1"を出力して、ANDゲート204だけを可能（イネーブ
ル）にさせる。一つの可能にされたANDゲートとORゲー
ト209は、対応する位相信号をデータサンプリングイネ
ーブル回線132上に通す。マルチプレクサ130の総括動作
は、シフトレジスタ出力回線q0〜q7のちょうど一つの上
の位相信号を選択しかつフリップフロップ140に対する
入力イネーブル信号としてその選択された位相信号を主
力することである。
ルチプレクサ130のデコーダ200によって８つの２値信号
に復号される。記憶された位相選択値により、デコーダ
200は、デコーダの８つの出力回線z0〜z7の一つだけに
“1"を出力し、そして他の全ての出力回線に“0"を出力
する。その結果、ANDゲート201〜208の７つが不能（デ
ィスエーブル）にされ、一つだけが可能（イネーブル）
にされる。例えば、もし位相選択値が“011"（即ち、10
進法の“3"）に等しいならば、デコーダ200は、回線z3
に“1"を出力して、ANDゲート204だけを可能（イネーブ
ル）にさせる。一つの可能にされたANDゲートとORゲー
ト209は、対応する位相信号をデータサンプリングイネ
ーブル回線132上に通す。マルチプレクサ130の総括動作
は、シフトレジスタ出力回線q0〜q7のちょうど一つの上
の位相信号を選択しかつフリップフロップ140に対する
入力イネーブル信号としてその選択された位相信号を主
力することである。
フリップフロップ140は、回線132上のイネーブル信号
が高い（“1"に等しい）ときにだけ、CLKN信号の立上り
エッジでデータイン（Data In）回線102をサンプリング
する。図３のタイミング図を参照すると、もし位相選択
値が“3"であるならば、回線q3上の位相信号は、入力イ
ネーブル信号になり、従ってデータイン（Data In）信
号が、q3位相信号の各パルスの終り近くに発生するCLKN
信号の立上りエッジでサンプリングされる。q3位相信号
は、マルチプレクサ130を通るそのパッセージによって
多少遅れ、従って次のCLKNクロックサイクルが開始する
ときにイネーブル回線132は、まだ高い（“1"に等し
い）ということに注目すべきである。
が高い（“1"に等しい）ときにだけ、CLKN信号の立上り
エッジでデータイン（Data In）回線102をサンプリング
する。図３のタイミング図を参照すると、もし位相選択
値が“3"であるならば、回線q3上の位相信号は、入力イ
ネーブル信号になり、従ってデータイン（Data In）信
号が、q3位相信号の各パルスの終り近くに発生するCLKN
信号の立上りエッジでサンプリングされる。q3位相信号
は、マルチプレクサ130を通るそのパッセージによって
多少遅れ、従って次のCLKNクロックサイクルが開始する
ときにイネーブル回線132は、まだ高い（“1"に等し
い）ということに注目すべきである。
リセット（Reset）信号は、CLK信号を位相信号に調和
すべく供給される。図３のタイミング図及び図２に示さ
れる論理回路を参照すると、負論理リセット信号（nega
tive−logic Reset signal）は、位相信号を回線q7上に
設定しかつ回線q0〜q6上の他の位相信号をリセットする
ということがわかる。リセット（Reset）信号は、３ビ
ットカウンタ110に“011"の値をロードもする。リセッ
ト（Reset）信号の終結（expiration）の後のCLKNの最
初の立上りエッジは、カウンタ110に“100"の値をカウ
ントさせ、その出力信号、CLKを高い（high）に行かせ
る。CLKN信号の同じエッジは、シフトレジスタ120にそ
のコンテント（内容）を一つの位置だけ偏移させ、回線
q0上の位相信号を可能（イネーブル）させ、かつ他の位
相信号を不能（ディスエーブル）させる。それゆえに、
リセット（Reset）信号は、CLK信号及びシフトレジスタ
120からの位相信号の状態を所定の開示状態に設定する
ように作用する。その結果、レジスタ124に記憶された
位相選択値は、下記のように、CLK信号の立上りエッジ
に関してデータサンプリング時間を規定する： データサンプル時間＝tCLK＋（位相選択値＋１）/8f ここで、tCLKは、CLK信号の立上りエッジに対応付けら
れた時間である。明らかに、違うようにデコーダ出力を
接続することにより（即ち、ANDゲート208にz0、ANDゲ
ート201にz1、ANDゲート202にz2、等）、＋１を上記タ
イミング関係式から削除することができる。
すべく供給される。図３のタイミング図及び図２に示さ
れる論理回路を参照すると、負論理リセット信号（nega
tive−logic Reset signal）は、位相信号を回線q7上に
設定しかつ回線q0〜q6上の他の位相信号をリセットする
ということがわかる。リセット（Reset）信号は、３ビ
ットカウンタ110に“011"の値をロードもする。リセッ
ト（Reset）信号の終結（expiration）の後のCLKNの最
初の立上りエッジは、カウンタ110に“100"の値をカウ
ントさせ、その出力信号、CLKを高い（high）に行かせ
る。CLKN信号の同じエッジは、シフトレジスタ120にそ
のコンテント（内容）を一つの位置だけ偏移させ、回線
q0上の位相信号を可能（イネーブル）させ、かつ他の位
相信号を不能（ディスエーブル）させる。それゆえに、
リセット（Reset）信号は、CLK信号及びシフトレジスタ
120からの位相信号の状態を所定の開示状態に設定する
ように作用する。その結果、レジスタ124に記憶された
位相選択値は、下記のように、CLK信号の立上りエッジ
に関してデータサンプリング時間を規定する： データサンプル時間＝tCLK＋（位相選択値＋１）/8f ここで、tCLKは、CLK信号の立上りエッジに対応付けら
れた時間である。明らかに、違うようにデコーダ出力を
接続することにより（即ち、ANDゲート208にz0、ANDゲ
ート201にz1、ANDゲート202にz2、等）、＋１を上記タ
イミング関係式から削除することができる。
回線q0〜q7上の位相信号を入力イネーブル信号として
用いることにより、かつこれら位相信号の選択されたも
のを、入力データをサンプリングするためのクロック信
号として用いないことによって、位相遅延回路100は、
入ってくるデータ信号が位相偏移される量に関する高い
正確性を有するということに注目すべきである。データ
がサンプリングされる正確な地点は、定義により周期的
でありかつ回路の動作のタイミングを規定するために用
いられる、回路のマスタクロック信号、CLKN、の立上り
エッジによって規定される。これは、選択された位相に
関係なく真実である。更に、多数のデータ入力信号が集
積回路の異なる地点でサンプリングされるアプリケーシ
ョンにおいて（図４参照）、サンプリング位相偏移の正
確性を犠牲にすることなしに集積回路全体にわたり位相
信号の同じセットを用いることができる。その伝送経路
（transmission path）の長さにより影響されうる、選
択された位相信号の立上りエッジのタイミングは、重要
（critical）ではない、なぜならば、入力信号がサンプ
リングされるときに、それは、制御しないからである。
CLKN信号の立上りエッジとの選択された位相信号のオー
バラップだけが、入力信号がサンプリングされる地点を
決定し、従って、入力信号がサンプリングされる（選択
された1/Nf時間スロット内の）正確な時間は、CLKN信号
だけによって制御される。
用いることにより、かつこれら位相信号の選択されたも
のを、入力データをサンプリングするためのクロック信
号として用いないことによって、位相遅延回路100は、
入ってくるデータ信号が位相偏移される量に関する高い
正確性を有するということに注目すべきである。データ
がサンプリングされる正確な地点は、定義により周期的
でありかつ回路の動作のタイミングを規定するために用
いられる、回路のマスタクロック信号、CLKN、の立上り
エッジによって規定される。これは、選択された位相に
関係なく真実である。更に、多数のデータ入力信号が集
積回路の異なる地点でサンプリングされるアプリケーシ
ョンにおいて（図４参照）、サンプリング位相偏移の正
確性を犠牲にすることなしに集積回路全体にわたり位相
信号の同じセットを用いることができる。その伝送経路
（transmission path）の長さにより影響されうる、選
択された位相信号の立上りエッジのタイミングは、重要
（critical）ではない、なぜならば、入力信号がサンプ
リングされるときに、それは、制御しないからである。
CLKN信号の立上りエッジとの選択された位相信号のオー
バラップだけが、入力信号がサンプリングされる地点を
決定し、従って、入力信号がサンプリングされる（選択
された1/Nf時間スロット内の）正確な時間は、CLKN信号
だけによって制御される。
本発明は、２〜３の特定な実施例を参照して記述され
たが、この記述は、本発明の説明のためであり、本発明
の限定と解釈されるものではない。種々の変更は、添付
した請求の範囲によって規定される本発明の真の精神及
び範囲から逸脱することなしに当業者が思い浮かぶであ
ろう。
たが、この記述は、本発明の説明のためであり、本発明
の限定と解釈されるものではない。種々の変更は、添付
した請求の範囲によって規定される本発明の真の精神及
び範囲から逸脱することなしに当業者が思い浮かぶであ
ろう。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/02 H03K 5/135
Claims (6)
- 【請求項１】データ信号の相対位相を、ｆの周波数を有
している第１の局所クロック信号に関連して、調整する
装置であって、 Ｎが１よりも大きい正の整数であり、Nfの周波数を有す
る第２の局所クロック信号を発生するクロック手段と、 前記第２の局所クロック信号によってクロックされ、存
続時間1/Nfの非オーバラッピング時間間隔の間に回転シ
ーケンシャルオーダでイネーブルされるＮ位相信号を発
生するＮビットシフトレジスタと、 前記Ｎ位相信号を受取るべく前記Ｎビットシフトレジス
タに結合されたＮ入力ポートを有し、かつ該Ｎ位相信号
の選択された一つを出力する出力ポートを有しているマ
ルチプレクサと、 前記第２の局所クロック信号によってクロックされるデ
ータサンプリング回路とを備え、 前記データサンプリング回路は、前記Ｎ位相信号の選択
された一つがイネーブルされるときにだけ前記データ信
号をサンプリングしかつ出力し、 前記データ信号は、前記第１のクロック信号に関して、
選択された位相で前記データサンプリング回路によって
出力されることを特徴とする装置。 - 【請求項２】前記マルチプレクサによって出力されるべ
き前記Ｎ位相信号の一つを選択する、該マルチプレクサ
に結合された、位相選択手段を含んでいることを特徴と
する請求項１に記載の装置。 - 【請求項３】前記データサンプリング回路は、前記Ｎ位
相信号の前記選択された一つがイネーブルされるときに
だけ前記第２の局所クロック信号の所定の遷移で前記デ
ータ信号をサンプリングするラッチであることを特徴と
する請求項１に記載の装置。 - 【請求項４】前記クロック手段は、前記第１の局所クロ
ック信号を発生する分周回路を含むことを特徴とする請
求項１に記載の装置。 - 【請求項５】ｆの周波数を有している第１の局所クロッ
ク信号に関してディジタル信号の位相を調整する方法で
あって、 Nfの周波数を有する第２の局所クロック信号を受取り； 前記第２の局所クロック信号を、Ｎが１よりも大きい正
の整数であり、それぞれが前記第１のクロック信号に関
して所定の位相を有し、持続時間1/Nfの非オーバラッピ
ング時間間隔の間に回転シーケンシャルオーダでイネー
ブルされ、それぞれが別個の対応する信号線に送信され
る、Ｎ位相信号に変換し、 持続時間1/Nfの非オーバラッピング時間間隔の一つの間
にイネーブルされる選択信号を生成するために前記Ｎ位
相信号を組合せて選択し；かつ 前記Ｎ位相信号の前記選択したものがイネーブルされた
ときにだけ前記データ信号をサンプリングし、かつ前記
データ信号のサンプルされた値を出力する段階を具備
し、 前記データ信号は、前記第１のクロック信号に関して、
選択した位相でサンプルされることを特徴とする方法。 - 【請求項６】前記変換段階は、前記第１の局所クロック
信号の所定の遷移の各発生で、前記別個の信号線の次の
ものの前記Ｎ位相信号の次のものをイネーブルすること
を含むことを特徴とする請求項５に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5520152A JP2774380B2 (ja) | 1992-05-14 | 1992-05-14 | 時間多重ラッチイネーブル信号を用いるデータ伝達遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5520152A JP2774380B2 (ja) | 1992-05-14 | 1992-05-14 | 時間多重ラッチイネーブル信号を用いるデータ伝達遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07506946A JPH07506946A (ja) | 1995-07-27 |
| JP2774380B2 true JP2774380B2 (ja) | 1998-07-09 |
Family
ID=18527605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5520152A Expired - Fee Related JP2774380B2 (ja) | 1992-05-14 | 1992-05-14 | 時間多重ラッチイネーブル信号を用いるデータ伝達遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2774380B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112713886B (zh) * | 2020-12-02 | 2023-09-15 | 海光信息技术股份有限公司 | 用于扫描寄存器复位的装置和方法 |
-
1992
- 1992-05-14 JP JP5520152A patent/JP2774380B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07506946A (ja) | 1995-07-27 |
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