JP2804863B2 - 高効率ｄｒａｍ冗長回路 - Google Patents
高効率ｄｒａｍ冗長回路Info
- Publication number
- JP2804863B2 JP2804863B2 JP4123350A JP12335092A JP2804863B2 JP 2804863 B2 JP2804863 B2 JP 2804863B2 JP 4123350 A JP4123350 A JP 4123350A JP 12335092 A JP12335092 A JP 12335092A JP 2804863 B2 JP2804863 B2 JP 2804863B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- redundant
- word lines
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 40
- 230000006870 function Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 9
- 230000007547 defect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000002950 deficient Effects 0.000 description 4
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000010572 single replacement reaction Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は集積回路の分野に関す。
さらに詳細にいえば、本発明はメモリの分野に関す。
さらに詳細にいえば、本発明はメモリの分野に関す。
【０００２】
【従来の技術】印刷機、複写機、電子記憶装置（メモ
リ）、高品位テレビジョン、増強品位テレビジョン、お
よび電子記憶装置を必要とする計算機装置（例えば、計
算器、および、パーソナル・コンピュータ、ミニコンピ
ュータおよびマイクロコンピュータを包含するコンピュ
ータ）のような電子装置および電子装置組織体は、多く
の場合、集積回路チップ上にデータ記憶装置を備える。
多くの応用において、これらの装置はしばしば大量の記
憶空間を必要とするから、これらの記憶装置はメモリ、
例えば、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）の中に組み入れられる。時として、メモリ
・セルは欠陥を有する、または欠陥を付随する。したが
って、欠陥メモリまたはメモリに付随する欠陥を、通
常、冗長メモリと呼ばれるまた別のメモリ・セルからの
メモリで置き換えることが必要である。いったん欠陥メ
モリが検出されると、このメモリに対応するアドレスが
示され、そしてこのメモリが使用される前に、冗長メモ
リ・セルを実施するための機構体がイネーブルにされ
る。冗長メモリ・セルを実行するためのこの機構体は、
通常、溶断ヒューズの形式で組織体の中に組み入れられ
る。冗長メモリを使用するための要請を示す信号を発生
する方式、または欠陥メモリの行アドレスの整合に対す
る要請を示す信号を発生する方式、は極めて重要であ
る。この冗長方式はダイナミック・ランダム・アクセス
・メモリの重要な部分を占める。この方式はまた前記装
置および組織体の重要な部分であり、この方式が用いら
れているこれらのまたは別の装置および組織体に大きな
有用性を与える。
リ）、高品位テレビジョン、増強品位テレビジョン、お
よび電子記憶装置を必要とする計算機装置（例えば、計
算器、および、パーソナル・コンピュータ、ミニコンピ
ュータおよびマイクロコンピュータを包含するコンピュ
ータ）のような電子装置および電子装置組織体は、多く
の場合、集積回路チップ上にデータ記憶装置を備える。
多くの応用において、これらの装置はしばしば大量の記
憶空間を必要とするから、これらの記憶装置はメモリ、
例えば、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）の中に組み入れられる。時として、メモリ
・セルは欠陥を有する、または欠陥を付随する。したが
って、欠陥メモリまたはメモリに付随する欠陥を、通
常、冗長メモリと呼ばれるまた別のメモリ・セルからの
メモリで置き換えることが必要である。いったん欠陥メ
モリが検出されると、このメモリに対応するアドレスが
示され、そしてこのメモリが使用される前に、冗長メモ
リ・セルを実施するための機構体がイネーブルにされ
る。冗長メモリ・セルを実行するためのこの機構体は、
通常、溶断ヒューズの形式で組織体の中に組み入れられ
る。冗長メモリを使用するための要請を示す信号を発生
する方式、または欠陥メモリの行アドレスの整合に対す
る要請を示す信号を発生する方式、は極めて重要であ
る。この冗長方式はダイナミック・ランダム・アクセス
・メモリの重要な部分を占める。この方式はまた前記装
置および組織体の重要な部分であり、この方式が用いら
れているこれらのまたは別の装置および組織体に大きな
有用性を与える。
【０００３】図１ａは、先行技術の冗長方式の概要図で
ある。Ｎチャンネル・トランジスタ２は、ヒューズ１４
を通して、Ｐチャンネル・トランジスタ４に接続され
る。トランジスタ４および２のゲートは、図に示されて
いるように、回路を付勢する端子に接続される。トラン
ジスタ４のドレインは、反転器１０とＰチャンネル・ト
ランジスタ６のドレインに接続される。Ｐチャンネル・
トランジスタ６のドレインはまた、Ｎチャンネル・トラ
ンジスタ８のゲートに接続される。反転器１０の出力
は、Ｎチャンネル・トランジスタ１２のゲートに接続さ
れる。アドレス・ビットおよびその補数、ＡN およびＡ
N 、からの信号は、それぞれ、付随するトランジスタ８
および１２のそれぞれの端子に入力される。Ｎはゼロか
らＮまでの整数を表す。図１ａに示されたような回路
は、アドレス・ビットおよびその補数を有するアドレス
・ビットのおのおのの組に対して存在する。図１ａの回
路のおのおのは、アドレス・ビットＡN およびＡN の入
力からアドレス因子ＲN を生ずる。通常のメモリ・セル
のところに冗長メモリ・セルを用いることに関連して、
アドレス・ビットＡN が論理高レベルにある時、ヒュー
ズ１４が溶断する。したがって、トランジスタ８のゲー
トおよび反転器１０に高レベル信号が入力され、その結
果、トランジスタ８がオンになり、およびトランジスタ
１２がオフになる。トランジスタ６を通してのフィード
バックが、この論理高レベル信号を保持するのに役立つ
ことに注目されたい。または、もしアドレス・ビットＡ
N が論理低レベルにあるならば、ヒューズ１４は溶断し
ないであろう。その結果、トランジスタ８がオフにな
り、およびトランジスタ１２がオンになる。
ある。Ｎチャンネル・トランジスタ２は、ヒューズ１４
を通して、Ｐチャンネル・トランジスタ４に接続され
る。トランジスタ４および２のゲートは、図に示されて
いるように、回路を付勢する端子に接続される。トラン
ジスタ４のドレインは、反転器１０とＰチャンネル・ト
ランジスタ６のドレインに接続される。Ｐチャンネル・
トランジスタ６のドレインはまた、Ｎチャンネル・トラ
ンジスタ８のゲートに接続される。反転器１０の出力
は、Ｎチャンネル・トランジスタ１２のゲートに接続さ
れる。アドレス・ビットおよびその補数、ＡN およびＡ
N 、からの信号は、それぞれ、付随するトランジスタ８
および１２のそれぞれの端子に入力される。Ｎはゼロか
らＮまでの整数を表す。図１ａに示されたような回路
は、アドレス・ビットおよびその補数を有するアドレス
・ビットのおのおのの組に対して存在する。図１ａの回
路のおのおのは、アドレス・ビットＡN およびＡN の入
力からアドレス因子ＲN を生ずる。通常のメモリ・セル
のところに冗長メモリ・セルを用いることに関連して、
アドレス・ビットＡN が論理高レベルにある時、ヒュー
ズ１４が溶断する。したがって、トランジスタ８のゲー
トおよび反転器１０に高レベル信号が入力され、その結
果、トランジスタ８がオンになり、およびトランジスタ
１２がオフになる。トランジスタ６を通してのフィード
バックが、この論理高レベル信号を保持するのに役立つ
ことに注目されたい。または、もしアドレス・ビットＡ
N が論理低レベルにあるならば、ヒューズ１４は溶断し
ないであろう。その結果、トランジスタ８がオフにな
り、およびトランジスタ１２がオンになる。
【０００４】図１ｂは、図１ａに示されたタイプの複数
個の回路からのアドレス因子を処理する回路の概要図で
ある。アドレス因子のおのおのは、１６で示された複数
個のトランジスタのおのおののゲートに入力される。ア
ドレス整合が起こって、冗長メモリによって置き換えを
必要とするメモリが呼び出される時、ＮＡＮＤゲート１
８に接続された複数個のトランジスタ１６のゲートのお
のおのは論理低レベルにあり、その結果、ＮＡＮＤゲー
ト１８に論理高レベル信号が入力される。したがって、
ＮＡＮＤゲート１８への論理高レベル・イネーブル信号
の持続期間中、ＮＡＮＤゲート１８は反転器２０に論理
低レベル信号を出力する。反転器２０は、現在のアドレ
スに対する冗長メモリ・セル・ワード線路をイネーブル
にする論理高レベル信号を出力する。図１ｂによって実
施される冗長装置によって、一度に１個のメモリ・セル
・ワード線路だけが置き換えられる。残念ながら、この
ような単一置き換え装置は、メモリ速度に対する現在の
要請には適合しない。
個の回路からのアドレス因子を処理する回路の概要図で
ある。アドレス因子のおのおのは、１６で示された複数
個のトランジスタのおのおののゲートに入力される。ア
ドレス整合が起こって、冗長メモリによって置き換えを
必要とするメモリが呼び出される時、ＮＡＮＤゲート１
８に接続された複数個のトランジスタ１６のゲートのお
のおのは論理低レベルにあり、その結果、ＮＡＮＤゲー
ト１８に論理高レベル信号が入力される。したがって、
ＮＡＮＤゲート１８への論理高レベル・イネーブル信号
の持続期間中、ＮＡＮＤゲート１８は反転器２０に論理
低レベル信号を出力する。反転器２０は、現在のアドレ
スに対する冗長メモリ・セル・ワード線路をイネーブル
にする論理高レベル信号を出力する。図１ｂによって実
施される冗長装置によって、一度に１個のメモリ・セル
・ワード線路だけが置き換えられる。残念ながら、この
ような単一置き換え装置は、メモリ速度に対する現在の
要請には適合しない。
【０００５】図１ｃは、通常のメモリ・セル・ワード線
路を冗長メモリ・セル・ワード線路で多重置き換えする
ことが可能である、先行技術の冗長方式の概要図であ
る。図１ｃの回路は、図１ｂの回路に似ているが、しか
し重要な相違点があり、それはアドレス因子Ｒ0 （アド
レス・ビットＡo およびＡo により生ずるアドレス因
子）がトランジスタ１６への入力に対して使用されない
ことである。したがって、アドレスの最小桁のビットが
アドレス因子として寄与しないから、この回路により、
アドレス整合の期間中、２個のメモリ・セル・ワード線
路の使用を２個の冗長メモリ・セル・ワード線路で置き
換えることができる。アドレス整合の期間中、ＮＡＮＤ
ゲート１８への論理高レベル・イネーブル信号がある
時、ＮＡＮＤゲート１８は反転器２０に論理低レベル信
号を出力する。ＮＡＮＤゲート１８および反転器２０が
一緒になって、ＡＮＤゲートを実行する。次に、反転器
２０は論理高レベル信号を出力する。Ａ0 またはＡ0 の
いずれが論理高レベルであるかにより、反転器２０の出
力におのおのが接続されたＮＡＮＤゲート２２または２
４の出力は、反転器２６または２８の入力に論理低レベ
ルを伝送するであろう。このことにより、冗長ワード線
路ＲＷＬ０またはＲＷＬ１のいずれかに論理高レベル信
号が得られるであろう。冗長ワード線路の論理高レベル
信号により、このワード線路に接続されたゲートで冗長
メモリ・セルの使用が可能になる。前記多重置き換え装
置により、一定のワード線路とワード線路との短絡によ
って生ずるような、一定の欠陥ワード線路の多重置き換
えが常に可能であるわけではないことを断っておく。ア
ドレス因子Ｒ0 はこの多重置き換え方式では用いられな
いから、アドレスＡ0 およびＡ0 は、アドレス整合の期
間中、論理ゼロまたは論理１の任意の状態を取ることが
できる。したがって、最後のアドレス・ビットを通過す
るすべてのアドレス・ビットが整合を要請しているアド
レスと同じであるように、アドレス整合の期間中、正規
ワード線路が冗長メモリ線路によって一度に２個置き換
えられる。したがって、もしＡ、Ｂ、Ｃ、およびＤが隣
接するワード線路の間でのワード線路とワード線路との
短絡を表すならば、短絡ＡおよびＢは前記多重置き換え
方式により訂正することができるけれども、短絡Ｂおよ
びＤはこの多重置き換え方式により訂正することができ
ないことが容易に分かる。この問題点はさらに下記の表
によって示される。
路を冗長メモリ・セル・ワード線路で多重置き換えする
ことが可能である、先行技術の冗長方式の概要図であ
る。図１ｃの回路は、図１ｂの回路に似ているが、しか
し重要な相違点があり、それはアドレス因子Ｒ0 （アド
レス・ビットＡo およびＡo により生ずるアドレス因
子）がトランジスタ１６への入力に対して使用されない
ことである。したがって、アドレスの最小桁のビットが
アドレス因子として寄与しないから、この回路により、
アドレス整合の期間中、２個のメモリ・セル・ワード線
路の使用を２個の冗長メモリ・セル・ワード線路で置き
換えることができる。アドレス整合の期間中、ＮＡＮＤ
ゲート１８への論理高レベル・イネーブル信号がある
時、ＮＡＮＤゲート１８は反転器２０に論理低レベル信
号を出力する。ＮＡＮＤゲート１８および反転器２０が
一緒になって、ＡＮＤゲートを実行する。次に、反転器
２０は論理高レベル信号を出力する。Ａ0 またはＡ0 の
いずれが論理高レベルであるかにより、反転器２０の出
力におのおのが接続されたＮＡＮＤゲート２２または２
４の出力は、反転器２６または２８の入力に論理低レベ
ルを伝送するであろう。このことにより、冗長ワード線
路ＲＷＬ０またはＲＷＬ１のいずれかに論理高レベル信
号が得られるであろう。冗長ワード線路の論理高レベル
信号により、このワード線路に接続されたゲートで冗長
メモリ・セルの使用が可能になる。前記多重置き換え装
置により、一定のワード線路とワード線路との短絡によ
って生ずるような、一定の欠陥ワード線路の多重置き換
えが常に可能であるわけではないことを断っておく。ア
ドレス因子Ｒ0 はこの多重置き換え方式では用いられな
いから、アドレスＡ0 およびＡ0 は、アドレス整合の期
間中、論理ゼロまたは論理１の任意の状態を取ることが
できる。したがって、最後のアドレス・ビットを通過す
るすべてのアドレス・ビットが整合を要請しているアド
レスと同じであるように、アドレス整合の期間中、正規
ワード線路が冗長メモリ線路によって一度に２個置き換
えられる。したがって、もしＡ、Ｂ、Ｃ、およびＤが隣
接するワード線路の間でのワード線路とワード線路との
短絡を表すならば、短絡ＡおよびＢは前記多重置き換え
方式により訂正することができるけれども、短絡Ｂおよ
びＤはこの多重置き換え方式により訂正することができ
ないことが容易に分かる。この問題点はさらに下記の表
によって示される。
【０００６】
【表１】
【０００７】冗長メモリ使用のために行アドレス整合を
必要とする与えられたアドレスに対し、アドレス０００
および００１はこの方式に対し区別がつかない。アドレ
ス０１０および０１１の場合にもそうである。アドレス
００１および０１０は異なるＡ1 ビットを有する。しだ
かって、ワード線路アドレス００１および０１０に対応
するワード線路を同時に置き換えることは不可能であ
る。それは、アドレス・ビットの整合がアドレス・ビッ
トＡ1 のところで起こっていないからである。先行技術
の多重置き換え方式は、アドレス・ビットＡ0 のみなら
ずアドレス・ビットＡ1 をも無視するようにヒューズを
溶断することによって、この同時多重置き換えの問題点
を解決した。この結果、一度に２個のワード線路の置き
換えよりは、一度に４個のワード線路の置き換えを行
う。この方式をさらに拡張するならばアドレス・ビット
Ａ2 が問題点を提供している場合、この方式は一度に８
個のワード線路の置き換えを行う。残念ながら、すぐに
分かるように、このような解決法は冗長ワード線路資源
を常に最良に割り当てるわけではない。下記方式は、前
記多重置き換えの問題点に対しより効率的な解決法を提
供する。
必要とする与えられたアドレスに対し、アドレス０００
および００１はこの方式に対し区別がつかない。アドレ
ス０１０および０１１の場合にもそうである。アドレス
００１および０１０は異なるＡ1 ビットを有する。しだ
かって、ワード線路アドレス００１および０１０に対応
するワード線路を同時に置き換えることは不可能であ
る。それは、アドレス・ビットの整合がアドレス・ビッ
トＡ1 のところで起こっていないからである。先行技術
の多重置き換え方式は、アドレス・ビットＡ0 のみなら
ずアドレス・ビットＡ1 をも無視するようにヒューズを
溶断することによって、この同時多重置き換えの問題点
を解決した。この結果、一度に２個のワード線路の置き
換えよりは、一度に４個のワード線路の置き換えを行
う。この方式をさらに拡張するならばアドレス・ビット
Ａ2 が問題点を提供している場合、この方式は一度に８
個のワード線路の置き換えを行う。残念ながら、すぐに
分かるように、このような解決法は冗長ワード線路資源
を常に最良に割り当てるわけではない。下記方式は、前
記多重置き換えの問題点に対しより効率的な解決法を提
供する。
【０００８】
【実施例】本発明のＤＲＡＭ冗長ワード回路により、正
規ワード線路を置き換えて冗長ワード線路を選定する際
に、大幅な利点が得られる。ワード線路とワード線路と
の間で短絡が存在している２個のワード線路の非整合ア
ドレスのある種の論理機能を、この回路が利用する。例
えば、この論理機能は、ワード線路とワード線路との間
で短絡が存在している２個のワード線路の非整合アドレ
スの排他的ＯＲ、または排他的ＯＲのある種の機能（す
なわち、排他的ＮＯＲ）を有することができる。
規ワード線路を置き換えて冗長ワード線路を選定する際
に、大幅な利点が得られる。ワード線路とワード線路と
の間で短絡が存在している２個のワード線路の非整合ア
ドレスのある種の論理機能を、この回路が利用する。例
えば、この論理機能は、ワード線路とワード線路との間
で短絡が存在している２個のワード線路の非整合アドレ
スの排他的ＯＲ、または排他的ＯＲのある種の機能（す
なわち、排他的ＮＯＲ）を有することができる。
【０００９】冗長ワード線路を復号化するさいに一定の
アドレス因子ＲN が無視される、アドレスの中のアドレ
ス・ビットの必要な排他的ＯＲを、下記の表が示してい
る。例えば、Ｒo が無視される場合、Ａ0 およびＡ1 が
一緒に排他的ＯＲ処理され、そして図２のＢおよびＤに
示されたタイプのワード線路とワード線路との短絡を訂
正するために、復号化回路に入力を生ずる。Ｒ0 および
Ｒ1 が無視される場合、Ａ1 およびＡ2 が一緒に排他的
ＯＲ処理され、そしてワード線路とワード線路との短絡
を訂正するために、復号化回路に入力を生ずる。その
際、冗長ワード線路で一度に４個だけ起こる置き換え
は、前記で考察した種類の先行技術の方式では可能では
ない。例えば、先行技術の方式では、４個の通常のワー
ド線路だけが４個の冗長ワード線路で置き換えられるよ
うに、アドレス００１１および０１００に対しワード線
路とワード線路との短絡を訂正することはできない。
（もしアドレス因子Ｒ0 およびＲ1 が復号化方式に用い
られないならば、４個の通常のワード線路の４個の冗長
ワード線路での多重置き換えが起こることに注意された
い。）この種の欠陥を訂正するために、先行技術の方式
は一度に８個のワード線路の置き換えを必要とするであ
ろう。それは、アドレス・ビット整合はアドレス・ビッ
トＡ2 で可能でないからである。Ｒ0 、Ｒ1 およびＲ2
が無視される場合、Ａ2 およびＡ3 が一緒に排他的ＯＲ
処理され、そしてワード線路とワード線路との短絡を訂
正するために、復号化回路に入力を生ずる。その際、冗
長ワード線路でもって一度に８個だけ起こる置き換え
は、前記で考察した種類の先行技術の方式では可能では
ない。例えば、先行技術の方式では、８個の通常のワー
ド線路だけが８個の冗長ワード線路で置き換えられるよ
うに、アドレス０１１１および１０００に対しワード線
路とワード線路との短絡を訂正することはできない。
（もしアドレス因子Ｒ0 、Ｒ1 およびＲ2 が復号化方式
に用いられないならば、８個の通常のワード線路の８個
の冗長ワード線路での多重置き換えが起こることに注意
されたい。）この種の欠陥を訂正するために、先行技術
の方式は一度に１６個のワード線路の置き換えを必要と
するであろう。それはアドレス・ビットＡ3 に整合させ
ることが可能でないからである。前記方式は、より多数
個のビットに容易に拡張される。
アドレス因子ＲN が無視される、アドレスの中のアドレ
ス・ビットの必要な排他的ＯＲを、下記の表が示してい
る。例えば、Ｒo が無視される場合、Ａ0 およびＡ1 が
一緒に排他的ＯＲ処理され、そして図２のＢおよびＤに
示されたタイプのワード線路とワード線路との短絡を訂
正するために、復号化回路に入力を生ずる。Ｒ0 および
Ｒ1 が無視される場合、Ａ1 およびＡ2 が一緒に排他的
ＯＲ処理され、そしてワード線路とワード線路との短絡
を訂正するために、復号化回路に入力を生ずる。その
際、冗長ワード線路で一度に４個だけ起こる置き換え
は、前記で考察した種類の先行技術の方式では可能では
ない。例えば、先行技術の方式では、４個の通常のワー
ド線路だけが４個の冗長ワード線路で置き換えられるよ
うに、アドレス００１１および０１００に対しワード線
路とワード線路との短絡を訂正することはできない。
（もしアドレス因子Ｒ0 およびＲ1 が復号化方式に用い
られないならば、４個の通常のワード線路の４個の冗長
ワード線路での多重置き換えが起こることに注意された
い。）この種の欠陥を訂正するために、先行技術の方式
は一度に８個のワード線路の置き換えを必要とするであ
ろう。それは、アドレス・ビット整合はアドレス・ビッ
トＡ2 で可能でないからである。Ｒ0 、Ｒ1 およびＲ2
が無視される場合、Ａ2 およびＡ3 が一緒に排他的ＯＲ
処理され、そしてワード線路とワード線路との短絡を訂
正するために、復号化回路に入力を生ずる。その際、冗
長ワード線路でもって一度に８個だけ起こる置き換え
は、前記で考察した種類の先行技術の方式では可能では
ない。例えば、先行技術の方式では、８個の通常のワー
ド線路だけが８個の冗長ワード線路で置き換えられるよ
うに、アドレス０１１１および１０００に対しワード線
路とワード線路との短絡を訂正することはできない。
（もしアドレス因子Ｒ0 、Ｒ1 およびＲ2 が復号化方式
に用いられないならば、８個の通常のワード線路の８個
の冗長ワード線路での多重置き換えが起こることに注意
されたい。）この種の欠陥を訂正するために、先行技術
の方式は一度に１６個のワード線路の置き換えを必要と
するであろう。それはアドレス・ビットＡ3 に整合させ
ることが可能でないからである。前記方式は、より多数
個のビットに容易に拡張される。
【００１０】
【表２】
【００１１】図３は、アドレス因子Ｒ0 が無視される場
合に応用される時、本発明の多重置き換え方式を実施す
るための回路の好ましい実施例の概要図である。この回
路は、図１ｃに示されたいくつかの素子を有する。アド
レス・ビットＡ0 およびＡ1は、排他的ＮＯＲゲート３
０によって、一緒に排他的ＮＯＲ処理される。この論理
は、ゲート３０の出力を反転器３２を通して処理するこ
とにより、排他的ＯＲに変換される。反転器３２の出力
は、Ｎチャンネル・トランジスタ３４のゲートに接続さ
れる。トランジスタ３４は、Ｎチャンネル・トランジス
タ３６を通って、ＮＡＮＤゲート１８の入力に接続され
る。Ｎチャンネル・トランジスタ３６のゲートは、Ｎチ
ャンネル・トランジスタ３８のゲートと、反転器４０の
出力とに接続される。Ｎチャンネル・トランジスタ４２
のゲートは、ヒューズＦと反転器４０の入力と、トラン
ジスタ３８のドレインとに接続される。トランジスタ４
４のゲートは、アドレス因子Ｒ1 からの信号を受け取
る。
合に応用される時、本発明の多重置き換え方式を実施す
るための回路の好ましい実施例の概要図である。この回
路は、図１ｃに示されたいくつかの素子を有する。アド
レス・ビットＡ0 およびＡ1は、排他的ＮＯＲゲート３
０によって、一緒に排他的ＮＯＲ処理される。この論理
は、ゲート３０の出力を反転器３２を通して処理するこ
とにより、排他的ＯＲに変換される。反転器３２の出力
は、Ｎチャンネル・トランジスタ３４のゲートに接続さ
れる。トランジスタ３４は、Ｎチャンネル・トランジス
タ３６を通って、ＮＡＮＤゲート１８の入力に接続され
る。Ｎチャンネル・トランジスタ３６のゲートは、Ｎチ
ャンネル・トランジスタ３８のゲートと、反転器４０の
出力とに接続される。Ｎチャンネル・トランジスタ４２
のゲートは、ヒューズＦと反転器４０の入力と、トラン
ジスタ３８のドレインとに接続される。トランジスタ４
４のゲートは、アドレス因子Ｒ1 からの信号を受け取
る。
【００１２】図３の回路の動作を、図３および図４に基
づいて説明しよう。図４は図２に示されたのと同様な図
であるが、ただし異なる点は、欠陥Ｂが示されている２
個の冗長ワード線路よりははるかに多数個の冗長ワード
線路の利用に頼ることなく、訂正可能であることであ
る。
づいて説明しよう。図４は図２に示されたのと同様な図
であるが、ただし異なる点は、欠陥Ｂが示されている２
個の冗長ワード線路よりははるかに多数個の冗長ワード
線路の利用に頼ることなく、訂正可能であることであ
る。
【００１３】（冗長置き換えの必要を示す）アドレス整
合が起こる場合、そしてタイプＡワード線路またはタイ
プＣワード線路とワード線路との短絡が存在する場合、
ヒューズＦは損なわれないままである。アドレス因子Ｒ
1 〜ＲN の全部が、アドレス因子信号を受信するトラン
ジスタのゲートに論理低レベル信号として現れる。反転
器４０はヒューズＦを通して電源電圧Ｖddに接続される
から、反転器４０は、トランジスタ３６および３８のゲ
ートに、論理低レベル信号を出力する。この結果、トラ
ンジスタ３６および３８はオフになる。したがって、ア
ドレス・ビットＡ0 およびＡ1 について実行される排他
的ＯＲ論理処理は、ＮＡＮＤゲート１８の入力から分離
される。トランジスタ４２のゲートは論理高レベル信号
を受け取り、トランジスタ４４をＮＡＮＤゲート１８に
接続することが可能になる。したがって、タイプＡ欠陥
およびタイプＣ欠陥は、冗長ワード線路ＲＷＬ０および
ＲＷＬ１をイネーブルにすることによって、訂正され
る。
合が起こる場合、そしてタイプＡワード線路またはタイ
プＣワード線路とワード線路との短絡が存在する場合、
ヒューズＦは損なわれないままである。アドレス因子Ｒ
1 〜ＲN の全部が、アドレス因子信号を受信するトラン
ジスタのゲートに論理低レベル信号として現れる。反転
器４０はヒューズＦを通して電源電圧Ｖddに接続される
から、反転器４０は、トランジスタ３６および３８のゲ
ートに、論理低レベル信号を出力する。この結果、トラ
ンジスタ３６および３８はオフになる。したがって、ア
ドレス・ビットＡ0 およびＡ1 について実行される排他
的ＯＲ論理処理は、ＮＡＮＤゲート１８の入力から分離
される。トランジスタ４２のゲートは論理高レベル信号
を受け取り、トランジスタ４４をＮＡＮＤゲート１８に
接続することが可能になる。したがって、タイプＡ欠陥
およびタイプＣ欠陥は、冗長ワード線路ＲＷＬ０および
ＲＷＬ１をイネーブルにすることによって、訂正され
る。
【００１４】アドレス整合が起こる場合、そしてタイプ
Ｂ欠陥が存在する場合、ヒューズＦは溶断する。アドレ
ス因子Ｒ2 〜ＲN は、トランジスタ１６のゲートに対す
る論理低レベル信号によって表される。トランジスタ４
２は、ヒューズＦを通しての電源電圧Ｖddからの接続を
断たれることにより、および反転器４０からの論理高レ
ベル信号を受け取るトランジスタ３８がオンになること
による電圧のプル・ダウンにより、遮断される。この
時、アドレス因子Ｒ1 はもはや冗長ワード線路の復号化
に寄与しない。さらにトランジスタ３６が反転器４０に
よってオンになり、そしてゲート３０の排他的ＯＲ論理
回路と反転器３２が、トランジスタ３６を通して、ＮＡ
ＮＤゲート１８に接続される。けれども、アドレス整合
の場合、反転器３２はトランジスタ３４のゲートに論理
低レベル信号を出力する。したがって、ＮＡＮＤゲート
１８入力接続は論理高レベルのままであり、それによ
り、ＮＡＮＤゲート１８への論理高レベル・イネーブル
信号の接続で、冗長ワード線路の選定が可能である。
Ｂ欠陥が存在する場合、ヒューズＦは溶断する。アドレ
ス因子Ｒ2 〜ＲN は、トランジスタ１６のゲートに対す
る論理低レベル信号によって表される。トランジスタ４
２は、ヒューズＦを通しての電源電圧Ｖddからの接続を
断たれることにより、および反転器４０からの論理高レ
ベル信号を受け取るトランジスタ３８がオンになること
による電圧のプル・ダウンにより、遮断される。この
時、アドレス因子Ｒ1 はもはや冗長ワード線路の復号化
に寄与しない。さらにトランジスタ３６が反転器４０に
よってオンになり、そしてゲート３０の排他的ＯＲ論理
回路と反転器３２が、トランジスタ３６を通して、ＮＡ
ＮＤゲート１８に接続される。けれども、アドレス整合
の場合、反転器３２はトランジスタ３４のゲートに論理
低レベル信号を出力する。したがって、ＮＡＮＤゲート
１８入力接続は論理高レベルのままであり、それによ
り、ＮＡＮＤゲート１８への論理高レベル・イネーブル
信号の接続で、冗長ワード線路の選定が可能である。
【００１５】欠陥が示されない場合、ヒューズＦは損な
われないままであり、そしてアドレス因子Ｒ1 〜ＲN の
少なくとも１つは論理高レベルにあり、したがって、反
転器１８の入力は論理低レベルにプル・ダウンされる。
このことにより、冗長ワード線路の作動が防止される。
われないままであり、そしてアドレス因子Ｒ1 〜ＲN の
少なくとも１つは論理高レベルにあり、したがって、反
転器１８の入力は論理低レベルにプル・ダウンされる。
このことにより、冗長ワード線路の作動が防止される。
【００１６】本発明がその好ましい実施例について詳細
に説明されたけれども、この説明は単に例示のためであ
り、本発明がそれに限定されることを意味するものでは
ない。本発明に基づいて、本発明の実施例の細部を種々
に変更すること、および本発明のまた別の実施例を考案
することは、当業者にとって容易にできるであろう。例
えばビット線路の欠陥を訂正するためのビット線路冗長
を得るように、この方式を例えばメモリ・コラムに応用
することができる。さらに、本発明はＤＲＡＭについて
説明されたけれども、読み出し専用メモリおよびスタテ
ィック・ランダム・アクセス・メモリを包含する、任意
のメモリに対する冗長方式として用いることができる。
本発明の方式を実施するために示された回路において、
Ｐチャンネル・トランジスタ、Ｎチャンネル・トランジ
スタ、およびバイポーラ・トランジスタ（Ｎ形またはＰ
形）を全体的に相互に置き換えることができることを断
っておく、開示されたヒューズは、電気的に溶断するヒ
ューズであることができると共に、レーザ溶断ヒューズ
であることもできる。このような変更実施例およびまた
別の実施例は本発明の範囲内に包含されるものである。
に説明されたけれども、この説明は単に例示のためであ
り、本発明がそれに限定されることを意味するものでは
ない。本発明に基づいて、本発明の実施例の細部を種々
に変更すること、および本発明のまた別の実施例を考案
することは、当業者にとって容易にできるであろう。例
えばビット線路の欠陥を訂正するためのビット線路冗長
を得るように、この方式を例えばメモリ・コラムに応用
することができる。さらに、本発明はＤＲＡＭについて
説明されたけれども、読み出し専用メモリおよびスタテ
ィック・ランダム・アクセス・メモリを包含する、任意
のメモリに対する冗長方式として用いることができる。
本発明の方式を実施するために示された回路において、
Ｐチャンネル・トランジスタ、Ｎチャンネル・トランジ
スタ、およびバイポーラ・トランジスタ（Ｎ形またはＰ
形）を全体的に相互に置き換えることができることを断
っておく、開示されたヒューズは、電気的に溶断するヒ
ューズであることができると共に、レーザ溶断ヒューズ
であることもできる。このような変更実施例およびまた
別の実施例は本発明の範囲内に包含されるものである。
【００１７】以上の説明に関して更に以下の項を開示す
る。 (1) ＮＡＮＤゲートと、前記ＮＡＮＤゲートの入力に
接続され、かつ、それらのおのおのの制御端子がアドレ
ス因子を受け取る、複数個のトランジスタと、選定され
た論理機能を実行するために複数個のアドレス・ビット
で動作することができる論理機能回路と、前記論理機能
回路に接続され、かつ、前記論理機能回路を選定された
前記ＮＡＮＤゲート入力に接続するように動作すること
ができるスイッチと、を有するメモリ冗長方式。
る。 (1) ＮＡＮＤゲートと、前記ＮＡＮＤゲートの入力に
接続され、かつ、それらのおのおのの制御端子がアドレ
ス因子を受け取る、複数個のトランジスタと、選定され
た論理機能を実行するために複数個のアドレス・ビット
で動作することができる論理機能回路と、前記論理機能
回路に接続され、かつ、前記論理機能回路を選定された
前記ＮＡＮＤゲート入力に接続するように動作すること
ができるスイッチと、を有するメモリ冗長方式。
【００１８】(2) 第１項において、前記論理機能回路
が排他的ＯＲ機能である論理を実行するように動作する
ことができる、メモリ冗長方式。
が排他的ＯＲ機能である論理を実行するように動作する
ことができる、メモリ冗長方式。
【００１９】(3) 第１項記載のメモリ冗長方式を実施
するための回路を有する、電子装置。
するための回路を有する、電子装置。
【００２０】(4) 第３項記載の電子装置において、メ
モリ、計算器、パーソナル・コンピュータ、ミニコンピ
ュータ、およびマイクロコンピュータを有する群から選
定される、電子装置。
モリ、計算器、パーソナル・コンピュータ、ミニコンピ
ュータ、およびマイクロコンピュータを有する群から選
定される、電子装置。
【００２１】(5) 第１項記載のメモリ冗長方式を実施
するための回路を有する、電子装置組織体。
するための回路を有する、電子装置組織体。
【００２２】(6) 第５項記載の電子装置組織体におい
て、増強品位テレビジョンおよび高品位テレビジョンを
包含する群から選定されたテレビジョン組織体を有す
る、電子装置組織体。
て、増強品位テレビジョンおよび高品位テレビジョンを
包含する群から選定されたテレビジョン組織体を有す
る、電子装置組織体。
【００２３】(7) 選定されたアドレス・ビットに排他
的ＯＲ機能を実行する段階と、前記排他的ＯＲ機能の結
果を復号化回路に入力する段階と、を有する冗長置き換
えの方法。
的ＯＲ機能を実行する段階と、前記排他的ＯＲ機能の結
果を復号化回路に入力する段階と、を有する冗長置き換
えの方法。
【００２４】(8) 欠陥訂正、特に、最小数の冗長線路
（ＲＷＬ０、ＲＷＬ１）を用いることによりワード線路
とワード線路との短絡訂正４０，３６，３８，１８が可
能なメモリに対する冗長方式が開示される。
（ＲＷＬ０、ＲＷＬ１）を用いることによりワード線路
とワード線路との短絡訂正４０，３６，３８，１８が可
能なメモリに対する冗長方式が開示される。
【図１】先行技術の冗長方式の概要図。
【図２】先行技術の冗長方式に対する欠陥置き換えパタ
ーン図。
ーン図。
【図３】本発明の冗長方式の１つの応用を示す概要図。
【図４】図３の回路に応用された時の本発明の冗長置き
換え性能の部分図。
換え性能の部分図。
１８ ＮＡＮＤゲート １６ トランジスタ ４０，３６，３８，１８ ワード線路とワード線路との
短絡訂正装置
短絡訂正装置
Claims (2)
- 【請求項１】 ＮＡＮＤゲートと、 前記ＮＡＮＤゲートの入力に接続され、かつ、それらの
おのおのの制御端子がアドレス因子を受け取る、複数個
のトランジスタと、 選定された論理機能を実行するために複数個のアドレス
・ビットで動作することができる論理機能回路と、 前記論理機能回路に接続され、かつ、前記論理機能回路
を選定された前記ＮＡＮＤゲート入力に接続するように
動作することができるスイッチと、を有するメモリ冗長
方式。 - 【請求項２】 第１項記載のメモリ冗長方式を実施する
ための回路を有する、電子装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US701233 | 1991-05-16 | ||
| US07/701,233 US5257228A (en) | 1991-05-16 | 1991-05-16 | Efficiency improved DRAM row redundancy circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187794A JPH06187794A (ja) | 1994-07-08 |
| JP2804863B2 true JP2804863B2 (ja) | 1998-09-30 |
Family
ID=24816535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4123350A Expired - Lifetime JP2804863B2 (ja) | 1991-05-16 | 1992-05-15 | 高効率ｄｒａｍ冗長回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5257228A (ja) |
| EP (1) | EP0514164B1 (ja) |
| JP (1) | JP2804863B2 (ja) |
| KR (1) | KR100247606B1 (ja) |
| DE (1) | DE69223087T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0646866A3 (en) * | 1993-09-30 | 1998-05-27 | STMicroelectronics, Inc. | Redundant line decoder master enable |
| JP2760326B2 (ja) * | 1995-09-30 | 1998-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| US6011733A (en) * | 1998-02-26 | 2000-01-04 | Lucent Technologies Inc. | Adaptive addressable circuit redundancy method and apparatus |
| US5970013A (en) * | 1998-02-26 | 1999-10-19 | Lucent Technologies Inc. | Adaptive addressable circuit redundancy method and apparatus with broadcast write |
| US6438672B1 (en) | 1999-06-03 | 2002-08-20 | Agere Systems Guardian Corp. | Memory aliasing method and apparatus |
| KR100394574B1 (ko) * | 2001-04-10 | 2003-08-14 | 삼성전자주식회사 | 워드라인 결함 체크회로를 구비한 불휘발성 반도체메모리장치 |
| US11029032B2 (en) | 2017-11-22 | 2021-06-08 | Dometic Sweden Ab | Stove |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4389715A (en) * | 1980-10-06 | 1983-06-21 | Inmos Corporation | Redundancy scheme for a dynamic RAM |
| US4471472A (en) * | 1982-02-05 | 1984-09-11 | Advanced Micro Devices, Inc. | Semiconductor memory utilizing an improved redundant circuitry configuration |
| US4494220A (en) * | 1982-11-24 | 1985-01-15 | At&T Bell Laboratories | Folded bit line memory with one decoder per pair of spare rows |
| US4538247A (en) * | 1983-01-14 | 1985-08-27 | Fairchild Research Center | Redundant rows in integrated circuit memories |
| JPS60130000A (ja) * | 1983-12-15 | 1985-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE3477973D1 (en) * | 1984-08-02 | 1989-06-01 | Siemens Ag | Integrated write-read memory |
| JPS63168900A (ja) * | 1987-01-06 | 1988-07-12 | Toshiba Corp | 半導体記憶装置 |
| NL8701085A (nl) * | 1987-05-08 | 1988-12-01 | Philips Nv | Geheugen met redundante geheugenruimte. |
-
1991
- 1991-05-16 US US07/701,233 patent/US5257228A/en not_active Expired - Lifetime
-
1992
- 1992-05-14 EP EP92304339A patent/EP0514164B1/en not_active Expired - Lifetime
- 1992-05-14 DE DE69223087T patent/DE69223087T2/de not_active Expired - Fee Related
- 1992-05-15 KR KR1019920008235A patent/KR100247606B1/ko not_active Expired - Fee Related
- 1992-05-15 JP JP4123350A patent/JP2804863B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0514164A2 (en) | 1992-11-19 |
| KR100247606B1 (ko) | 2000-03-15 |
| JPH06187794A (ja) | 1994-07-08 |
| DE69223087T2 (de) | 1998-03-12 |
| EP0514164A3 (en) | 1993-06-02 |
| EP0514164B1 (en) | 1997-11-12 |
| KR920022310A (ko) | 1992-12-19 |
| DE69223087D1 (de) | 1997-12-18 |
| US5257228A (en) | 1993-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7106643B2 (en) | Method for manufacturing memory device provided with a defect recovery mechanism featuring a redundancy circuit | |
| JP2575919B2 (ja) | 半導体記憶装置の冗長回路 | |
| JP2530610B2 (ja) | 半導体記憶装置 | |
| US4538247A (en) | Redundant rows in integrated circuit memories | |
| US4485459A (en) | Redundant columns for byte wide memories | |
| KR960005361B1 (ko) | 용장 디코더 회로 | |
| US6307794B1 (en) | Semiconductor memory device and signal line shifting method | |
| EP0215485A2 (en) | Semiconductor memory device | |
| JP3821992B2 (ja) | 半導体メモリ装置の冗長デコーダイネイブル回路 | |
| US5293564A (en) | Address match scheme for DRAM redundancy scheme | |
| JP2804863B2 (ja) | 高効率ｄｒａｍ冗長回路 | |
| US7362628B2 (en) | Semiconductor memory and redundancy repair method | |
| JPS58147900A (ja) | ランダム・アクセス・メモリの冗長システム | |
| US7656220B2 (en) | Semiconductor device employing fuse circuit and method for selecting fuse circuit system | |
| KR20020011848A (ko) | 반도체 기억 장치 | |
| JP3673637B2 (ja) | 冗長回路を備えた半導体メモリ装置 | |
| US6243305B1 (en) | Memory redundancy device and method | |
| US6333876B1 (en) | Semiconductor memory device | |
| US5487041A (en) | Semiconductor memory device which can be programmed to indicate defective memory cell | |
| US4724422A (en) | Redundant decoder | |
| KR100196515B1 (ko) | 반도체 메모리 장치의 리던던시 회로 | |
| JP2695411B2 (ja) | 半導体記憶装置 | |
| KR100761399B1 (ko) | 리던던시 회로 | |
| JPH07192490A (ja) | 半導体記憶回路装置 | |
| KR100406585B1 (ko) | 셀대셀리페어장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070717 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080717 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090717 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100717 Year of fee payment: 12 |