JP2853657B2 - 回路シミュレーション方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は回路シミュレーショ
ン方法に関し、特に半導体論理ゲートの伝搬遅延時間を
算出する回路シミュレーション方法に関する。

【０００２】

【従来の技術】図８は、従来の回路シミュレーション方
法において、論理ゲートの各入出力間の伝搬遅延時間を
測定し、論理ゲートの特性を求める場合の処理の流れを
示したものである。図２を参照すると、従来の回路シミ
ュレーションは回路接続情報を格納したネットリスト１
４、入力波形情報１５、測定条件１６を入力し、遅延情
報を格納した遅延データベース（遅延ライブラリ）１８
を参照して全遅延パス及び全条件での遅延解析を回路シ
ミュレーションで算出する。

【０００３】より具体的には、従来の回路シミュレーシ
ョン方法を用いて、例えば図２に示すようなＯＲ−ＮＡ
ＮＤ複合ゲートの入出力の伝搬遅延時間を測定するに
は、（１）入力Ａの電圧が立ち上がり、から出力Ｙの電
圧が立ち下がるまでの伝搬遅延時間、（２）入力Ａの電
圧が立ち下がり、から出力Ｙの電圧が立ち上がるまでの
伝搬遅延時間、（３）入力Ｂの電圧が立ち上がり、から
出力Ｙの電圧が立ち下がるまでの伝搬遅延時間、（４）
入力Ｂの電圧が立ち下がり、から出力Ｙの電圧が立ち上
がるまでの伝搬遅延時間、（５）入力Ｃの電圧が立ち上
がり、から出力Ｙの電圧が立ち下がるまでの伝搬遅延時
間、（６）入力Ｃの電圧が立ち下がり、から出力Ｙの電
圧が立ち上がるまでの伝搬遅延時間、（７）入力Ｄの電
圧が立ち上がり、から出力Ｙの電圧が立ち下がるまでの
伝搬遅延時間、（８）入力Ｄの電圧が立ち下がり、から
出力Ｙの電圧が立ち上がるまでの伝搬遅延時間、を様々
な電源電圧やジャンクション温度等を変えた条件下で、
各々の遅延パスについて回路シミュレーションを実行
し、測定する必要があった。

【０００４】

【発明が解決しようとする課題】近年、回路動作周波数
の向上に伴い、遅延ライブラリの精度向上の要求が高ま
ってきている。入力電圧に与える入力電圧なまり（入力
信号電圧波形のなまり）を予め決められた数点設定し、
また出力端子に接続する出力負荷容量を予め決められた
数点設定し、これらの入力電圧なまり、及び出力負荷容
量下での回路シミュレーションを行ない、各論理ゲート
の伝搬遅延時間を測定し、測定結果を遅延ライブラリに
反映させることにより、入力電圧波形なまりの変動や、
出力負荷容量の変動に対応した論理回路シミュレーショ
ンを可能として、精度向上を図る手法が実用化されてい
る。

【０００５】しかしながら、上記した手法にて、各論理
ゲートの伝搬遅延時間を測定するには、入力電圧なまり
と出力負荷容量の積の回数分、例えばＳＰＩＣＥ等のト
ランジスタレベルの回路シミュレータを用いて論理ゲー
トの回路シミュレーションを行なう必要があり、限られ
た時間で各論理ゲートの特性を抽出するには、極めて効
率が悪いという問題点を有している。

【０００６】また、電源電圧や、ジャンクション温度を
変えた場合についても、回路シミュレーションを行なう
ことが必要とされるため、回路シミュレーションの回数
は増加する一方となり、その結果、遅延ライブラリの精
度向上のためには回路シミュレーションの処理時間が長
大化の一途をたどることになる。

【０００７】従って、本発明は、上記問題点に鑑みてな
されたものであって、その目的は、論理ゲートの各入出
力間の伝搬遅延時間を回路シミュレーションにて測定
し、論理ゲートの特性値を抽出するに際し、全端子の入
出力間の伝搬遅延時間を複数の測定条件について測定す
ることによる回路シミュレーション時間の処理時間を短
縮する方法を提供することにある。

【０００８】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、論理ゲートの入出力の遷移状態を表す波
形情報に基づき、論理ゲートのネットリストを探索し
て、各遅延パス毎の回路構成ツリーを作成、及び比較
し、回路構成が同一である遅延パス群を求め、該遅延パ
ス群の全てのパスに対して、任意の条件下にて伝搬遅延
時間を回路シミュレーションにより求め、その結果を比
較し、前記遅延パス群内の全てのパスの伝搬遅延時間が
同一の場合には、前記遅延パス群内の任意の一パスのみ
別の条件下で回路シミュレーションを行ない、他のパス
については代表パスの伝搬遅延時間値をコピーする、こ
とを特徴とする回路シミュレーション方法を提供する。

【０００９】

【発明の実施の形態】本発明の実施の形態を以下に説明
する。図１は、本発明の実施の形態の処理の流れを示す
フローチャートである。

【００１０】先ず、ステップ１において、論理ゲートの
ネットリスト１を読み込み、入出力波形情報２を基にし
て、入力側よりネットリストを出力側へ探索しながら回
路ツリー（木構造）３を作成する。

【００１１】回路ツリー３には、トランジスタのゲート
長、ゲート幅及びチャネル幅、配線容量、配線抵抗、イ
ンダクタンスの情報を含ませる。

【００１２】回路ツリー作成の際、探索端子が、入力も
しくは出力、電源、ＧＮＤ（接地）に達した場合には、
探索を中止する。

【００１３】次に、ステップ２において、各入出力の遅
延パス毎に作成した回路ツリーを比較する。配線抵抗や
配線容量が完全に一致することは稀であるため、予め決
められた判定条件により一致の判定を行う。ここで、ツ
リー構成が同一である同一パスのグループからなる遅延
パス群を求め、同一遅延パス情報を作成する。

【００１４】次に、ステップ３において、判定条件の正
当性を確認するために、全遅延パスについてある電源電
圧、ジャンクション温度の回路シミュレーションを実行
し、結果の伝搬遅延時間を比較し、結果を遅延データベ
ースに格納する。

【００１５】ステップ４にて、同一パスとみなした遅延
パスについて伝搬遅延時間の比較を遅延データベース内
において行なう。

【００１６】ステップ６にて、ステップ４で伝搬遅延時
間を同一と判定した遅延パスについて様々な電源電圧、
ジャンクション温度での回路シミュレーションを代表遅
延パスのみ行ない、ステップ７にて遅延データベース上
にて他の同一遅延パスへ伝搬遅延時間をコピーする。

【００１７】ステップ５では、ステップ４で伝搬遅延時
間の比較が一致しない場合には、従来通り全遅延パスに
て回路シミュレーションを実行し、伝搬遅延時間を測定
する。

【００１８】

【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく、以下に本発明の実施例を説明する。

【００１９】［実施例１］本発明に係る回路シミュレー
ション方法を、ＯＲ−ＮＡＮＤ複合ゲートに適用した例
を示す。この複合ゲートの様々な電源電圧、ジャンクシ
ョン温度下での伝搬遅延時間を回路シミュレーションに
て測定するものとする。

【００２０】図２は、ＯＲ−ＮＡＮＤ複合ゲートの論理
図である。図中、Ａ、Ｂ、Ｃ、Ｄはそれぞれ入力端子で
あり、Ｙは出力端子である。

【００２１】図３は、図２に論理回路図として示した複
合ゲートをトランジスタレベルの回路図として表したも
のである。

【００２２】図３を参照して、ＰチャネルＭＯＳトラン
ジスタＱ１のゲートは入力端子Ａに接続され、ソースは
電源ＶＤＤに接続され、ドレインはＰチャネルＭＯＳト
ランジスタＱ２のソースに接続されている。Ｐチャネル
ＭＯＳトランジスタＱ２のゲートは入力端子Ｂに接続さ
れ、ドレインは出力端子Ｙに接続されている。

【００２３】ＰチャネルＭＯＳトランジスタＱ３のゲー
トは入力端子Ｂに接続され、ソースは電源ＶＤＤに接続
され、ドレインはＰチャネルＭＯＳトランジスタＱ４の
ソースに接続され、ＰチャネルＭＯＳトランジスタＱ４
のゲートは入力端子Ａに接続され、ドレインは出力端子
Ｙに接続されている。

【００２４】ＰチャネルＭＯＳトランジスタＱ５のゲー
トは入力端子Ｃに接続され、ソースは電源ＶＤＤに接続
され、ドレインはＰチャネルＭＯＳトランジスタＱ６の
ソースに接続されている。ＰチャネルＭＯＳトランジス
タＱ６のゲートは入力端子Ｄに接続され、ドレインは出
力端子Ｙに接続されている。

【００２５】またＰチャネルＭＯＳトランジスタＱ７の
ゲートは入力端子Ｄに接続され、ソースは電源ＶＤＤに
接続され、ドレインはＰチャネルＭＯＳトランジスタＱ
８のソースに接続されている。ＰチャネルＭＯＳトラン
ジスタＱ８のゲートは入力端子Ｃに接続されてドレイン
は出力端子Ｙに接続されている。

【００２６】ＮチャネルＭＯＳトランジスタＱ９、Ｑ１
０のゲートは入力端子Ｂに共通接続され、ＮチャネルＭ
ＯＳトランジスタＱ１１、Ｑ１２のゲートは入力端子Ａ
に共通接続され、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２のドレ
インはＮチャネルＭＯＳトランジスタＱ１３、Ｑ１４、
Ｑ１５、Ｑ１６のソースに共通接続され、Ｑ９、Ｑ１
０、Ｑ１１、Ｑ１２のソースはＧＮＤ（接地）に接続さ
れている。

【００２７】ＮチャネルＭＯＳトランジスタＱ１３、Ｑ
１４のゲートは入力端子Ｄに共通接続され、Ｑ１３、Ｑ
１４のドレインはそれぞれ出力端子Ｙに接続され、Ｎチ
ャネルＭＯＳトランジスタＱ１５、Ｑ１６のゲートは入
力端子Ｃに共通接続され、Ｑ１５、Ｑ１６のドレインは
それぞれ出力端子Ｙに接続されている。

【００２８】図４は、入力端子Ａに接続されるトランジ
スタをツリー構造で表したものであり、図５は、入力端
子Ｂに接続されるトランジスタをツリー構造で表したも
のである。なお、ツリー構造において探索が開始される
入力端子をルートとし、該ルートに接続される素子が節
（ノード）とされるという具合に構成される。

【００２９】図４及び図５において、Ｇ、Ｓ、Ｄはそれ
ぞれゲート、ソース、ドレインを表し、各ツリーの節
（ノード）はトランジスタを表し、丸印で囲まれたツリ
ーの節はＰチャネルＭＯＳトランジスタを表し、無印の
ツリーの節はＮチャネルＭＯＳトランジスタを表す。各
節のトランジスタには各々に、ゲート長、ゲート幅、ト
ランジスタタイプの情報が含まれる。また、ツリーの各
枝（ブランチ）には、トランジスタに接続する端子の容
量値、抵抗値、インダクタンス値の素子値パラメータが
含まれる。

【００３０】図４と図５のツリーをツリーの根（ルー
ト）から探索し、比較する。

【００３１】ツリー構成が同一で、かつ各節のトランジ
スタのゲート長、ゲート幅、チャネル長が同一、かつ各
枝を構成する要素が判定条件内に収まっている場合に
は、例えば入力端子Ｃと入力端子Ｄの構成は同一とみな
す（入力端子から出力端子へのパスが同一であるものと
みなす）。

【００３２】そして、構成が同一である場合、入力端子
Ｃから出力端子Ｙまでの伝搬遅延時間ｔＣと入力端子Ｄ
から出力端子Ｙまでの伝搬遅延時間ｔＤは同一であると
みなし、入力端子Ｃから出力端子Ｙまでのパスと、入力
端子Ｄから出力端子Ｙまでのパスは同一であるという同
一パス情報を作成する。

【００３３】次に、ある１つの電源電圧、ジャンクショ
ン温度における、この複合ゲート（図３参照）について
上記処理にて同一遅延パスとみなされたｔＣとｔＤを回
路シミュレーションにて測定する（すなわち遅延パス群
の全てのパスを測定）。

【００３４】各々の伝搬遅延時間が同一である場合に
は、これから測定しようとする条件下で、先ずｔＣを測
定し、このｔＣをｔＤとして遅延データベースに格納す
る。

【００３５】入力端子Ａから出力端子Ｙまでの伝搬遅延
時間と入力端子Ｂから出力端子Ｙまでの伝達遅延時間も
同時に吟味される。処理内容は上記と同一である。

【００３６】［実施例２］次に、本発明に係る回路シミ
ュレーション方法を別の回路に適用した実施例を示す。

【００３７】図６は、８ビットのマルチプレクサの論理
図であり、図７は、図６の論理図をトランジスタレベル
で表したものである。

【００３８】前述の例と同様に回路ツリーを作成し、回
路ツリーを比較すると、入力端子Ｄ０から出力端子Ｙ０
Ｂまでの遅延パスと、入力端子Ｄ１から出力端子Ｙ０Ｂ
までの遅延パスと、入力端子Ｄ２と出力端子Ｙ１Ｂまで
の遅延パスと、入力端子Ｄ３から出力端子Ｙ１Ｂまでの
遅延パスと、入力端子Ｄ４から出力端子Ｙ２Ｂまでの遅
延パスと、入力端子Ｄ５から出力端子Ｙ２Ｂまでの遅延
パスと、入力端子Ｄ６と出力端子Ｙ３Ｂまでの遅延パス
と、入力端子Ｄ７から出力端子Ｙ３Ｂまでの遅延パス
と、が同一となり、入力端子Ａから出力端子Ｙ０Ｂまで
の遅延パスと、入力端子Ａから出力端子Ｙ１Ｂまでの遅
延パスと、入力端子Ａから出力端子Ｙ２Ｂまでの遅延パ
スと、入力端子Ａから出力端子Ｙ３Ｂまでの遅延パス
と、が同一となり、入力端子ＥＮＢから出力端子Ｙ１Ｂ
までの遅延パスと、入力端子ＥＮＢから出力端子Ｙ２Ｂ
までの遅延パスと、入力端子ＥＮＢから出力端子Ｙ３Ｂ
までの遅延パスと、が同一となる。

【００３９】従って、前述の例と同様に、ある１つの条
件下での回路シミュレーションを実行し、同一遅延パス
とみなした遅延パスの伝搬遅延時間が同一であるかを確
認した後、別の条件下での回路シミュレーションを、入
力端子Ｄ０から出力端子Ｙ０Ｂ、入力端子Ａから出力端
子Ｙ０Ｂ、入力端子ＥＮＢから出力端子Ｙ０Ｂの伝搬遅
延時間測定のために実行し、遅延が同一とみなした他の
遅延パス伝搬遅延時間を遅延データベース上にてコピー
する。

【００４０】本発明の実施の形態により、電源電圧や、
ジャンクション温度を変えた様々な条件下で論理ゲート
の回路シミュレーションを行ない、各論理ゲートの伝搬
遅延を測定する場合、全遅延パスの回路シミュレーショ
ンを行なわず、各遅延パス毎に回路ツリーを比較し、同
一遅延パスとみなした場合は、代表パスのみ回路シミュ
レーションを行ない、伝搬遅延のコピーを行なうため、
回路シミュレーション時間が短縮でき、開発期間を短縮
できる。

【００４１】上記実施例１の場合、電源電圧、ジャンク
ション温度を変えた３条件で伝搬遅延を回路シミュレー
ションにより測定すると仮定すると、従来に比べ回路シ
ミュレーション時間は３分の２になる。

【００４２】また、上記実施例２の場合、前記同様３条
件で回路シミュレーションにより、伝搬遅延を測定する
と仮定すると、従来に比べシミュレーション時間は２分
の１になる。

【００４３】

【発明の効果】以上説明したように、本発明により、電
源電圧や、ジャンクション温度を変えた様々な条件下で
論理ゲートの回路シミュレーションを行ない、各論理ゲ
ートの伝搬遅延を測定する場合、全遅延パスの回路シミ
ュレーションを行なわず、各遅延パス毎に回路ツリーを
比較し、同一遅延パスとみなした場合には、代表パスの
み回路シミュレーションを行ない、伝搬遅延のコピーを
行なうようにしたことにより、回路シミュレーション時
間が短縮でき、開発期間を短縮することができるという
効果を有する。本発明の定量的効果として、論理回路に
よっては従来技術と比べ回路シミュレーション時間は２
分の１にも低減することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の処理フローを説明するた
めの図である。

【図２】複合ゲートの論理図である。

【図３】本発明の実施例を説明するための図であり、複
合ゲートの回路図である。

【図４】本発明の実施例を説明するための図であり、図
３の複合ゲート端子Ｄの回路ツリーを示す図である。

【図５】本発明の実施例を説明するための図であり、複
合ゲート端子Ｃの回路ツリーを示す図である。

【図６】本発明の実施例を説明するための図であり、８
ビットマルチプレクサの論理図である。

【図７】本発明の実施例を説明するための図であり、８
ビットマルチプレクサの回路図である。

【図８】従来技術の処理フローを示す図である。

【符号の説明】

１ ネットリスト ２ 入出力波形情報 ３ 回路ツリー作成手段 ４ 回路ツリー情報 ５ ツリー比較手段 ６ 回路シミュレーション １２、１８ 遅延データベース

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】論理ゲートの入出力の遷移状態を表す波形
   情報に基づき、論理ゲートのネットリストを探索して、
   各遅延パス毎の回路構成ツリーを作成、及び比較し、回
   路構成が同一である遅延パス群を求め、該遅延パス群の
   全てのパスに対して、任意の条件下にて伝搬遅延時間を
   回路シミュレーションにより求め、その結果を比較し、
   前記遅延パス群内の全てのパスの伝搬遅延時間が同一の
   場合には、前記遅延パス群内の任意の一パスのみ別の条
   件下で回路シミュレーションを行ない、他のパスについ
   ては代表パスの伝搬遅延時間値をコピーする、 ことを特徴とする回路シミュレーション方法。
2. 【請求項２】（ａ）複数の入力端子及び少なくとも一の
   出力端子を含む論理回路の回路情報と入出力の波形情報
   を基にして、該論理回路の入力端子側より出力端子側へ
   回路情報を探索して回路ツリーを作成し、 （ｂ）各遅延パス毎に回路ツリーを比較し、予め定めら
   れた条件下で一致する回路ツリーのパスを同一パスとみ
   なして遅延パス群を求め、 （ｃ）該遅延パス群の全てのパスに対して、ある条件下
   にて伝搬遅延時間を回路シミュレーションにより求め、
   その結果を遅延データベースに格納し、 （ｄ）同一パスとみなした遅延パス群について伝搬遅延
   時間の比較を遅延データベースを参照して行ない、該比
   較の結果、伝搬遅延時間が同一と判定されたパスについ
   ては、代表のパスのみに対して前記条件と別の条件で回
   路シミュレーションを行ない、前記遅延データベースに
   おける前記遅延パス群の他のパスに対しては前記回路シ
   ミュレーションで求めた前記代表パスの伝搬遅延時間を
   コピーする、 ことを特徴とする回路シミュレーション方法。
3. 【請求項３】前記回路ツリーが、入力端子をルートと
   し、素子をノードとし、該ノードが素子の設計パラメー
   タ及び電気的的特性の情報を含むことを特徴とする請求
   項１又は２記載の回路シミュレーション方法。