JP2916943B2 - 周波数倍周器 - Google Patents
周波数倍周器Info
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- 230000007423 decrease Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、入力パルスに位相同期しかつこの入力パル
スをＮ倍周した出力パルスを発生する周波数倍周器に関
する。
スをＮ倍周した出力パルスを発生する周波数倍周器に関
する。
＜従来の技術＞ 一般に、航法用送受信機、FM復調器、PCM送受信機等
の各種の分野においては、入力パルスに位相同期しかつ
この入力パルスをＮ倍周した出力パルスを発生させるこ
とが要求される。このような入力パルスをＮ倍周した出
力パルスを得るための回路として、従来、第５図に示す
ような周波数倍周器が提供されている。
の各種の分野においては、入力パルスに位相同期しかつ
この入力パルスをＮ倍周した出力パルスを発生させるこ
とが要求される。このような入力パルスをＮ倍周した出
力パルスを得るための回路として、従来、第５図に示す
ような周波数倍周器が提供されている。
この周波数倍周器は、いわゆるPLL回路であって、位
相比較器ａによって、入力パルスsiと出力パルスsoをＮ
分周器ｄで1/Nに分周されたパルスとを比較し、両パル
ス信号の位相差に応じた位相差パルスをローパスフィル
タｂにより直流電圧に変換し、この直流電圧により電圧
制御発振器ｃの発振周波数を制御することにより、入力
パルスsiの周波数をＮ倍した出力パルスsoを得るように
している。
相比較器ａによって、入力パルスsiと出力パルスsoをＮ
分周器ｄで1/Nに分周されたパルスとを比較し、両パル
ス信号の位相差に応じた位相差パルスをローパスフィル
タｂにより直流電圧に変換し、この直流電圧により電圧
制御発振器ｃの発振周波数を制御することにより、入力
パルスsiの周波数をＮ倍した出力パルスsoを得るように
している。
しかしながら、このようなPLL回路を用いた周波数倍
周器では、次の問題がある。すなわち、位相比較器ａか
ら出力される位相差パルスは、多数の周波数成分を含ん
でおり、この位相差パルスをローパスフィルタｂを通過
させることで、ノイズ成分や高周波成分を除くととも
に、系がロック状態から外れた場合でも電圧変動を抑え
て安定化させるようにしているが、このローパスフィル
タｂの時定数を大きく設定すると、過渡応答特性が遅く
なって出力電圧の変動は抑えられるものの、ロックレン
ジ幅が狭くなってロックが外れ易くなる。これを回避す
るために、逆に、ローパスフィルタｂの時定数を低く設
定すると、過渡応答特性が遅くなってロックの外れが少
なくなるものの、ローパスフィルタの出力電圧がリップ
ルを含むようになり、これに応じて電圧制御発振器から
の出力パルスsoの周波数が変動する。このように、ロー
パスフィルタは互いに相反する関係をもつので、所要の
特性を発揮させるための設計が難しい。また、位相比較
器、ローパスフィルタ、および電圧制御発振器は、いず
れもアナログ回路であるから、温度ドリフトの影響を受
け易く、安定した周波数の出力パルスを得ることが難し
い。
周器では、次の問題がある。すなわち、位相比較器ａか
ら出力される位相差パルスは、多数の周波数成分を含ん
でおり、この位相差パルスをローパスフィルタｂを通過
させることで、ノイズ成分や高周波成分を除くととも
に、系がロック状態から外れた場合でも電圧変動を抑え
て安定化させるようにしているが、このローパスフィル
タｂの時定数を大きく設定すると、過渡応答特性が遅く
なって出力電圧の変動は抑えられるものの、ロックレン
ジ幅が狭くなってロックが外れ易くなる。これを回避す
るために、逆に、ローパスフィルタｂの時定数を低く設
定すると、過渡応答特性が遅くなってロックの外れが少
なくなるものの、ローパスフィルタの出力電圧がリップ
ルを含むようになり、これに応じて電圧制御発振器から
の出力パルスsoの周波数が変動する。このように、ロー
パスフィルタは互いに相反する関係をもつので、所要の
特性を発揮させるための設計が難しい。また、位相比較
器、ローパスフィルタ、および電圧制御発振器は、いず
れもアナログ回路であるから、温度ドリフトの影響を受
け易く、安定した周波数の出力パルスを得ることが難し
い。
そこで、上記の不具合を解消するため、従来技術で
は、入力パルスをデジタル的に処理することにより、入
力パルスのＮ倍の周波数をもつ出力パルスを発生する周
波数倍周器が提案されている（たとえば特開昭51−4306
0号公報参照）。この従来技術では、入力パルスよりも
十分周波数の高いクロックパルスを利用して入力パルス
の１周期分に含まれるクロックパルスの数Ｋをカウント
し、そのカウント値Ｋから［K/N］（ただし、［］はガ
ウス記号）の値を求める一方、クロックパルスをカウン
トしたカウント値とｎ・［K/N］（ｎ＝１、２、…、Ｎ
−１）の値とを比較して両者が一致するたびに出力パル
スを発生させ、これによって入力パルスをＮ倍周した出
力パルスが得られるようにしている。
は、入力パルスをデジタル的に処理することにより、入
力パルスのＮ倍の周波数をもつ出力パルスを発生する周
波数倍周器が提案されている（たとえば特開昭51−4306
0号公報参照）。この従来技術では、入力パルスよりも
十分周波数の高いクロックパルスを利用して入力パルス
の１周期分に含まれるクロックパルスの数Ｋをカウント
し、そのカウント値Ｋから［K/N］（ただし、［］はガ
ウス記号）の値を求める一方、クロックパルスをカウン
トしたカウント値とｎ・［K/N］（ｎ＝１、２、…、Ｎ
−１）の値とを比較して両者が一致するたびに出力パル
スを発生させ、これによって入力パルスをＮ倍周した出
力パルスが得られるようにしている。
＜発明が解決しようとする課題＞ 上記の従来技術のものでは、デジタル回路によって周
波数倍周器が構成されているので、ローパスフィルタ、
電圧制御発振器等が不要であり、そのため、回路設計が
比較的容易で、温度ドリフト等の影響も少なく安定した
周波数の出力パルスが得られるという利点がある。
波数倍周器が構成されているので、ローパスフィルタ、
電圧制御発振器等が不要であり、そのため、回路設計が
比較的容易で、温度ドリフト等の影響も少なく安定した
周波数の出力パルスが得られるという利点がある。
しかし、従来技術において、入力パルスの１周期分の
長さに相当するカウント値Ｋは、倍周率Ｎで割り切れな
い場合があり、そのときには余りが生じる。この余りの
影響を無視して、ｎ・［K/N］（ｎ＝１、２、…、Ｎ−
１）ごとに出力パルスを発生させると、最後の（Ｎ−
１）パルス目のところで、余りの分だけ出力パルスの周
期が長くなりジッタを生じる。これを回避するには、入
力パルスの１周期内で余りの数ができるだけ均等に分配
されるように、出力パルスを発生するための比較値を、
ｎ・［K/N］以外にｎ・（［K/N］＋１）に適宜変更する
ような制御回路を別途付加する必要があり、そのため回
路構成が複雑化する不具合がある。
長さに相当するカウント値Ｋは、倍周率Ｎで割り切れな
い場合があり、そのときには余りが生じる。この余りの
影響を無視して、ｎ・［K/N］（ｎ＝１、２、…、Ｎ−
１）ごとに出力パルスを発生させると、最後の（Ｎ−
１）パルス目のところで、余りの分だけ出力パルスの周
期が長くなりジッタを生じる。これを回避するには、入
力パルスの１周期内で余りの数ができるだけ均等に分配
されるように、出力パルスを発生するための比較値を、
ｎ・［K/N］以外にｎ・（［K/N］＋１）に適宜変更する
ような制御回路を別途付加する必要があり、そのため回
路構成が複雑化する不具合がある。
＜課題を解決するための手段＞ 本発明は、このような事情に鑑みてなされたものであ
って、PLL回路のようなローパスフィルタ、電圧制御発
振器等が不要であって、回路設計が比較的容易で、温度
ドリフト等の影響も少なく安定した周波数をもつととも
に、ジッタも極めて少ない出力パルスが得られるように
するものである。
って、PLL回路のようなローパスフィルタ、電圧制御発
振器等が不要であって、回路設計が比較的容易で、温度
ドリフト等の影響も少なく安定した周波数をもつととも
に、ジッタも極めて少ない出力パルスが得られるように
するものである。
そのため、本発明は、入力パルスに位相同期しかつこ
の入力パルスをＮ倍周した出力パルスを発生する周波数
倍周器において、次の構成を採る。
の入力パルスをＮ倍周した出力パルスを発生する周波数
倍周器において、次の構成を採る。
すなわち、第１発明に係る周波数倍周器11では、入力
パルスよりも十分周波数の高いクロックパルスを出力す
る発振器２と、この発振器２からのクロックパルスをク
ロックとし、前記入力パルスをリセットパルスとして、
前記入力パルスの１周期ごとにクロックパルスの数Ｋを
カウントして出力するカウンタ４と、このカウンタ４の
カウント値Ｋでもって予め設定された倍周率Ｎを前記入
力パルスの１周期ごとに割り算して出力する割算器６
と、この割算器６の出力値（＝N/K）を前記発振器２か
らのクロックパルスに同期して前記入力パルスの１周期
ごとにその期間の間累積加算し、パラレルのバイナリデ
ータ出力端子の内の20桁の１桁下の2-1桁の出力端子の
信号を前記入力パルスのＮ倍周パルスとして出力する累
積加算器10とを備えている。
パルスよりも十分周波数の高いクロックパルスを出力す
る発振器２と、この発振器２からのクロックパルスをク
ロックとし、前記入力パルスをリセットパルスとして、
前記入力パルスの１周期ごとにクロックパルスの数Ｋを
カウントして出力するカウンタ４と、このカウンタ４の
カウント値Ｋでもって予め設定された倍周率Ｎを前記入
力パルスの１周期ごとに割り算して出力する割算器６
と、この割算器６の出力値（＝N/K）を前記発振器２か
らのクロックパルスに同期して前記入力パルスの１周期
ごとにその期間の間累積加算し、パラレルのバイナリデ
ータ出力端子の内の20桁の１桁下の2-1桁の出力端子の
信号を前記入力パルスのＮ倍周パルスとして出力する累
積加算器10とを備えている。
第２発明に係る周波数倍周器12では、入力パルスより
も十分周波数の高いクロックパルスを出力する発振器２
と、前記出力パルスをクロックとし、前記入力パルスを
リセットパルスとして、前記入力パルスの１周期ごとに
出力パルスの数をカウントして出力するカウンタ５と、
予め設定された倍周率Ｎとこのカウンタ５のカウント値
Ｎ′とを比較して後者が前者よりも大きい場合（Ｎ＜
Ｎ′）にはカウントダウン、逆の場合（Ｎ＞Ｎ′）には
カウントアップの各許容信号をそれぞれ出力する比較器
７と、この比較器７からの各許容信号に応じて前記入力
パルスをカウントアップあるいはカウントダウンするア
ップ／ダウンカウンタ９と、このアップ／ダウンカウン
タ９の出力値を前記発振器２からのクロックパルスに同
期して前記入力パルスの１周期ごとにその期間の間累積
加算し、パラレルのバイナリデータ出力端子の内の20桁
の１桁下の2-1桁の出力端子の信号を前記入力パルスの
Ｎ倍周パルスとして出力する累積加算器10とを備えてい
る。
も十分周波数の高いクロックパルスを出力する発振器２
と、前記出力パルスをクロックとし、前記入力パルスを
リセットパルスとして、前記入力パルスの１周期ごとに
出力パルスの数をカウントして出力するカウンタ５と、
予め設定された倍周率Ｎとこのカウンタ５のカウント値
Ｎ′とを比較して後者が前者よりも大きい場合（Ｎ＜
Ｎ′）にはカウントダウン、逆の場合（Ｎ＞Ｎ′）には
カウントアップの各許容信号をそれぞれ出力する比較器
７と、この比較器７からの各許容信号に応じて前記入力
パルスをカウントアップあるいはカウントダウンするア
ップ／ダウンカウンタ９と、このアップ／ダウンカウン
タ９の出力値を前記発振器２からのクロックパルスに同
期して前記入力パルスの１周期ごとにその期間の間累積
加算し、パラレルのバイナリデータ出力端子の内の20桁
の１桁下の2-1桁の出力端子の信号を前記入力パルスの
Ｎ倍周パルスとして出力する累積加算器10とを備えてい
る。
第３発明に係る周波数倍周器13では、カウンタ５、比
較器７、アップ／ダウンカウンタ９を備えるとともに、
第２発明の累積加算器10に代えて、アップ／ダウンカウ
ンタ９の出力値をD/A変換するD/A変換器12と、このD/A
変換器12の出力電圧に応じた周波数のパルスを出力する
電圧制御発振器14とを設けた構成としている。
較器７、アップ／ダウンカウンタ９を備えるとともに、
第２発明の累積加算器10に代えて、アップ／ダウンカウ
ンタ９の出力値をD/A変換するD/A変換器12と、このD/A
変換器12の出力電圧に応じた周波数のパルスを出力する
電圧制御発振器14とを設けた構成としている。
＜作用＞ 第１発明に係る周波数倍周器11では、カウンタ４は、
入力パルスの立ち上がり（または立ち下がり）によりリ
セットされ、その時点から発振器２からのクロックパル
スをカウントする。そして、次の入力パルスの立ち上が
り（または立ち下がり）のタイミングでそのカウント値
Ｋが割算器６に取り込まれる。したがって、割り算器６
に加わるカウント値Ｋは、入力パルスの１周期分に含ま
れるクロックパルスの数に相当する。割算器６は、その
カウント値Ｋでもって予め設定された倍周率Ｎを割り算
する。そして、その割算値（＝N/K）を累積加算器10に
与える。累積加算器10は、入力パルスの立ち上がり（ま
たは立ち下がり）によりリセットされた後、発振器２か
らのクロックパルスに同期して割算値（＝N/K）を累積
加算する。したがって、累積加算器10が次の入力パルス
でリセットされるまでの間に、クロックパルスがＫ個加
わるので、（N/K）・Ｋ＝Ｎとなる。すなわち、累積加
算器の出力は、入力パルスの１周期の間で０〜Ｎまで変
化するので、パラレルのバイナリデータ出力端子の内の
20桁の１桁下の2-1桁の端子を選択すれば、この端子か
らは０〜１、１〜２、…、（Ｎ−１）〜Ｎの各区間をそ
れぞれ１周期とするパルス出力が得られ、これは入力パ
ルスをＮ倍周した出力パルスとなる。
入力パルスの立ち上がり（または立ち下がり）によりリ
セットされ、その時点から発振器２からのクロックパル
スをカウントする。そして、次の入力パルスの立ち上が
り（または立ち下がり）のタイミングでそのカウント値
Ｋが割算器６に取り込まれる。したがって、割り算器６
に加わるカウント値Ｋは、入力パルスの１周期分に含ま
れるクロックパルスの数に相当する。割算器６は、その
カウント値Ｋでもって予め設定された倍周率Ｎを割り算
する。そして、その割算値（＝N/K）を累積加算器10に
与える。累積加算器10は、入力パルスの立ち上がり（ま
たは立ち下がり）によりリセットされた後、発振器２か
らのクロックパルスに同期して割算値（＝N/K）を累積
加算する。したがって、累積加算器10が次の入力パルス
でリセットされるまでの間に、クロックパルスがＫ個加
わるので、（N/K）・Ｋ＝Ｎとなる。すなわち、累積加
算器の出力は、入力パルスの１周期の間で０〜Ｎまで変
化するので、パラレルのバイナリデータ出力端子の内の
20桁の１桁下の2-1桁の端子を選択すれば、この端子か
らは０〜１、１〜２、…、（Ｎ−１）〜Ｎの各区間をそ
れぞれ１周期とするパルス出力が得られ、これは入力パ
ルスをＮ倍周した出力パルスとなる。
第２発明に係る周波数倍周器12では、カウンタ５は、
入力パルスの立ち上がり（または立ち下がり）によりリ
セットされ、その時点から出力パルスをカウントする。
そして、次の入力パルスの立ち上がり（または立ち下が
り）のタイミングでそのカウント値Ｎ′が比較器７に取
り込まれる。比較器７は、予め設定された倍周率Ｎとこ
のカウンタ５のカウント値Ｎ′とを比較して後者が前者
よりも大きい場合（Ｎ＜Ｎ′）にはカウントダウン、逆
の場合（Ｎ＞Ｎ′）にはカウントアップの各許容信号を
それぞれ出力する。アップ／ダウンカウンタ９は、比較
器７からの各許容信号に応じて入力パルスをカウントア
ップあるいはカウントダウンする。また、比較器７で両
者Ｎ′、Ｎが等しいときには（Ｎ′＝Ｎ）、アップ／ダ
ウンカウンタは動作を停止する。そして、アップ／ダウ
ンカウンタ９のカウント値Ｍが累積加算器10に与えられ
る。累積加算器10は、入力パルスの立ち上がり（または
立ち下がり）によりリセットされた後、発振器２からの
クロックパルスに同期してアップ／ダウンカウンタ９の
カウント値Ｍを累積加算する。累積加算器10には、次の
入力パルスでリセットされるまでの間に、クロックパル
スがＫ個加わるので、Ｍ・Ｋ＝Ｎ′となるが、Ｎ′≠Ｎ
の場合には、アップ／ダウンカウンタ９がアップカウン
トまたはダウンカウントするため、そのカウント値Ｍが
変更されるので、アップ／ダウンカウンタ９のカウント
値は次第に収束され、Ｎ′＝Ｎで、Ｍ＝N/Kとなる。し
たがって、累積加算器10のパラレルのバイナリデータ出
力端子の内の20桁の１桁下の2-1桁の端子を選択すれ
ば、第１発明の場合と同様に、この端子からは入力パル
スをＮ倍周した出力パルスが得られる。
入力パルスの立ち上がり（または立ち下がり）によりリ
セットされ、その時点から出力パルスをカウントする。
そして、次の入力パルスの立ち上がり（または立ち下が
り）のタイミングでそのカウント値Ｎ′が比較器７に取
り込まれる。比較器７は、予め設定された倍周率Ｎとこ
のカウンタ５のカウント値Ｎ′とを比較して後者が前者
よりも大きい場合（Ｎ＜Ｎ′）にはカウントダウン、逆
の場合（Ｎ＞Ｎ′）にはカウントアップの各許容信号を
それぞれ出力する。アップ／ダウンカウンタ９は、比較
器７からの各許容信号に応じて入力パルスをカウントア
ップあるいはカウントダウンする。また、比較器７で両
者Ｎ′、Ｎが等しいときには（Ｎ′＝Ｎ）、アップ／ダ
ウンカウンタは動作を停止する。そして、アップ／ダウ
ンカウンタ９のカウント値Ｍが累積加算器10に与えられ
る。累積加算器10は、入力パルスの立ち上がり（または
立ち下がり）によりリセットされた後、発振器２からの
クロックパルスに同期してアップ／ダウンカウンタ９の
カウント値Ｍを累積加算する。累積加算器10には、次の
入力パルスでリセットされるまでの間に、クロックパル
スがＫ個加わるので、Ｍ・Ｋ＝Ｎ′となるが、Ｎ′≠Ｎ
の場合には、アップ／ダウンカウンタ９がアップカウン
トまたはダウンカウントするため、そのカウント値Ｍが
変更されるので、アップ／ダウンカウンタ９のカウント
値は次第に収束され、Ｎ′＝Ｎで、Ｍ＝N/Kとなる。し
たがって、累積加算器10のパラレルのバイナリデータ出
力端子の内の20桁の１桁下の2-1桁の端子を選択すれ
ば、第１発明の場合と同様に、この端子からは入力パル
スをＮ倍周した出力パルスが得られる。
第３発明に係る周波数倍周器13において、カウンタ
５、比較器７およびアップ／ダウンカウンタ９の各動作
は、第２発明の場合と同様であるが、アップ／ダウンカ
ウンタ９のカウント値ＭがD/A変換器12に与えられる。D
/A変換器12は、このカウント値Ｍをアナログ化するの
で、カウント値Ｍに対応する電圧が電圧制御発振器14に
加わる。電圧制御発振器14は、この入力電圧に応じた周
波数をもつ出力パルスを発生する。入力パルスに対し
て、電圧制御発振器14の出力パルスの倍周率Ｎ′が予め
設定した倍周率Ｎと不一致（Ｎ′≠Ｎ）の場合には、第
２発明の場合と同様に、アップ／ダウンカウンタ９のカ
ウント値Ｍが変更されるので、アップ／ダウンカウンタ
９のカウント値は次第に収束され、Ｎ′＝Ｎで、Ｍ＝N/
Kとなる。したがって、電圧制御発振器14に加わる電圧
は、N/Kに対応する値となるから、電圧制御発振器14か
らは入力パルスをＮ倍周した出力パルスが発生される。
５、比較器７およびアップ／ダウンカウンタ９の各動作
は、第２発明の場合と同様であるが、アップ／ダウンカ
ウンタ９のカウント値ＭがD/A変換器12に与えられる。D
/A変換器12は、このカウント値Ｍをアナログ化するの
で、カウント値Ｍに対応する電圧が電圧制御発振器14に
加わる。電圧制御発振器14は、この入力電圧に応じた周
波数をもつ出力パルスを発生する。入力パルスに対し
て、電圧制御発振器14の出力パルスの倍周率Ｎ′が予め
設定した倍周率Ｎと不一致（Ｎ′≠Ｎ）の場合には、第
２発明の場合と同様に、アップ／ダウンカウンタ９のカ
ウント値Ｍが変更されるので、アップ／ダウンカウンタ
９のカウント値は次第に収束され、Ｎ′＝Ｎで、Ｍ＝N/
Kとなる。したがって、電圧制御発振器14に加わる電圧
は、N/Kに対応する値となるから、電圧制御発振器14か
らは入力パルスをＮ倍周した出力パルスが発生される。
＜実施例＞ 実施例１ 第１図は第１発明の実施例に係る周波数倍周器のブロ
ック図である。同図において、符号11は周波数倍周器の
全体を示し、２は入力パルスsiよりも十分周波数の高い
クロックパルスscを出力する発振器、４はこの発振器２
からのクロックパルスscをカウントするとともに、入力
パルスsiをリセットパルスとして入力するカウンタ、６
はカウンタ４のカウント値Ｋでもって予め設定された倍
周率Ｎを割り算する割算器、８は割算器６の出力値（＝
N/K）をラッチするラッチ回路、10はラッチ回路８の出
力を発振器２からのクロックパルスscに同期して累積加
算するとともに、入力パルスsiをリセットパルスとして
入力する累積加算器である。
ック図である。同図において、符号11は周波数倍周器の
全体を示し、２は入力パルスsiよりも十分周波数の高い
クロックパルスscを出力する発振器、４はこの発振器２
からのクロックパルスscをカウントするとともに、入力
パルスsiをリセットパルスとして入力するカウンタ、６
はカウンタ４のカウント値Ｋでもって予め設定された倍
周率Ｎを割り算する割算器、８は割算器６の出力値（＝
N/K）をラッチするラッチ回路、10はラッチ回路８の出
力を発振器２からのクロックパルスscに同期して累積加
算するとともに、入力パルスsiをリセットパルスとして
入力する累積加算器である。
次に、上記構成の周波数倍周器11の動作について、第
２図に示すタイミングチャートを参照して説明する。
２図に示すタイミングチャートを参照して説明する。
カウンタ４は、入力パルスsiの立ち上がりによりリセ
ットされ、その時点から発振器２からのクロックパルス
scをカウントする。そして、次の入力パルスsiの立ち上
がりのタイミングでカウンタ４のカウント値Ｋが割算器
６に取り込まれる。したがって、割り算器６に加わるカ
ウント値Ｋは、入力パルスsiの１周期T0内に含まれるク
ロックパルスscの数に相当する。
ットされ、その時点から発振器２からのクロックパルス
scをカウントする。そして、次の入力パルスsiの立ち上
がりのタイミングでカウンタ４のカウント値Ｋが割算器
６に取り込まれる。したがって、割り算器６に加わるカ
ウント値Ｋは、入力パルスsiの１周期T0内に含まれるク
ロックパルスscの数に相当する。
割算器６は、そのカウント値Ｋでもって予め設定され
た倍周率Ｎを割り算する。倍周率Ｎに比べて入力パルス
siの１周期T0に含まれるクロックパルスscの数Ｋは十分
大きいから、割算器６の出力（＝N/K）は小数点以下
（＜１）の値をとる。そして、その割算値（＝N/K）が
累積加算器10に与えられる。
た倍周率Ｎを割り算する。倍周率Ｎに比べて入力パルス
siの１周期T0に含まれるクロックパルスscの数Ｋは十分
大きいから、割算器６の出力（＝N/K）は小数点以下
（＜１）の値をとる。そして、その割算値（＝N/K）が
累積加算器10に与えられる。
累積加算器10は、入力パルスsiの立ち上がりによりリ
セットされた後、発振器２からのクロックパルスに同期
して割算値（＝N/K）を累積加算する。したがって、累
積加算器10が次の入力パルスsiによってリセットされる
までの間に、クロックパルスscがＫ個加わるので、（N/
K）Ｋ＝Ｎとなる。すなわち、累積加算器の出力は、入
力パルスの１周期の間で、クロックパルスscが加わるた
びにN/K（＜１）の刻み幅でもって０〜Ｎまで変化す
る。したがって、０〜１、１〜２、…、（Ｎ−１）〜Ｎ
の各区間をそれぞれ１周期とするパルス出力を取り出す
ことができれば、これが入力パルスをＮ倍周した出力パ
ルスとなる。ここで、累積加算器10の出力データは、２
進数であるから、いま、パラレルのバイナリデータ出力
端子の内の20桁の１桁下の2-1桁の端子Qaに着目する
と、この端子Qaからは、小数点以下が０〜0.5未満の場
合には“L"レベル、0.5〜1.0未満の場合に“H"レベルの
信号が出力されるので、上記のように、０〜１、１〜
２、…、（Ｎ−１）〜Ｎの各区間をそれぞれ１周期とす
るパルス出力を取り出すことができる。
セットされた後、発振器２からのクロックパルスに同期
して割算値（＝N/K）を累積加算する。したがって、累
積加算器10が次の入力パルスsiによってリセットされる
までの間に、クロックパルスscがＫ個加わるので、（N/
K）Ｋ＝Ｎとなる。すなわち、累積加算器の出力は、入
力パルスの１周期の間で、クロックパルスscが加わるた
びにN/K（＜１）の刻み幅でもって０〜Ｎまで変化す
る。したがって、０〜１、１〜２、…、（Ｎ−１）〜Ｎ
の各区間をそれぞれ１周期とするパルス出力を取り出す
ことができれば、これが入力パルスをＮ倍周した出力パ
ルスとなる。ここで、累積加算器10の出力データは、２
進数であるから、いま、パラレルのバイナリデータ出力
端子の内の20桁の１桁下の2-1桁の端子Qaに着目する
と、この端子Qaからは、小数点以下が０〜0.5未満の場
合には“L"レベル、0.5〜1.0未満の場合に“H"レベルの
信号が出力されるので、上記のように、０〜１、１〜
２、…、（Ｎ−１）〜Ｎの各区間をそれぞれ１周期とす
るパルス出力を取り出すことができる。
たとえば、倍周率Ｎ＝３、カウンタ４のカウント値Ｋ
＝20とした場合、割算器６の出力Ｎ＝3/20＝0.15となる
ので、累積加算器10の出力は、入力パルスsiの１周期T0
の間で0.15の刻み幅でもって０〜３まで変化する。ここ
で、2-1桁の出力端子Qaからは、小数点以下の値が小数
点以下が０〜0.5未満の場合には“L"レベル、0.5〜1.0
未満の場合に“H"レベルの信号が出力されるので、この
端子Qaからは０〜１、１〜２、２〜３の各区間をそれぞ
れ１周期とするパルス出力が得られ、これは入力パルス
siを３倍周した出力パルスsoとなる。
＝20とした場合、割算器６の出力Ｎ＝3/20＝0.15となる
ので、累積加算器10の出力は、入力パルスsiの１周期T0
の間で0.15の刻み幅でもって０〜３まで変化する。ここ
で、2-1桁の出力端子Qaからは、小数点以下の値が小数
点以下が０〜0.5未満の場合には“L"レベル、0.5〜1.0
未満の場合に“H"レベルの信号が出力されるので、この
端子Qaからは０〜１、１〜２、２〜３の各区間をそれぞ
れ１周期とするパルス出力が得られ、これは入力パルス
siを３倍周した出力パルスsoとなる。
なお、N/Kの値が割り切れない場合には、余りが生じ
るが、その余りは小数点以下の値をとり、これは０〜
１、１〜２、…、（Ｎ−１）〜Ｎの各区間（区間幅１）
ごとに均等に割り振られるので、本例では、入力パルス
siをＮ倍周した出力パルスsoが得られる。この場合、第
２図に示す例では、Ｋ＝20と比較的小さな値としている
ので、クロックパルスscの１周期t0分の影響が大きくな
って、倍周された出力パルスsoの各周期t1、t2、t3ごと
のデューティ比が変動しているが、クロックパルスscの
周波数fcを高めれば、カウント値Ｋが大きくなるので、
デューティ比は略１対１となる。しかも、クロックパル
スscの周波数fcをある程度高く設定しておけば、N/Kの
値が小さくなるので、これに応じて倍周された出力パル
スsoのジッタが小さくなる。
るが、その余りは小数点以下の値をとり、これは０〜
１、１〜２、…、（Ｎ−１）〜Ｎの各区間（区間幅１）
ごとに均等に割り振られるので、本例では、入力パルス
siをＮ倍周した出力パルスsoが得られる。この場合、第
２図に示す例では、Ｋ＝20と比較的小さな値としている
ので、クロックパルスscの１周期t0分の影響が大きくな
って、倍周された出力パルスsoの各周期t1、t2、t3ごと
のデューティ比が変動しているが、クロックパルスscの
周波数fcを高めれば、カウント値Ｋが大きくなるので、
デューティ比は略１対１となる。しかも、クロックパル
スscの周波数fcをある程度高く設定しておけば、N/Kの
値が小さくなるので、これに応じて倍周された出力パル
スsoのジッタが小さくなる。
実施例２ 第３図は第２発明の実施例に係る周波数倍周器のブロ
ック図であり、第１図と対応する部分には同一の符号を
付す。
ック図であり、第１図と対応する部分には同一の符号を
付す。
第３図において、符号12は周波数倍周器の全体を示
し、２は入力パルスsiよりも十分周波数の高いクロック
パルスscを出力する発振器、５は出力パルスsoをカウン
トするとともに、入力パルスsiをリセットパルスとして
入力するカウンタ、７は予め設定された倍周率Ｎと上記
のカウンタ５のカウント値Ｎ′とを比較して後者が前者
よりも大きい場合（Ｎ＜Ｎ′）にはカウントダウン、逆
の場合（Ｎ＞Ｎ′）にはカウントアップの各許容信号を
それぞれ出力する比較器、９は比較器７からの各許容信
号に応じて前記入力パルスsiをカウントアップあるいは
カウントダウンするアップ／ダウンカウンタ、10はアッ
プ／ダウンカウンタ９の出力値を発振器２からのクロッ
クパルスに同期して累積加算するとともに、前記入力パ
ルスsiをリセットパルスとして入力する累積加算器であ
る。
し、２は入力パルスsiよりも十分周波数の高いクロック
パルスscを出力する発振器、５は出力パルスsoをカウン
トするとともに、入力パルスsiをリセットパルスとして
入力するカウンタ、７は予め設定された倍周率Ｎと上記
のカウンタ５のカウント値Ｎ′とを比較して後者が前者
よりも大きい場合（Ｎ＜Ｎ′）にはカウントダウン、逆
の場合（Ｎ＞Ｎ′）にはカウントアップの各許容信号を
それぞれ出力する比較器、９は比較器７からの各許容信
号に応じて前記入力パルスsiをカウントアップあるいは
カウントダウンするアップ／ダウンカウンタ、10はアッ
プ／ダウンカウンタ９の出力値を発振器２からのクロッ
クパルスに同期して累積加算するとともに、前記入力パ
ルスsiをリセットパルスとして入力する累積加算器であ
る。
次に、上記構成の周波数倍周器12の動作について説明
する。
する。
この周波数倍周器12では、カウンタ54が入力パルスsi
の立ち上がりによりリセットされ、その時点から出力パ
ルスsoをカウントする。そして、次の入力パルスsiの立
ち上がりのタイミングでカウンタ５のカウント値Ｎ′が
比較器７に取り込まれる。比較器７は、予め設定された
倍周率Ｎとカウンタ５で得られたカウント値Ｎ′とを比
較して後者が前者よりも大きい場合（Ｎ＜Ｎ′）には
“L"レベルのカウント許容信号を、逆の場合（Ｎ＞
Ｎ′）には“H"レベルのカウント許容信号を出力する。
の立ち上がりによりリセットされ、その時点から出力パ
ルスsoをカウントする。そして、次の入力パルスsiの立
ち上がりのタイミングでカウンタ５のカウント値Ｎ′が
比較器７に取り込まれる。比較器７は、予め設定された
倍周率Ｎとカウンタ５で得られたカウント値Ｎ′とを比
較して後者が前者よりも大きい場合（Ｎ＜Ｎ′）には
“L"レベルのカウント許容信号を、逆の場合（Ｎ＞
Ｎ′）には“H"レベルのカウント許容信号を出力する。
アップ／ダウンカウンタ９は、比較器７から“L"レベ
ルのカウント許容信号が加えられた場合には入力パルス
siが加わるたびにこれをカウントダウンし、逆に“H"レ
ベルのカウント許容信号が加えられた場合には、入力パ
ルスsiが加わるたびにこれをカウントアップする。ま
た、比較器７で両者Ｎ′、Ｎが等しいときには（Ｎ′＝
Ｎ）、アップ／ダウンカウンタ９は動作を停止する。そ
して、アップ／ダウンカウンタ９のカウント値Ｍが累積
加算器10に与えられる。
ルのカウント許容信号が加えられた場合には入力パルス
siが加わるたびにこれをカウントダウンし、逆に“H"レ
ベルのカウント許容信号が加えられた場合には、入力パ
ルスsiが加わるたびにこれをカウントアップする。ま
た、比較器７で両者Ｎ′、Ｎが等しいときには（Ｎ′＝
Ｎ）、アップ／ダウンカウンタ９は動作を停止する。そ
して、アップ／ダウンカウンタ９のカウント値Ｍが累積
加算器10に与えられる。
累積加算器10は、入力パルスsiの立ち上がりによりリ
セットされた後、発振器２からのクロックパルスscに同
期してアップ／ダウンカウンタ９からのカウント値Ｍを
累積加算する。累積加算器10には、次の入力パルスsiで
リセットされる１周期T0の間に、クロックパルスscがＫ
個加わるので、Ｍ・Ｋ＝Ｎ′となるが、Ｎ′≠Ｎの場合
には、アップ／ダウンカウンタ９が上述のようなアップ
カウントまたはダウンカウントするため、そのカウント
値Ｍが変更される。したがって、時間経過とともに、ア
ップ／ダウンカウンタ９のカウント値Ｍは次第に収束さ
れ、Ｎ′＝Ｎに収束した時点でＭ＝N/Kとなる。
セットされた後、発振器２からのクロックパルスscに同
期してアップ／ダウンカウンタ９からのカウント値Ｍを
累積加算する。累積加算器10には、次の入力パルスsiで
リセットされる１周期T0の間に、クロックパルスscがＫ
個加わるので、Ｍ・Ｋ＝Ｎ′となるが、Ｎ′≠Ｎの場合
には、アップ／ダウンカウンタ９が上述のようなアップ
カウントまたはダウンカウントするため、そのカウント
値Ｍが変更される。したがって、時間経過とともに、ア
ップ／ダウンカウンタ９のカウント値Ｍは次第に収束さ
れ、Ｎ′＝Ｎに収束した時点でＭ＝N/Kとなる。
この場合も、累積加算器10のパラレルのバイナリデー
タ出力端子の内の20桁の１桁下の2-1桁の端子Qaを選択
すれば、実施例１の場合と同様に、この端子Qaからは入
力パルスsiをＮ倍周した出力パルスsoが得られる。
タ出力端子の内の20桁の１桁下の2-1桁の端子Qaを選択
すれば、実施例１の場合と同様に、この端子Qaからは入
力パルスsiをＮ倍周した出力パルスsoが得られる。
実施例３ 第４図は第３発明の実施例に係る周波数倍周器のブロ
ック図であり、第１図および第３図に対応する部分には
同一の符号を付す。
ック図であり、第１図および第３図に対応する部分には
同一の符号を付す。
第４図において、符号13は周波数倍周器の全体を示
し、５はカウンタ、７は比較器、９はアップ／ダウンカ
ウンタであり、これらの構成は実施例２の場合と同様で
あるから説明を省略する。
し、５はカウンタ、７は比較器、９はアップ／ダウンカ
ウンタであり、これらの構成は実施例２の場合と同様で
あるから説明を省略する。
この実施例３の特徴は、実施例２における累積加算器
10に代えて、アップ／ダウンカウンタ９の出力値ＭをD/
A変換するD/A変換器12と、このD/A変換器12の出力電圧
に応じた周波数のパルスを出力する電圧制御発振器（VC
O）14とを設けていることである。
10に代えて、アップ／ダウンカウンタ９の出力値ＭをD/
A変換するD/A変換器12と、このD/A変換器12の出力電圧
に応じた周波数のパルスを出力する電圧制御発振器（VC
O）14とを設けていることである。
次に、上記構成の周波数倍周器13の動作について説明
する。
する。
この周波数倍周器13では、カウンタ５、比較器７およ
びアップ／ダウンカウンタ９の各動作は、実施例２の場
合と同様であって、アップ／ダウンカウンタ９のカウン
ト値ＭがD/A変換器12に与えられる。D/A変換器12は、こ
のカウント値Ｍをアナログ化するので、カウント値Ｍに
対応する電圧が電圧制御発振器14に加わる。電圧制御発
振器14は、この入力電圧に応じた周波数をもつ出力パル
スを発生する。入力パルスsiに対して、電圧制御発振器
14の出力パルスsoの倍周率Ｎ′が比較器７に対して予め
設定した倍周率Ｎと不一致（Ｎ′≠Ｎ）の場合には、第
２発明の場合と同様に、アップ／ダウンカウンタ９のカ
ウント値Ｍが変更されるので、アップ／ダウンカウンタ
９のカウント値は次第に収束され、Ｎ′＝Ｎとなったと
きにＭ＝N/Kとなる。したがって、N/Kに対応する値の電
圧が加わった場合には入力パルスsiのＮ倍の周波数をも
つ出力パルスsoが発生するように電圧制御発振器14の発
振周波数を予め設定しておけば、アップ／ダウンカウン
タ９のカウント値Ｍが収束した状態で、電圧制御発振器
14からは入力パルスsiをＮ倍周した出力パルスsoが発生
される。
びアップ／ダウンカウンタ９の各動作は、実施例２の場
合と同様であって、アップ／ダウンカウンタ９のカウン
ト値ＭがD/A変換器12に与えられる。D/A変換器12は、こ
のカウント値Ｍをアナログ化するので、カウント値Ｍに
対応する電圧が電圧制御発振器14に加わる。電圧制御発
振器14は、この入力電圧に応じた周波数をもつ出力パル
スを発生する。入力パルスsiに対して、電圧制御発振器
14の出力パルスsoの倍周率Ｎ′が比較器７に対して予め
設定した倍周率Ｎと不一致（Ｎ′≠Ｎ）の場合には、第
２発明の場合と同様に、アップ／ダウンカウンタ９のカ
ウント値Ｍが変更されるので、アップ／ダウンカウンタ
９のカウント値は次第に収束され、Ｎ′＝Ｎとなったと
きにＭ＝N/Kとなる。したがって、N/Kに対応する値の電
圧が加わった場合には入力パルスsiのＮ倍の周波数をも
つ出力パルスsoが発生するように電圧制御発振器14の発
振周波数を予め設定しておけば、アップ／ダウンカウン
タ９のカウント値Ｍが収束した状態で、電圧制御発振器
14からは入力パルスsiをＮ倍周した出力パルスsoが発生
される。
＜発明の効果＞ 本発明によれば、次の効果が得られる。
（ｉ）第１〜第３発明のいずれにおいても、PLL回路の
ような位相比較器やローパスフィルタが不要であって、
回路設計が比較的容易で、温度ドリフト等の影響も少な
く安定した周波数をもつ出力パルスが得られる。
ような位相比較器やローパスフィルタが不要であって、
回路設計が比較的容易で、温度ドリフト等の影響も少な
く安定した周波数をもつ出力パルスが得られる。
（ii）特に、第１および第２発明においては、他の回路
（たとえばCPU）の発振器から出力されるクロックパル
スを共用するようにすれば、倍周された出力パルスを他
の回路の動作と完全に同期させることができる。
（たとえばCPU）の発振器から出力されるクロックパル
スを共用するようにすれば、倍周された出力パルスを他
の回路の動作と完全に同期させることができる。
（iii）また、第１発明においては、倍周された出力パ
ルスのジッタは、クロックパルスの周波数をfcとすれば
1/fcとなり、クロックパルスの周波数を高く設定するこ
とでジッタを極めて少なくすることができる。
ルスのジッタは、クロックパルスの周波数をfcとすれば
1/fcとなり、クロックパルスの周波数を高く設定するこ
とでジッタを極めて少なくすることができる。
（iv）さらに、第２発明においては、出力パルスをカウ
ンタにフィードバックする帰還型であるので、アップ／
ダウンカウンタが一定値に収束するまでにある程度の時
間がかかるが、第１発明のような割算器が不要であるか
ら、回路構成が簡単になる利点がある。
ンタにフィードバックする帰還型であるので、アップ／
ダウンカウンタが一定値に収束するまでにある程度の時
間がかかるが、第１発明のような割算器が不要であるか
ら、回路構成が簡単になる利点がある。
第１図ないし第４図は本発明の実施例を示し、第１図は
第１発明の実施例１に係る周波数倍周器のブロック図、
第２図は第１図の周波数倍周器の動作説明に供するタイ
ミングチャート、第３図は第２発明の実施例２に係る周
波数倍周器のブロック図、第４図は第３発明の実施例３
に係る周波数倍周器のブロック図である。 第５図は従来のPLL回路を用いた周波数倍周器のブロッ
ク図である。 11、12、13…周波数倍周器、２…発振器、４、５…カウ
ンタ、６…割算器、７…比較器、９…アップ／ダウンカ
ウンタ、10…累積加算器、12…D/A変換器、14…電圧制
御発振器（VCO）。
第１発明の実施例１に係る周波数倍周器のブロック図、
第２図は第１図の周波数倍周器の動作説明に供するタイ
ミングチャート、第３図は第２発明の実施例２に係る周
波数倍周器のブロック図、第４図は第３発明の実施例３
に係る周波数倍周器のブロック図である。 第５図は従来のPLL回路を用いた周波数倍周器のブロッ
ク図である。 11、12、13…周波数倍周器、２…発振器、４、５…カウ
ンタ、６…割算器、７…比較器、９…アップ／ダウンカ
ウンタ、10…累積加算器、12…D/A変換器、14…電圧制
御発振器（VCO）。
Claims (3)
- 【請求項１】入力パルスに位相同期しかつこの入力パル
スをＮ倍周した出力パルスを発生する周波数倍周器にお
いて、 入力パルスよりも十分周波数の高いクロックパルスを出
力する発振器（２）と、 この発振器（２）からのクロックパルスをクロックと
し、前記入力パルスをリセットパルスとして、前記入力
パルスの１周期ごとにクロックパルスの数Ｋをカウント
して出力するカウンタ（４）と、 このカウンタ（４）のカウント値Ｋでもって予め設定さ
れた倍周率Ｎを前記入力パルスの１周期ごとに割り算し
て出力する割算器（６）と、 この割算器（６）の出力値（＝N/K）を前記発振器
（２）からのクロックパルスに同期して前記入力パルス
の１周期ごとにその期間の間累積加算し、パラレルのバ
イナリデータ出力端子の内の20桁の１桁下の2-1桁の出
力端子の信号を前記入力パルスのＮ倍周パルスとして出
力する累積加算器（10）と、 を備えることを特徴とする周波数倍周器。 - 【請求項２】入力パルスに位相同期しかつこの入力パル
スをＮ倍周した出力パルスを発生する周波数倍周器にお
いて、 入力パルスよりも十分周波数の高いクロックパルスを出
力する発振器（２）と、 前記出力パルスをクロックとし、前記入力パルスをリセ
ットパルスとして、前記入力パルスの１周期ごとに出力
パルスの数をカウントして出力するカウンタ（５）と、 予め設定された倍周率Ｎとこのカウンタ（５）のカウン
ト値Ｎ′とを比較して後者が前者よりも大きい場合（Ｎ
＜Ｎ′）にはカウントダウン、逆の場合（Ｎ＞Ｎ′）に
はカウントアップの各許容信号をそれぞれ出力する比較
器（７）と、 この比較器（７）からの各許容信号に応じて前記入力パ
ルスをカウントアップあるいはカウントダウンするアッ
プ／ダウンカウンタ（９）と、 このアップ／ダウンカウンタ（９）の出力値を前記発振
器（２）からのクロックパルスに同期して前記入力パル
スの１周期ごとにその期間の間累積加算し、パラレルの
バイナリデータ出力端子の内の20桁の１桁下の2-1桁の
出力端子の信号を前記入力パルスのＮ倍周パルスとして
出力する累積加算器（10）と、 を備えることを特徴とする周波数倍周器。 - 【請求項３】入力パルスに位相同期しかつこの入力パル
スをＮ倍周した出力パルスを発生する周波数倍周器にお
いて、 前記出力パルスをクロックとし、前記入力パルスをリセ
ットパルスとして、前記入力パルスの１周期ごとに出力
パルスの数をカウントして出力するカウンタ（５）と、 予め設定された倍周率Ｎとこのカウンタ（５）のカウン
ト値Ｎ′とを比較して後者が前者よりも大きい場合（Ｎ
＜Ｎ′）にはカウントダウン、逆の場合（Ｎ＞Ｎ′）に
はカウントアップの各許容信号をそれぞれ出力する比較
器（７）と、 この比較器（７）からの各許容信号に応じて前記入力パ
ルスをカウントアップあるいはカウントダウンするアッ
プ／ダウンカウンタ（９）と、 このアップ／ダウンカウンタ（９）の出力値をD/A変換
するD/A変換器（12）と、 このD/A変換器（12）の出力電圧に応じた周波数のパル
スを出力する電圧制御発振器（14）と、 を備えることを特徴とする周波数倍周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26905890A JP2916943B2 (ja) | 1990-10-05 | 1990-10-05 | 周波数倍周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26905890A JP2916943B2 (ja) | 1990-10-05 | 1990-10-05 | 周波数倍周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04144416A JPH04144416A (ja) | 1992-05-18 |
| JP2916943B2 true JP2916943B2 (ja) | 1999-07-05 |
Family
ID=17467076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26905890A Expired - Fee Related JP2916943B2 (ja) | 1990-10-05 | 1990-10-05 | 周波数倍周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2916943B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109327210A (zh) * | 2018-09-29 | 2019-02-12 | 深圳市新川电气技术有限公司 | 脉冲信号产生方法及装置 |
-
1990
- 1990-10-05 JP JP26905890A patent/JP2916943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04144416A (ja) | 1992-05-18 |
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|---|---|---|---|
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