JP2924735B2 - パイプライン演算装置及びデコーダ装置 - Google Patents
パイプライン演算装置及びデコーダ装置Info
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- JP2924735B2 JP2924735B2 JP26040995A JP26040995A JP2924735B2 JP 2924735 B2 JP2924735 B2 JP 2924735B2 JP 26040995 A JP26040995 A JP 26040995A JP 26040995 A JP26040995 A JP 26040995A JP 2924735 B2 JP2924735 B2 JP 2924735B2
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Description
【０００１】
【発明の属する技術分野】本発明はパイプライン演算装
置における条件分岐のための技術に関する。
置における条件分岐のための技術に関する。
【０００２】
【従来の技術】従来、演算機能をフェッチ（命令読み出
し；ＩＦ）、デコード（命令解読；ＤＥＣ）、演算（Ｅ
ＸＥ）、メモリアクセス（ＭＡ）、ライトバック（Ｗ
Ｂ）の複数ステージに分け、並列して各ステージの処理
を行うことにより、複数の命令処理サイクルを部分的に
重複したタイミングで実行するパイプライン処理方式を
採用したマイクロプロセッサが知られている。
し；ＩＦ）、デコード（命令解読；ＤＥＣ）、演算（Ｅ
ＸＥ）、メモリアクセス（ＭＡ）、ライトバック（Ｗ
Ｂ）の複数ステージに分け、並列して各ステージの処理
を行うことにより、複数の命令処理サイクルを部分的に
重複したタイミングで実行するパイプライン処理方式を
採用したマイクロプロセッサが知られている。
【０００３】例えば、５段パイプライン処理方式を採用
したマイクロプロセッサの命令処理サイクルと各ステー
ジとの関係を模式的に示すと図４に示すようになる。こ
の例において、今、ｎ番目の命令処理サイクルにおいて
条件分岐命令がフェッチされたとすると、当該条件分岐
命令をＤＥＣステージで復号し、一つ前のｎ−１番目の
命令処理サイクルのＥＸＥステージの演算結果を待ち、
当該ｎ番目の命令処理サイクル中のＤＥＣステージに
て、この演算結果と分岐条件とを比較してから分岐先ア
ドレスの演算ステージに進むようになっている。
したマイクロプロセッサの命令処理サイクルと各ステー
ジとの関係を模式的に示すと図４に示すようになる。こ
の例において、今、ｎ番目の命令処理サイクルにおいて
条件分岐命令がフェッチされたとすると、当該条件分岐
命令をＤＥＣステージで復号し、一つ前のｎ−１番目の
命令処理サイクルのＥＸＥステージの演算結果を待ち、
当該ｎ番目の命令処理サイクル中のＤＥＣステージに
て、この演算結果と分岐条件とを比較してから分岐先ア
ドレスの演算ステージに進むようになっている。
【０００４】
【発明が解決しようとする課題】このため、ｎ番目の命
令処理サイクルのＤＥＣステージは、ｎ−１番目の命令
処理サイクルの演算結果が得られるまでの時間と、その
後の条件分岐の比較時間との総和となり、時間的に長い
ステージＬとなる。パイプライン処理では、いずれか最
長時間を要するステージの長さにより、他のステージの
長さも律速されることとなる。かかる事情により、従来
は、各ステージの所要時間が長くなり、処理時間を速め
ることができないという問題がある。
令処理サイクルのＤＥＣステージは、ｎ−１番目の命令
処理サイクルの演算結果が得られるまでの時間と、その
後の条件分岐の比較時間との総和となり、時間的に長い
ステージＬとなる。パイプライン処理では、いずれか最
長時間を要するステージの長さにより、他のステージの
長さも律速されることとなる。かかる事情により、従来
は、各ステージの所要時間が長くなり、処理時間を速め
ることができないという問題がある。
【０００５】そこで、本発明は、条件分岐のための比較
処理を効率よく実施し、処理時間を速めることを目的と
する。
処理を効率よく実施し、処理時間を速めることを目的と
する。
【０００６】
【課題を解決するための手段】かかる目的を達成するた
めに、請求項１の発明では、パイプライン演算装置にお
いて、デコーダ装置は、分岐命令をフェッチしたとき、
分岐命令をフェッチした命令処理サイクルの演算ステー
ジにて分岐先アドレスの演算を実行し、分岐先アドレス
の演算と並行して条件比較を実行する。
めに、請求項１の発明では、パイプライン演算装置にお
いて、デコーダ装置は、分岐命令をフェッチしたとき、
分岐命令をフェッチした命令処理サイクルの演算ステー
ジにて分岐先アドレスの演算を実行し、分岐先アドレス
の演算と並行して条件比較を実行する。
【０００７】これにより、従来、各ステージの長さを律
速していたデコードステージの長さが短くなり、全体の
処理時間を短縮することができる。上記目的を達成する
ため、特に、請求項２の発明の様に、レジスタ群及びデ
コーダ群を備え、データパス側の演算部等の各ユニット
を制御することによりパイプライン処理の各ステージを
制御するデコーダ装置において、分岐条件判断用の比較
器を、演算ステージを制御するために設けられたレジス
タと並列に配置し、分岐命令をフェッチしたとき、レジ
スタにて分岐先アドレスの演算を行うとともに、比較器
にて条件比較を行うことにより、分岐先アドレスの演算
と並行して条件比較を実行するとよい。また、請求項３
の発明の様に、デコードステージによる分岐命令のデコ
ード結果を記憶する条件レジスタと、演算ステージによ
る演算結果フラグをデータパスを介して記憶するフラグ
レジスタとを、デコードステージ制御部分と前記比較器
との間に位置するように配置し、これら条件レジスタ及
びフラグレジスタの記憶内容を比較器に入力するように
構成するとよい。
速していたデコードステージの長さが短くなり、全体の
処理時間を短縮することができる。上記目的を達成する
ため、特に、請求項２の発明の様に、レジスタ群及びデ
コーダ群を備え、データパス側の演算部等の各ユニット
を制御することによりパイプライン処理の各ステージを
制御するデコーダ装置において、分岐条件判断用の比較
器を、演算ステージを制御するために設けられたレジス
タと並列に配置し、分岐命令をフェッチしたとき、レジ
スタにて分岐先アドレスの演算を行うとともに、比較器
にて条件比較を行うことにより、分岐先アドレスの演算
と並行して条件比較を実行するとよい。また、請求項３
の発明の様に、デコードステージによる分岐命令のデコ
ード結果を記憶する条件レジスタと、演算ステージによ
る演算結果フラグをデータパスを介して記憶するフラグ
レジスタとを、デコードステージ制御部分と前記比較器
との間に位置するように配置し、これら条件レジスタ及
びフラグレジスタの記憶内容を比較器に入力するように
構成するとよい。
【０００８】このデコーダ装置によれば、分岐条件の成
立／不成立の比較は、当該分岐命令をフェッチした命令
処理サイクルのデコードステージではなく、演算ステー
ジにて分岐先アドレスの演算と並行して実行されること
になる。このように、請求項１，２の発明では、演算結
果と分岐条件との比較を、分岐命令を受けた命令処理サ
イクルのデコードステージで行うのではなく、分岐先ア
ドレスの演算と並行して次の命令処理サイクルのデコー
ドステージで行うようにすることにより、デコードステ
ージの演算待ち時間を無くし、処理の高速化を図るもの
である。
立／不成立の比較は、当該分岐命令をフェッチした命令
処理サイクルのデコードステージではなく、演算ステー
ジにて分岐先アドレスの演算と並行して実行されること
になる。このように、請求項１，２の発明では、演算結
果と分岐条件との比較を、分岐命令を受けた命令処理サ
イクルのデコードステージで行うのではなく、分岐先ア
ドレスの演算と並行して次の命令処理サイクルのデコー
ドステージで行うようにすることにより、デコードステ
ージの演算待ち時間を無くし、処理の高速化を図るもの
である。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態を説明
する。実施の形態として説明するマイクロプロセッサ
は、図１に示すように構成される。このマイクロプロセ
ッサは、アドレスバス４のデータに従つて、メモリ（図
示せず）からデータバス３を経由して命令を読み込み解
読するデコーダ１と、デコーダ１から制御バス５によっ
て制御されるデータパス２とからなる。データパス２
は、論理、算術、シフト演算等を行う演算部２−２と演
算結果を格納するレジスタフアイル２−１、及び現在の
プログラムのアドレスをカウントするプログラムカウン
タ２−３等のユニットからなる。また、演算結果のフラ
グはフラグバス６によりデコーダ１に接続されている。
このように、マイクロプロセッサの全体構成自体は一般
的なものである。
する。実施の形態として説明するマイクロプロセッサ
は、図１に示すように構成される。このマイクロプロセ
ッサは、アドレスバス４のデータに従つて、メモリ（図
示せず）からデータバス３を経由して命令を読み込み解
読するデコーダ１と、デコーダ１から制御バス５によっ
て制御されるデータパス２とからなる。データパス２
は、論理、算術、シフト演算等を行う演算部２−２と演
算結果を格納するレジスタフアイル２−１、及び現在の
プログラムのアドレスをカウントするプログラムカウン
タ２−３等のユニットからなる。また、演算結果のフラ
グはフラグバス６によりデコーダ１に接続されている。
このように、マイクロプロセッサの全体構成自体は一般
的なものである。
【００１０】この実施の形態では、デコーダ１として図
２に示すような構成のデコーダユニットを採用してい
る。即ち、デコーダ１は、データバス３からの命令を格
納する命令レジスタ１−１と、命令レジスタ１−１の値
と現在の制御状態及び比較信号１−１３により変化する
状態レジスタ１−２と、条件分岐命令の条件を記憶する
条件レジスタ１−３と、データパス２からフラグバス６
を通じて入力される演算結果フラグを記憶するフラグレ
ジスタ１−４と、これら条件レジスタ１−３及びフラグ
レジスタ１−４の記憶内容を比較して比較信号１−１３
を出力する比較器１−５と、演算ステージ、メモリアク
セスステージ及びライトバックステージの制御情報を保
持するためのＥＸＥレジスタ１−７、ＭＡレジスタ１−
９及びＷＢレジスタ１−１１と、各ステージの制御情報
をデコードして制御バス５を介してデータパス２の各ユ
ニットへと制御信号を送出するＤＥＣデコーダ１−６、
ＥＸＥデコーダ１−８、ＭＡデコーダ１−１０及びＷＢ
デコーダ１−１２からなる。尚、各レジスタはシステム
クロック（図示せず）に同期して動作する。
２に示すような構成のデコーダユニットを採用してい
る。即ち、デコーダ１は、データバス３からの命令を格
納する命令レジスタ１−１と、命令レジスタ１−１の値
と現在の制御状態及び比較信号１−１３により変化する
状態レジスタ１−２と、条件分岐命令の条件を記憶する
条件レジスタ１−３と、データパス２からフラグバス６
を通じて入力される演算結果フラグを記憶するフラグレ
ジスタ１−４と、これら条件レジスタ１−３及びフラグ
レジスタ１−４の記憶内容を比較して比較信号１−１３
を出力する比較器１−５と、演算ステージ、メモリアク
セスステージ及びライトバックステージの制御情報を保
持するためのＥＸＥレジスタ１−７、ＭＡレジスタ１−
９及びＷＢレジスタ１−１１と、各ステージの制御情報
をデコードして制御バス５を介してデータパス２の各ユ
ニットへと制御信号を送出するＤＥＣデコーダ１−６、
ＥＸＥデコーダ１−８、ＭＡデコーダ１−１０及びＷＢ
デコーダ１−１２からなる。尚、各レジスタはシステム
クロック（図示せず）に同期して動作する。
【００１１】このデコーダ１の構成上の特徴は、比較器
１−５の配置にある。比較器１−５は、図示の様に、Ｅ
ＸＥレジスタ１−７と並列位置となるように配置されて
いる。従って、ＥＸＥレジスタ１−７及びＥＸＥデコー
ダ１−８による演算ステージの制御実行中に比較器１−
５で条件比較を並行して行うことができる。
１−５の配置にある。比較器１−５は、図示の様に、Ｅ
ＸＥレジスタ１−７と並列位置となるように配置されて
いる。従って、ＥＸＥレジスタ１−７及びＥＸＥデコー
ダ１−８による演算ステージの制御実行中に比較器１−
５で条件比較を並行して行うことができる。
【００１２】このような構成のデコーダ１を備えたマイ
クロプロセッサにおけるパイプライン処理を図３の模式
図で説明する。このマイクロプロセッサでは、図示の様
に、各命令処理サイクルは、演算機能をフェッチ（Ｉ
Ｆ）、デコード（ＤＥＣ）、演算（ＥＸＥ）、メモリア
クセス（ＭＡ）、ライトバック（ＷＢ）の５つのステー
ジに分け、並列して各ステージの処理を行うことによ
り、複数の命令処理サイクルを部分的に重複したタイミ
ングで実行する５段パイプライン処理が採用されてい
る。
クロプロセッサにおけるパイプライン処理を図３の模式
図で説明する。このマイクロプロセッサでは、図示の様
に、各命令処理サイクルは、演算機能をフェッチ（Ｉ
Ｆ）、デコード（ＤＥＣ）、演算（ＥＸＥ）、メモリア
クセス（ＭＡ）、ライトバック（ＷＢ）の５つのステー
ジに分け、並列して各ステージの処理を行うことによ
り、複数の命令処理サイクルを部分的に重複したタイミ
ングで実行する５段パイプライン処理が採用されてい
る。
【００１３】ここで、図示（Ａ）の様に、ｎ番目の命令
処理サイクルで条件分岐命令がフェッチされると、この
サイクルのデコードステージでは、命令の解読だけを行
いｎ−１番目のサイクルの演算結果と分岐条件との比較
は行わない。そして、そのまま演算ステージへ移行して
分岐先のアドレス計算を行う。
処理サイクルで条件分岐命令がフェッチされると、この
サイクルのデコードステージでは、命令の解読だけを行
いｎ−１番目のサイクルの演算結果と分岐条件との比較
は行わない。そして、そのまま演算ステージへ移行して
分岐先のアドレス計算を行う。
【００１４】条件分岐命令の分岐条件は、ＤＥＣデコー
ダ１−６から条件レジスタ１−３へ送り込まれ、格納さ
れる。また、ｎ−１番目の命令処理サイクル中の演算フ
ラグ結果は、データパス２からフラグバス６を介してフ
ラグレジスタ１−４へ格納される。そして、これら条件
レジスタ１−３の分岐条件とフラグレジスタ１−４の演
算フラグ結果が比較器１−５に入力され、条件成立／不
成立を比較した結果が出力される。この比較は、ＥＸＥ
レジスタ１−７及びＥＸＥデコーダ１−８がデータパス
２側に分岐先アドレスの演算処理を実行させているタイ
ミングにて実行されることになる。
ダ１−６から条件レジスタ１−３へ送り込まれ、格納さ
れる。また、ｎ−１番目の命令処理サイクル中の演算フ
ラグ結果は、データパス２からフラグバス６を介してフ
ラグレジスタ１−４へ格納される。そして、これら条件
レジスタ１−３の分岐条件とフラグレジスタ１−４の演
算フラグ結果が比較器１−５に入力され、条件成立／不
成立を比較した結果が出力される。この比較は、ＥＸＥ
レジスタ１−７及びＥＸＥデコーダ１−８がデータパス
２側に分岐先アドレスの演算処理を実行させているタイ
ミングにて実行されることになる。
【００１５】従って、見方によっては、図示の模式図の
様に、ｎ＋１番目の命令処理サイクルのＤＥＣステージ
で分岐条件成立／不成立の比較が行われるといってよ
い。こうして比較した結果、条件が成立している場合に
は、ｎ＋１番目の演算処理サイクルにおけるＥＸＥステ
ージの実行は、比較器１−５の出力により、ＥＸＥデコ
ーダ１−８を介して破棄される。また、ＭＡステージ、
ＷＢステージの実行も比較器１−５の出力がＭＡレジス
タ１−９及びＷＢレジスタ１−１１に伝搬されることに
より、破棄される。
様に、ｎ＋１番目の命令処理サイクルのＤＥＣステージ
で分岐条件成立／不成立の比較が行われるといってよ
い。こうして比較した結果、条件が成立している場合に
は、ｎ＋１番目の演算処理サイクルにおけるＥＸＥステ
ージの実行は、比較器１−５の出力により、ＥＸＥデコ
ーダ１−８を介して破棄される。また、ＭＡステージ、
ＷＢステージの実行も比較器１−５の出力がＭＡレジス
タ１−９及びＷＢレジスタ１−１１に伝搬されることに
より、破棄される。
【００１６】次のｎ＋２番目の命令は、比較信号１−１
３が状態レジスタ１−２の値を変化させることにより、
ＮＯＰ命令に変更される。そして、ｎ＋３番目の命令処
理サイクルでｎ番目のＥＸＥステージで計算された分岐
先アドレスがアドレスバス４に出力され、プログラムの
変更が行われる。
３が状態レジスタ１−２の値を変化させることにより、
ＮＯＰ命令に変更される。そして、ｎ＋３番目の命令処
理サイクルでｎ番目のＥＸＥステージで計算された分岐
先アドレスがアドレスバス４に出力され、プログラムの
変更が行われる。
【００１７】なお、ｎ番目の命令処理サイクルのＭＡス
テージ及びＷＢステージの実行も比較信号１−１３によ
って破棄される。一方、条件が不成立の場合は、図示
（Ｂ）の様に、ｎ＋１番目の命令をそのまま実行し、飛
び先の変更は行わない。
テージ及びＷＢステージの実行も比較信号１−１３によ
って破棄される。一方、条件が不成立の場合は、図示
（Ｂ）の様に、ｎ＋１番目の命令をそのまま実行し、飛
び先の変更は行わない。
【００１８】以上のような構成により、条件分岐命令を
フェッチした処理サイクルのデコーダステージの長さ
は、図３に示す様に、演算時間と比較時間の総和ではな
く、演算時間にのみ律速され、処理時間は速くなる。
フェッチした処理サイクルのデコーダステージの長さ
は、図３に示す様に、演算時間と比較時間の総和ではな
く、演算時間にのみ律速され、処理時間は速くなる。
【図１】 発明の実施の形態におけるマイクロプロセッ
サの全体構成を示すブロック図である。
サの全体構成を示すブロック図である。
【図２】 発明の実施の形態におけるデコーダユニット
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】 発明の実施の形態におけるパイプライン処理
の動作を示す模式図である。
の動作を示す模式図である。
【図４】 従来例におけるパイプライン処理の動作を示
す模式図である。
す模式図である。
１・・・デコーダ、１−１・・・命令レジスタ、１−２
・・・状態レジスタ、１−３・・・条件レジスタ、１−
４・・・フラグレジスタ、１−５・・・比較器、１−６
・・・ＤＥＣデコーダ、１−７・・・ＥＸＥレジスタ、
１−８・・・ＥＸＥデコーダ、１−９・・・ＭＡレジス
タ、１−１０・・・ＭＡデコーダ、１−１１・・・ＷＢ
レジスタ、１−１２・・・ＷＢデコーダ、１−１３・・
・比較信号、２・・・データパス、２−１・・・レジス
タフアイル、２−２・・・演算部、３・・・データバ
ス、４・・・アドレスバス、５・・・制御バス、６・・
・フラグバス。
・・・状態レジスタ、１−３・・・条件レジスタ、１−
４・・・フラグレジスタ、１−５・・・比較器、１−６
・・・ＤＥＣデコーダ、１−７・・・ＥＸＥレジスタ、
１−８・・・ＥＸＥデコーダ、１−９・・・ＭＡレジス
タ、１−１０・・・ＭＡデコーダ、１−１１・・・ＷＢ
レジスタ、１−１２・・・ＷＢデコーダ、１−１３・・
・比較信号、２・・・データパス、２−１・・・レジス
タフアイル、２−２・・・演算部、３・・・データバ
ス、４・・・アドレスバス、５・・・制御バス、６・・
・フラグバス。
フロントページの続き (56)参考文献 特開 平５−73310（ＪＰ，Ａ) 特開 平４−60720（ＪＰ，Ａ) 特開 平５−224926（ＪＰ，Ａ) 特開 平６−161751（ＪＰ，Ａ) 特開 昭62−54342（ＪＰ，Ａ) 特開 平２−47725（ＪＰ，Ａ) 特開 昭62−226232（ＪＰ，Ａ) ヘネシー＆パターソン「コンピュー タ・アーキテクチャ −設計・実現・評 価の定量的アプローチ」、日経ＢＰ社、 平成５年（1993年）５月31日、ｐ．191 −195，243−249，262−266 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38
Claims (3)
- 【請求項１】 演算機能を複数のステージに分け、並列
して各ステージの処理を行うことにより、複数の命令処
理サイクルを部分的に重複したタイミングで実行するパ
イプライン演算装置において、前記各ステージを制御するデコーダ装置を備え、 該デコーダ装置は、 分岐命令をフェッチしたとき、当該
分岐命令をフェッチした命令処理サイクルの演算ステー
ジにて分岐先アドレスの演算を実行し、該分岐先アドレ
スの演算と並行して条件比較を実行することを特徴とす
るパイプライン演算装置。 - 【請求項２】 レジスタ群及びデコーダ群を備え、デー
タパス側の演算部等の各ユニットを制御することにより
パイプライン処理の各ステージを制御するデコーダ装置
において、 分岐条件判断用の比較器を、演算ステージを制御するた
めに設けられたレジスタと並列に配置し、 分岐命令をフェッチしたとき、前記レジスタにて分岐先
アドレスの演算を行うとともに、前記比較器にて条件比
較を行うことにより、前記分岐先アドレスの演算と並行
して前記条件比較を実行 することを特徴とするデコーダ
装置。 - 【請求項３】 請求項２ 記載のデコーダ装置において、 デコードステージによる分岐命令のデコード結果を記憶
する条件レジスタと、演算ステージによる演算結果フラ
グをデータパスを介して記憶するフラグレジスタとを、
デコードステージ制御部分と前記比較器との間に位置す
るように配置し、これら条件レジスタ及びフラグレジス
タの記憶内容を比較器に入力するように構成することを
特徴とするデコーダ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26040995A JP2924735B2 (ja) | 1995-10-06 | 1995-10-06 | パイプライン演算装置及びデコーダ装置 |
| US08/725,709 US6003127A (en) | 1995-10-04 | 1996-10-04 | Pipeline processing apparatus for reducing delays in the performance of processing operations |
| US09/429,022 US6308263B1 (en) | 1995-10-04 | 1999-10-29 | Pipeline processing apparatus for reducing delays in the performance of processing operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26040995A JP2924735B2 (ja) | 1995-10-06 | 1995-10-06 | パイプライン演算装置及びデコーダ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09101890A JPH09101890A (ja) | 1997-04-15 |
| JP2924735B2 true JP2924735B2 (ja) | 1999-07-26 |
Family
ID=17347531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26040995A Expired - Lifetime JP2924735B2 (ja) | 1995-10-04 | 1995-10-06 | パイプライン演算装置及びデコーダ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924735B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000020309A (ja) * | 1998-06-30 | 2000-01-21 | Toshiba Microelectronics Corp | デジタルシグナルプロセッサ |
-
1995
- 1995-10-06 JP JP26040995A patent/JP2924735B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ヘネシー＆パターソン「コンピュータ・アーキテクチャ −設計・実現・評価の定量的アプローチ」、日経ＢＰ社、平成５年（１９９３年）５月３１日、ｐ．１９１−１９５，２４３−２４９，２６２−２６６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09101890A (ja) | 1997-04-15 |
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