JP2924741B2 - 電流検出器付き半導体装置 - Google Patents
電流検出器付き半導体装置Info
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- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は負荷を電流駆動する
半導体素子と同一ペレット上に形成された電流検出素子
とを有する電流検出器付き半導体装置に関するものであ
る。
半導体素子と同一ペレット上に形成された電流検出素子
とを有する電流検出器付き半導体装置に関するものであ
る。
【０００２】
【従来の技術】負荷を電流駆動する半導体素子に流れる
電流値を検出する電流検出素子の従来例としてホール素
子を利用した電流検出器付き半導体装置が知られている
が、図５にそのブロック図を示す。バイポーラトランジ
スタまたはＭＯＳＦＥＴ２１などから成り負荷を電流駆
動する半導体素子は負荷などに接続される出力端子ＯＵ
Ｔおよび半導体素子の基準電位となる接地端子ＧＮＤに
接続され、出力端子ＯＵＴおよび接地端子ＧＮＤの間の
電流路３６近傍にホール素子２６が設けられている。半
導体装置２５の入力端子ＩＮには定電流回路２４と制御
回路２２が接続され、定電流回路２４からはホール素子
２６に定電流が供給されている。電流路３６に流れる電
流に従いホール素子２６にて発生する電圧は制御回路２
２に入力するよう接続され、制御回路２２はＭＯＳＦＥ
Ｔ２１の入力信号を制御する構成になっている。
電流値を検出する電流検出素子の従来例としてホール素
子を利用した電流検出器付き半導体装置が知られている
が、図５にそのブロック図を示す。バイポーラトランジ
スタまたはＭＯＳＦＥＴ２１などから成り負荷を電流駆
動する半導体素子は負荷などに接続される出力端子ＯＵ
Ｔおよび半導体素子の基準電位となる接地端子ＧＮＤに
接続され、出力端子ＯＵＴおよび接地端子ＧＮＤの間の
電流路３６近傍にホール素子２６が設けられている。半
導体装置２５の入力端子ＩＮには定電流回路２４と制御
回路２２が接続され、定電流回路２４からはホール素子
２６に定電流が供給されている。電流路３６に流れる電
流に従いホール素子２６にて発生する電圧は制御回路２
２に入力するよう接続され、制御回路２２はＭＯＳＦＥ
Ｔ２１の入力信号を制御する構成になっている。
【０００３】ホール素子２６近傍のペレット構成につい
ては、特開昭６１−９７５７４号公報にあるが、それに
ついて図６（ａ），（ｂ）に示す。出力端子ＯＵＴと接
地端子ＧＮＤの間の電流路３６を図６に示すようにペレ
ット表面の絶縁膜３５上に数１０μｍ厚のＡｇ層により
Ｃ字状に形成してある。Ｃ字状に形成した電流路３６で
囲まれた領域にはエミッタ電極３３ｂおよびコレクタ電
極３４ｂが形成され、エミッタ電極３３ｂとコレクタ電
極３４ｂを結ぶ線の両側にｎ+ 拡散領域から成る一対の
ホール領域にそれぞれ接続されるホール電極３７−１，
３７−２が形成してある。ここで、コレクタ電極３４ｂ
は定電流回路２４に、エミッタ電極３３ｂは接地端子Ｇ
ＮＤに接続され、一対のホール電極３７−１，３７−２
の他端は制御回路２２に接続されている。
ては、特開昭６１−９７５７４号公報にあるが、それに
ついて図６（ａ），（ｂ）に示す。出力端子ＯＵＴと接
地端子ＧＮＤの間の電流路３６を図６に示すようにペレ
ット表面の絶縁膜３５上に数１０μｍ厚のＡｇ層により
Ｃ字状に形成してある。Ｃ字状に形成した電流路３６で
囲まれた領域にはエミッタ電極３３ｂおよびコレクタ電
極３４ｂが形成され、エミッタ電極３３ｂとコレクタ電
極３４ｂを結ぶ線の両側にｎ+ 拡散領域から成る一対の
ホール領域にそれぞれ接続されるホール電極３７−１，
３７−２が形成してある。ここで、コレクタ電極３４ｂ
は定電流回路２４に、エミッタ電極３３ｂは接地端子Ｇ
ＮＤに接続され、一対のホール電極３７−１，３７−２
の他端は制御回路２２に接続されている。
【０００４】同一ペレット上のＭＯＳＦＥＴ２１から電
気的に分離された約１０μｍ厚のＮ- 型エピタキシャル
層３１にはＰ型拡散領域から成るベース領域３２ａが形
成され、ベース領域３２ａにはＮ+ 型拡散領域から成る
エミッタ領域３３ａが形成されている。また、Ｎ- 型エ
ピタキシャル層３１にはＮ+ 型拡散領域から成るコレク
タ領域３４ｂも形成されている。
気的に分離された約１０μｍ厚のＮ- 型エピタキシャル
層３１にはＰ型拡散領域から成るベース領域３２ａが形
成され、ベース領域３２ａにはＮ+ 型拡散領域から成る
エミッタ領域３３ａが形成されている。また、Ｎ- 型エ
ピタキシャル層３１にはＮ+ 型拡散領域から成るコレク
タ領域３４ｂも形成されている。
【０００５】この構成の電流検出器付き半導体装置に例
えば数Ａの電流を電流方向３９で電流路３６に流したと
き、Ｃ字状の電流路３６の内側では数１０5 ／４π（Ａ
／ｍ）の磁界が磁界方向３８に発生しており、Ｃ字状の
電流路３６で囲まれた領域のさし渡し寸法を例えば５０
μｍとするとコレクタ領域３４ａからエミッタ領域３３
ａに数ｍＡの定電流を流しているときホール電極間には
数１０ｍＶの電圧が出力される。電流路３６を流れる電
流値に相当するホール電圧は制御回路２２に入力され、
検出した電流値によりＭＯＳＦＥＴ２１の入力電圧を制
御したりＰＷＭ制御を行ったりすることで駆動電流を制
御する。
えば数Ａの電流を電流方向３９で電流路３６に流したと
き、Ｃ字状の電流路３６の内側では数１０5 ／４π（Ａ
／ｍ）の磁界が磁界方向３８に発生しており、Ｃ字状の
電流路３６で囲まれた領域のさし渡し寸法を例えば５０
μｍとするとコレクタ領域３４ａからエミッタ領域３３
ａに数ｍＡの定電流を流しているときホール電極間には
数１０ｍＶの電圧が出力される。電流路３６を流れる電
流値に相当するホール電圧は制御回路２２に入力され、
検出した電流値によりＭＯＳＦＥＴ２１の入力電圧を制
御したりＰＷＭ制御を行ったりすることで駆動電流を制
御する。
【０００６】
【発明が解決しようとする課題】図６に示す従来例では
ホール素子のコレクタ領域３４ａからエミッタ領域３３
ａに流れる定電流の方向と一対のホール電極３７−１，
３７−２を結ぶ方向およびホール素子への印加磁界の磁
界方向３８は互いに直交する方向に配置するとき最も効
率よくホール電圧が得られるため、ホール素子をペレッ
ト表面に形成しホール素子の周囲にＣ字状の電流路３６
を形成していた。
ホール素子のコレクタ領域３４ａからエミッタ領域３３
ａに流れる定電流の方向と一対のホール電極３７−１，
３７−２を結ぶ方向およびホール素子への印加磁界の磁
界方向３８は互いに直交する方向に配置するとき最も効
率よくホール電圧が得られるため、ホール素子をペレッ
ト表面に形成しホール素子の周囲にＣ字状の電流路３６
を形成していた。
【０００７】ところが、電流路３６を引き回すことによ
り半導体装置の出力端子ＯＵＴと接地端子ＧＮＤの間の
抵抗を増加させる原因になりオン時にＭＯＳＦＥＴ２１
に発生する抵抗または電圧を低減しても半導体装置全体
として低オン抵抗または低電圧にすることが難しくなる
と同時に発熱による温度の増大も生じる問題があった。
また、駆動電流によるＭＯＳＦＥＴ２１とその周辺の発
熱およびホール素子へ流す定電流などによる発熱により
温度の上昇が生じ、検出すべき電流値をあらわすホール
電圧が不安定になる問題もあった。
り半導体装置の出力端子ＯＵＴと接地端子ＧＮＤの間の
抵抗を増加させる原因になりオン時にＭＯＳＦＥＴ２１
に発生する抵抗または電圧を低減しても半導体装置全体
として低オン抵抗または低電圧にすることが難しくなる
と同時に発熱による温度の増大も生じる問題があった。
また、駆動電流によるＭＯＳＦＥＴ２１とその周辺の発
熱およびホール素子へ流す定電流などによる発熱により
温度の上昇が生じ、検出すべき電流値をあらわすホール
電圧が不安定になる問題もあった。
【０００８】従って本発明の第１の目的は温度上昇を殆
ど伴わずに集積できる電流検出素子を有する電流検出器
付き半導体装置を提供することにある。更に本発明の第
２の目的は電流検出機能の温度依存性の少ない電流検出
器付き半導体装置を提供することにある。
ど伴わずに集積できる電流検出素子を有する電流検出器
付き半導体装置を提供することにある。更に本発明の第
２の目的は電流検出機能の温度依存性の少ない電流検出
器付き半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の電流検出器付き
半導体装置は、負荷を電流駆動する半導体素子及び前記
半導体素子に流れる駆動電流を検出する電流検出素子が
同一半導体ペレットに集積されてなる電流検出器付き半
導体装置において、磁性体膜及び導電膜の２層膜からな
る磁気抵抗効果素子とこれに定電流を供給する手段とを
有し、前記駆動電流による磁界に依存する抵抗値を有す
る前記磁気抵抗効果素子が前記電流検出素子として前記
半導体素子上に縦積みされているというものである。
半導体装置は、負荷を電流駆動する半導体素子及び前記
半導体素子に流れる駆動電流を検出する電流検出素子が
同一半導体ペレットに集積されてなる電流検出器付き半
導体装置において、磁性体膜及び導電膜の２層膜からな
る磁気抵抗効果素子とこれに定電流を供給する手段とを
有し、前記駆動電流による磁界に依存する抵抗値を有す
る前記磁気抵抗効果素子が前記電流検出素子として前記
半導体素子上に縦積みされているというものである。
【００１０】この場合、半導体素子から駆動電流を取り
出すボンディング線に接続するパッドの近傍に２層膜を
配置することができる。更に、ボンディング線を囲んで
配置された磁気誘導体で形成され一部にギャップを有す
る磁路と、前記ギャップ部に磁気抵抗効果素子を配置す
ることもできる。磁気誘導体としては、Ｎｉ−Ｆｅ膜を
含んでなるものが１例としてあげられる。
出すボンディング線に接続するパッドの近傍に２層膜を
配置することができる。更に、ボンディング線を囲んで
配置された磁気誘導体で形成され一部にギャップを有す
る磁路と、前記ギャップ部に磁気抵抗効果素子を配置す
ることもできる。磁気誘導体としては、Ｎｉ−Ｆｅ膜を
含んでなるものが１例としてあげられる。
【００１１】更に又、駆動電流による磁界依存性が互い
に逆極性の一対の磁気抵抗効果素子と、これらの抵抗値
の差を検出する差動増幅器とを設けることもできる。こ
の場合、一対の磁気抵抗効果素子は、磁性体膜と導電膜
の積層順序が互いに逆で、同一方向にそれぞれ定電流を
流すようにすることができる。あるいは、磁性体膜と導
電膜の積層順序が同じで、互いに逆方向にそれぞれ定電
流を流すようにしてもよい。
に逆極性の一対の磁気抵抗効果素子と、これらの抵抗値
の差を検出する差動増幅器とを設けることもできる。こ
の場合、一対の磁気抵抗効果素子は、磁性体膜と導電膜
の積層順序が互いに逆で、同一方向にそれぞれ定電流を
流すようにすることができる。あるいは、磁性体膜と導
電膜の積層順序が同じで、互いに逆方向にそれぞれ定電
流を流すようにしてもよい。
【００１２】半導体素子としては、半導体基板の表面に
接続されるソース電極及び裏面に形成されるドレイン電
極を有する縦型ＩＧＦＥＴを使用することができる。
接続されるソース電極及び裏面に形成されるドレイン電
極を有する縦型ＩＧＦＥＴを使用することができる。
【００１３】半導体素子と電流検出素子とが同一半導体
ペレットに縦積みされているので、従来例のように駆動
電流を検出するための電流路を引き回す必要がない。
ペレットに縦積みされているので、従来例のように駆動
電流を検出するための電流路を引き回す必要がない。
【００１４】逆極性の一対の磁気抵抗効果素子と差動増
幅器とを用いれば、温度による変化を消去できる。
幅器とを用いれば、温度による変化を消去できる。
【００１５】
【発明の実施の形態】図１は本発明の第１の実施の形態
の構成を示すブロック図である。
の構成を示すブロック図である。
【００１６】本実施の形態は、バイポーラトランジスタ
またはＭＯＳＦＥＴ２１などの半導体素子は負荷などに
接続される出力端子ＯＵＴおよび基準電位となる接地端
子ＧＮＤに接続され、出力端子ＯＵＴおよび接地端子Ｇ
ＮＤの間の電流路３６近傍に一対の磁気抵抗効果素子１
２−１，１２−２が設けられている。入力端子ＩＮには
一対の定電流回路２４−１，２４−２と制御回路２２が
接続され、一対の定電流回路２４−１，２４−２からは
それぞれの磁気抵抗効果素子１２−１，１２−２に定電
流が供給されている。電流路３６に流れる電流に従い磁
気抵抗効果素子１２−１，１２−２にて発生する電圧は
差動増幅器２３に入力され差動演算された信号が制御回
路２２に入力するよう接続され、制御増幅器２２は負荷
を電流駆動する半導体素子（ＭＯＳＦＥＴ２１）の入力
信号を制御する構成になっている。
またはＭＯＳＦＥＴ２１などの半導体素子は負荷などに
接続される出力端子ＯＵＴおよび基準電位となる接地端
子ＧＮＤに接続され、出力端子ＯＵＴおよび接地端子Ｇ
ＮＤの間の電流路３６近傍に一対の磁気抵抗効果素子１
２−１，１２−２が設けられている。入力端子ＩＮには
一対の定電流回路２４−１，２４−２と制御回路２２が
接続され、一対の定電流回路２４−１，２４−２からは
それぞれの磁気抵抗効果素子１２−１，１２−２に定電
流が供給されている。電流路３６に流れる電流に従い磁
気抵抗効果素子１２−１，１２−２にて発生する電圧は
差動増幅器２３に入力され差動演算された信号が制御回
路２２に入力するよう接続され、制御増幅器２２は負荷
を電流駆動する半導体素子（ＭＯＳＦＥＴ２１）の入力
信号を制御する構成になっている。
【００１７】図２（ａ）は磁気抵抗効果素子近傍の半導
体ペレットの平面図、図２（ｂ），（ｃ）はそれぞれ図
２（ａ）のＡ−Ａ線断面図及びＢ−Ｂ線拡大断面図であ
る。Ｎ型シリコン基板（Ｎ+ 型ドレイン領域１，Ｎ型ド
レイン領域２よりなる）に周知の縦型ＩＧＦＥＴ（ＤＭ
ＯＳトランジスタ）が形成されている。すなわち、４は
Ｐ型ベース領域、５はＮ+ 型ソース領域、６はゲート酸
化膜、７はゲート電極、３はフィールド酸化膜、８は層
間絶縁膜、９はソース電極、１７はメッシュ状のゲート
電極７の周囲に接続されるゲートパッドである。ただ
し、図２（ｂ）にはＤＭＯＳトランジスタのセル構造の
概要を示し、セルの寸法は実際のものを示してはいな
い。縦型ＩＧＦＥＴの表面（アルミニウム膜などでなる
ソース電極９の表面）を被覆する酸化シリコン膜１１に
窓を設け、そこに露出したソース電極９にボンディング
線１６がボンディングされている。ボンディング線１６
の他端は接地端子ＧＮＤに接続される。又、ドレイン電
極１０は図示しないリードフレームなどを経由して出力
端子ＯＵＴに接続される。
体ペレットの平面図、図２（ｂ），（ｃ）はそれぞれ図
２（ａ）のＡ−Ａ線断面図及びＢ−Ｂ線拡大断面図であ
る。Ｎ型シリコン基板（Ｎ+ 型ドレイン領域１，Ｎ型ド
レイン領域２よりなる）に周知の縦型ＩＧＦＥＴ（ＤＭ
ＯＳトランジスタ）が形成されている。すなわち、４は
Ｐ型ベース領域、５はＮ+ 型ソース領域、６はゲート酸
化膜、７はゲート電極、３はフィールド酸化膜、８は層
間絶縁膜、９はソース電極、１７はメッシュ状のゲート
電極７の周囲に接続されるゲートパッドである。ただ
し、図２（ｂ）にはＤＭＯＳトランジスタのセル構造の
概要を示し、セルの寸法は実際のものを示してはいな
い。縦型ＩＧＦＥＴの表面（アルミニウム膜などでなる
ソース電極９の表面）を被覆する酸化シリコン膜１１に
窓を設け、そこに露出したソース電極９にボンディング
線１６がボンディングされている。ボンディング線１６
の他端は接地端子ＧＮＤに接続される。又、ドレイン電
極１０は図示しないリードフレームなどを経由して出力
端子ＯＵＴに接続される。
【００１８】磁気抵抗効果素子１２−１，１２−２及び
磁気誘導体１３の配置を図２（ａ），（ｂ）に示し、具
体的構造を図２（ｃ）に示す。この半導体ペレットのボ
ンディング線１６の周囲の絶縁膜（１１）上にＮｉ−Ｆ
ｅ膜を含む磁気誘導体１３がＣ字状に形成され、Ｃ字状
の磁気誘導体１３の切り欠き部（ギャップ）には一対の
磁気抵抗効果素子１２−１，１２−２が形成されてい
る。一対の磁気抵抗効果素子１２−１，１２−２の一端
はソース電極９に接続され、他端は差動増幅器２３に接
続されている。
磁気誘導体１３の配置を図２（ａ），（ｂ）に示し、具
体的構造を図２（ｃ）に示す。この半導体ペレットのボ
ンディング線１６の周囲の絶縁膜（１１）上にＮｉ−Ｆ
ｅ膜を含む磁気誘導体１３がＣ字状に形成され、Ｃ字状
の磁気誘導体１３の切り欠き部（ギャップ）には一対の
磁気抵抗効果素子１２−１，１２−２が形成されてい
る。一対の磁気抵抗効果素子１２−１，１２−２の一端
はソース電極９に接続され、他端は差動増幅器２３に接
続されている。
【００１９】磁気抵抗効果素子１２−１は０．１５μｍ
厚のＴｉ膜１４ａからなるシャントバイアス膜と０．０
４μｍ厚のＮｉ−Ｆｅ膜（パーマロイ膜）１５ａでなる
磁気抵抗効果膜との幅数μｍのストライプ状の２層膜で
なる。１８は０．１５μｍ厚の酸化シリコン膜でなる。
磁気抵抗効果素子１２−２は、０．０４μｍ厚のＮｉ−
Ｆｅ膜１５ｂでなる磁気抵抗効果膜と０．０１５μｍ膜
のＴｉ膜１４ｂからなるシャントバイアス膜との幅数μ
ｍのストライプ状の２層膜でなる。磁気誘導体１３はＴ
ｉ膜１４ａ／Ｎｉ−Ｆｅ膜１５ａ／酸化シリコン膜１８
／Ｎｉ−Ｆｅ膜１５ｂ／Ｔｉ膜１４ｂの積層構造を有し
ているが、この上に更に酸化シリコン膜を堆積し、Ｎｉ
−Ｆｅ膜を堆積し、パターニングすることによりＮｉ−
Ｆｅ膜の合計厚さを大きくしてもよい。
厚のＴｉ膜１４ａからなるシャントバイアス膜と０．０
４μｍ厚のＮｉ−Ｆｅ膜（パーマロイ膜）１５ａでなる
磁気抵抗効果膜との幅数μｍのストライプ状の２層膜で
なる。１８は０．１５μｍ厚の酸化シリコン膜でなる。
磁気抵抗効果素子１２−２は、０．０４μｍ厚のＮｉ−
Ｆｅ膜１５ｂでなる磁気抵抗効果膜と０．０１５μｍ膜
のＴｉ膜１４ｂからなるシャントバイアス膜との幅数μ
ｍのストライプ状の２層膜でなる。磁気誘導体１３はＴ
ｉ膜１４ａ／Ｎｉ−Ｆｅ膜１５ａ／酸化シリコン膜１８
／Ｎｉ−Ｆｅ膜１５ｂ／Ｔｉ膜１４ｂの積層構造を有し
ているが、この上に更に酸化シリコン膜を堆積し、Ｎｉ
−Ｆｅ膜を堆積し、パターニングすることによりＮｉ−
Ｆｅ膜の合計厚さを大きくしてもよい。
【００２０】一対の磁気抵抗効果素子１２−１，１２−
２には定電流回路２４−１，２４−２から同一方向に一
定の電流が流れており、シャントバイアス膜１４ａ，１
４ｂを流れる電流が隣接する磁気抵抗効果膜１５ａ，１
５ｂに磁気バイアスを印加する。
２には定電流回路２４−１，２４−２から同一方向に一
定の電流が流れており、シャントバイアス膜１４ａ，１
４ｂを流れる電流が隣接する磁気抵抗効果膜１５ａ，１
５ｂに磁気バイアスを印加する。
【００２１】磁気抵抗効果素子１２−１，１２−２の磁
気抵抗特性を図３に示す。一対の磁気抵抗効果素子１２
−１，１２−２は磁気抵抗効果膜とシャントバイアス膜
の相対位置が逆のため磁気抵抗効果素子１２−１，１２
−２に数１０ｍＡの電流を流すことにより数１０5 ／４
π（Ａ／ｍ）の互いに逆バイアス磁界の状態４１ａ，４
１ｂがバイアス点となる。ＭＯＳＦＥＴ２１に流れる電
流３９の作る磁界は一対の磁気抵抗効果素子１２−１，
１２−２の両者に同じ磁界方向３８に印加されるため、
一対の磁気抵抗効果素子１２−１，１２−２は動作点４
２ａ，４２ｂのように、片方の抵抗値は減少し他方は増
大する。状態４２ａ，４２ｂの抵抗差による電圧差を差
動増幅器２３で差動演算することによりＭＯＳＦＥＴ２
１を流れる電流値が得られる。例えばＭＯＳＦＥＴ２１
に数Ａの電流３９が流れるとき電流の作る磁界は磁界方
向３８に数１０5 ／４π（Ａ／ｍ）となり、一対の磁気
抵抗効果素子１２−１，１２−２のストライプ方向の長
さが約１００μｍのとき差動演算により数１０ｍＶの出
力電圧が得られる。ＭＯＳＦＥＴ２１を流れる電流値に
従い得られる電圧は制御回路２２に入力することで駆動
電流を制御する。
気抵抗特性を図３に示す。一対の磁気抵抗効果素子１２
−１，１２−２は磁気抵抗効果膜とシャントバイアス膜
の相対位置が逆のため磁気抵抗効果素子１２−１，１２
−２に数１０ｍＡの電流を流すことにより数１０5 ／４
π（Ａ／ｍ）の互いに逆バイアス磁界の状態４１ａ，４
１ｂがバイアス点となる。ＭＯＳＦＥＴ２１に流れる電
流３９の作る磁界は一対の磁気抵抗効果素子１２−１，
１２−２の両者に同じ磁界方向３８に印加されるため、
一対の磁気抵抗効果素子１２−１，１２−２は動作点４
２ａ，４２ｂのように、片方の抵抗値は減少し他方は増
大する。状態４２ａ，４２ｂの抵抗差による電圧差を差
動増幅器２３で差動演算することによりＭＯＳＦＥＴ２
１を流れる電流値が得られる。例えばＭＯＳＦＥＴ２１
に数Ａの電流３９が流れるとき電流の作る磁界は磁界方
向３８に数１０5 ／４π（Ａ／ｍ）となり、一対の磁気
抵抗効果素子１２−１，１２−２のストライプ方向の長
さが約１００μｍのとき差動演算により数１０ｍＶの出
力電圧が得られる。ＭＯＳＦＥＴ２１を流れる電流値に
従い得られる電圧は制御回路２２に入力することで駆動
電流を制御する。
【００２２】なお、制御回路２２，差動増幅器２３，定
電流回路２４−１，２４−２は通常のｎＭＯＳＦＥＴな
どで構成され、同一の半導体ペレットに集積されている
ものとする。
電流回路２４−１，２４−２は通常のｎＭＯＳＦＥＴな
どで構成され、同一の半導体ペレットに集積されている
ものとする。
【００２３】縦型ＩＧＦＥＴを形成した半導体ペレット
上に電流検出素子を縦積みして設けるので、従来例のよ
うに電流路を引き回す必要がない分オン抵抗を少なくで
き、その分温度上昇を抑えることが可能となる。又、駆
動電流による磁界依存性が逆極性の一対の磁気抵抗効果
素子と差動増幅器とを用いることにより、検出機能の温
度依存性を少なくできる。
上に電流検出素子を縦積みして設けるので、従来例のよ
うに電流路を引き回す必要がない分オン抵抗を少なくで
き、その分温度上昇を抑えることが可能となる。又、駆
動電流による磁界依存性が逆極性の一対の磁気抵抗効果
素子と差動増幅器とを用いることにより、検出機能の温
度依存性を少なくできる。
【００２４】図４（ａ）は本発明の第２の実施の形態を
示す平面図、図４（ｂ）は図４（ａ）のＡ−Ａ線断面図
である。
示す平面図、図４（ｂ）は図４（ａ）のＡ−Ａ線断面図
である。
【００２５】一対の磁気抵抗効果素子はいずれも磁気抵
抗効果膜（Ｎｉ−Ｆｅ膜１５）とシャント膜（Ｔｉ膜１
４）の積層順序が同一の２層膜でなっているが、電流の
向きが互いに逆になるように形状を工夫してある。第１
の磁気抵抗効果素子は幅広の電極部１９−１１，１９−
１２が幅数μｍの細いストライプ状の検出部１２−１Ａ
の両端に連結され、電極部１９−１２の先端２０−１で
ソース電極９に接続される。第２の磁気抵抗効果素子は
幅広の電極部１９−２１の先端に細いストライプ状の検
出部１２−２Ａが逆平行に連結されている。検出部１２
−２Ａの一端２０−２はソース電極９に接続される。電
極部１９−１１，１９−２１はそれぞれ定電流回路２４
−１，２４−２と差動増幅器２３に接続される。従っ
て、検出部１２−１Ａと１２−２Ａには互いに逆方向に
電流が流れる。電極部１９−１１，１９−１２，１９−
２１は検出部の幅（数μｍ）の１０倍前後の幅にしてお
けば磁界を実効的に検出するのは検出部１２−１Ａ，１
２−２Ａと考えられる。よって一対の磁気抵抗効果素子
の構成は実効的に同じであるが、流れる定電流の方向が
逆になるため互いに逆バイアスの磁界の動作点になる。
なお、磁気誘導体１３ＡはＮｉ−Ｆｅ膜１５，Ｔｉ膜１
４の２層膜で構成されている。
抗効果膜（Ｎｉ−Ｆｅ膜１５）とシャント膜（Ｔｉ膜１
４）の積層順序が同一の２層膜でなっているが、電流の
向きが互いに逆になるように形状を工夫してある。第１
の磁気抵抗効果素子は幅広の電極部１９−１１，１９−
１２が幅数μｍの細いストライプ状の検出部１２−１Ａ
の両端に連結され、電極部１９−１２の先端２０−１で
ソース電極９に接続される。第２の磁気抵抗効果素子は
幅広の電極部１９−２１の先端に細いストライプ状の検
出部１２−２Ａが逆平行に連結されている。検出部１２
−２Ａの一端２０−２はソース電極９に接続される。電
極部１９−１１，１９−２１はそれぞれ定電流回路２４
−１，２４−２と差動増幅器２３に接続される。従っ
て、検出部１２−１Ａと１２−２Ａには互いに逆方向に
電流が流れる。電極部１９−１１，１９−１２，１９−
２１は検出部の幅（数μｍ）の１０倍前後の幅にしてお
けば磁界を実効的に検出するのは検出部１２−１Ａ，１
２−２Ａと考えられる。よって一対の磁気抵抗効果素子
の構成は実効的に同じであるが、流れる定電流の方向が
逆になるため互いに逆バイアスの磁界の動作点になる。
なお、磁気誘導体１３ＡはＮｉ−Ｆｅ膜１５，Ｔｉ膜１
４の２層膜で構成されている。
【００２６】半導体チップ下部の構造は第１の実施の形
態と同じである。本実施の形態は磁気誘導体１３Ａ，一
対の磁気抵抗効果素子をいずれも同じ２層膜で形成でき
るので製造工程が簡単でよい利点がある。
態と同じである。本実施の形態は磁気誘導体１３Ａ，一
対の磁気抵抗効果素子をいずれも同じ２層膜で形成でき
るので製造工程が簡単でよい利点がある。
【００２７】以上、一対の磁気抵抗効果素子と差動増幅
回路を用いる例について説明したが単一の磁気抵抗効果
素子とバッファ回路を使用しても駆動電流を検出でき
る。ただ、電流検出機能の温度依存性は少なくできな
い。
回路を用いる例について説明したが単一の磁気抵抗効果
素子とバッファ回路を使用しても駆動電流を検出でき
る。ただ、電流検出機能の温度依存性は少なくできな
い。
【００２８】又、負荷を駆動する半導体素子として縦型
ＩＧＦＥＴを例にあげて説明したが横型ＩＧＦＥＴを使
用することもでき、バイポーラトランジスタを使用する
こともできる。更にＮチャネルＩＧＦＥＴやＮＰＮトラ
ンジスタばかりでなくＰチャネルＩＧＦＥＴやＰＮＰト
ランジスタを使用することもできる。更に又、電流路で
あるボンディング線の近傍に多数の磁気抵抗効果素子を
並列に配置して磁気誘導体を省略することも可能であ
る。
ＩＧＦＥＴを例にあげて説明したが横型ＩＧＦＥＴを使
用することもでき、バイポーラトランジスタを使用する
こともできる。更にＮチャネルＩＧＦＥＴやＮＰＮトラ
ンジスタばかりでなくＰチャネルＩＧＦＥＴやＰＮＰト
ランジスタを使用することもできる。更に又、電流路で
あるボンディング線の近傍に多数の磁気抵抗効果素子を
並列に配置して磁気誘導体を省略することも可能であ
る。
【００２９】
【発明の効果】以上説明したように本発明は、磁性体膜
と導電膜の２層膜でなる磁気抵抗効果素子を、負荷を電
流駆動する半導体素子を形成した半導体ペレット状に縦
積みすることにより、駆動電流の電流路を従来例のよう
に引き回す必要がないので、電流検出素子を設けること
によるオン抵抗の増大などそれによる温度上昇を防止で
きる。又、オン時に発生する電圧が増加しないので、負
荷短絡時のような非常時にも破壊され難い。また互いに
逆極性の一対の電流検出素子と差動増幅器を用いれば、
半導体装置自身の発熱などによる温度の影響を少なくで
き、精度よく電流制御を行うことが可能となるばかりで
なく、安全性の高い１チップの電流検出器付き半導体装
置を実現できる。
と導電膜の２層膜でなる磁気抵抗効果素子を、負荷を電
流駆動する半導体素子を形成した半導体ペレット状に縦
積みすることにより、駆動電流の電流路を従来例のよう
に引き回す必要がないので、電流検出素子を設けること
によるオン抵抗の増大などそれによる温度上昇を防止で
きる。又、オン時に発生する電圧が増加しないので、負
荷短絡時のような非常時にも破壊され難い。また互いに
逆極性の一対の電流検出素子と差動増幅器を用いれば、
半導体装置自身の発熱などによる温度の影響を少なくで
き、精度よく電流制御を行うことが可能となるばかりで
なく、安全性の高い１チップの電流検出器付き半導体装
置を実現できる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】第１の実施の形態の主要部を示す半導体ペレッ
トの平面図（図２（ａ））、図２（ａ）のＡ−Ａ線断面
図（図２（ｂ））、Ｂ−Ｂ線拡大断面図（図２（ｃ））
である。
トの平面図（図２（ａ））、図２（ａ）のＡ−Ａ線断面
図（図２（ｂ））、Ｂ−Ｂ線拡大断面図（図２（ｃ））
である。
【図３】磁気抵抗効果素子の説明に使用するグラフであ
る。
る。
【図４】本発明の第２の実施の形態の主要部を示す半導
体ペレットの平面図（図４（ａ））、図４（ａ）のＡ−
Ａ線断面図（図４（ｂ））である。
体ペレットの平面図（図４（ａ））、図４（ａ）のＡ−
Ａ線断面図（図４（ｂ））である。
【図５】従来例を示すブロック図である。
【図６】従来例の主要部を示す半導体ペレットの平面図
（図６（ａ））、図６（ａ）のＡ−Ａ線断面図（図６
（ｂ））である。
（図６（ａ））、図６（ａ）のＡ−Ａ線断面図（図６
（ｂ））である。
１ Ｎ+ 型ドレイン領域（シリコン基体） ２ Ｎ型ドレイン領域（エピタキシャル層） ３ フィールド酸化膜 ４ Ｐ型ベース領域 ５ Ｎ+ 型ソース領域 ６ ゲート酸化膜 ７ ゲート電極 ８ 層間絶縁膜 ９ ソース電極 １０ ドレイン電極 １１ 酸化シリコン膜 １２−１，１２−２ 磁気抵抗効果素子 １２−１Ａ，１２−２Ａ 磁気抵抗効果素子の検出部 １３ 磁気誘導体 １４ａ，１４ｂ Ｎｉ−Ｆｅ膜（磁性体膜） １５ａ，１５ｂ Ｔｉ膜（導電膜） １６ ボンディング線 １７ ゲートパッド １８ 酸化シリコン膜 １９−１１，１９−１２，１９−２１ 電極部 ２０−１ １９−１２の先端 ２０−２ １２−２Ａの先端 ２１ ＭＯＳＦＥＴ ２２ 制御回路 ２３ 差動増幅器 ２４，２４−１，２４−２ 定電流回路 ２５ 電流検出器付き半導体装置 ２６ ホール素子 ３１ Ｎ- 型エピタキシャル層 ３２ａ ベース領域 ３２ｂ ベース電極 ３３ａ エミッタ領域 ３３ｂ エミッタ電極 ３４ａ コレクタ領域 ３４ｂ コレクタ電極 ３５ 絶縁膜 ３６ 電流路 ３７−１，３７−２ ホール電極 ３８ 磁界方向 ４１ａ，４１ｂ バイアス点 ４２ａ，４２ｂ 動作点
Claims (8)
- 【請求項１】 負荷を電流駆動する半導体素子及び前記
半導体素子に流れる駆動電流を検出する電流検出素子が
同一半導体ペレットに集積されてなる電流検出器付き半
導体装置において、磁性体膜及び導電膜の２層膜からな
る磁気抵抗効果素子とこれに定電流を供給する手段とを
有し、前記駆動電流による磁界に依存する抵抗値を有す
る前記磁気抵抗効果素子が前記電流検出素子として前記
半導体素子上に縦積みされていることを特徴とする電流
検出器付き半導体装置。 - 【請求項２】 半導体素子から駆動電流を取り出すボン
ディング線に接続するパッドの近傍に磁気抵抗効果素子
が配置される請求項１記載の電流検出器付き半導体装
置。 - 【請求項３】 ボンディング線を囲んで配置された磁気
誘導体で形成され一部にギャップを有する磁路と、前記
ギャップ部に磁気抵抗効果素子が配置される請求項２記
載の電流検出器付き半導体装置。 - 【請求項４】 駆動電流による磁界依存性が互いに逆極
性の一対の磁気抵抗効果素子と、これらの抵抗値の差を
検出する差動増幅器とを有する請求項１，２又は３記載
の電流検出器付き半導体装置。 - 【請求項５】 一対の磁気抵抗効果素子が、磁性体膜と
導電膜の積層順序が互いに逆で、同一方向にそれぞれ定
電流が流れる請求項４記載の電流検出器付き半導体装
置。 - 【請求項６】 一対の磁気抵抗効果素子が、磁性体膜と
導電膜の積層順序が同じで、互いに逆方向にそれぞれ定
電流が流れる請求項４記載の電流検出器付き半導体装
置。 - 【請求項７】 半導体素子が半導体基板の表面に接続さ
れるソース電極及び裏面に形成されるドレイン電極を有
する縦型ＩＧＦＥＴである請求項１乃至６いずれか１項
に記載の電流検出器付き半導体装置。 - 【請求項８】 磁気誘導体がＮｉ−Ｆｅ膜を含んでなる
請求項３記載の電流検出器付き半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282948A JP2924741B2 (ja) | 1995-10-31 | 1995-10-31 | 電流検出器付き半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282948A JP2924741B2 (ja) | 1995-10-31 | 1995-10-31 | 電流検出器付き半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09127161A JPH09127161A (ja) | 1997-05-16 |
| JP2924741B2 true JP2924741B2 (ja) | 1999-07-26 |
Family
ID=17659200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282948A Expired - Fee Related JP2924741B2 (ja) | 1995-10-31 | 1995-10-31 | 電流検出器付き半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924741B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259545B2 (en) * | 2003-02-11 | 2007-08-21 | Allegro Microsystems, Inc. | Integrated sensor |
| JP5166736B2 (ja) * | 2003-12-23 | 2013-03-21 | エリポスキ リモート リミテッド エルエルシー | 高感度磁気内蔵電流センサ |
| JP4360998B2 (ja) | 2004-10-01 | 2009-11-11 | Ｔｄｋ株式会社 | 電流センサ |
| JP5794777B2 (ja) | 2010-12-22 | 2015-10-14 | 三菱電機株式会社 | 半導体装置 |
-
1995
- 1995-10-31 JP JP7282948A patent/JP2924741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09127161A (ja) | 1997-05-16 |
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