JP2924765B2 - ディジタルサンプリング型位相同期回路 - Google Patents
ディジタルサンプリング型位相同期回路Info
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- 238000013139 quantization Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は無線ディジタル機器
等のディジタル機器のクロック同期回路に用いられるデ
ィジタルサンプリング型の位相同期回路に関する。
等のディジタル機器のクロック同期回路に用いられるデ
ィジタルサンプリング型の位相同期回路に関する。
【０００２】
【従来の技術】従来のディジタルサンプリング型の位相
同期回路の一例を図３に示す。位相比較回路１０１は波
形立ち上がりエッジ検出型の位相比較器で、電圧制御発
振器１１０の信号波形の立ち上がりで“Ｈ”、源信号の
立ち上がり波形で“Ｌ”となる位相差信号を出力する。
この位相比較回路１０１からの位相差信号に基づき、ｍ
ビットＡ／Ｄ変換回路１０３は発振器１０４の出力クロ
ックを利用して位相差信号の“Ｈ”の時間をカウント
し、ｍビットのディジタル値化したデータとする。ｎビ
ットＤ／Ａ変換回路１０９は、このディジタル値化され
たｍビットのデータをアナログ値に変換し、変換された
アナログ値を電圧制御発振回路１１０の制御回路に入力
して発振周波数を変換させ、源信号に追従させて同期さ
せる。
同期回路の一例を図３に示す。位相比較回路１０１は波
形立ち上がりエッジ検出型の位相比較器で、電圧制御発
振器１１０の信号波形の立ち上がりで“Ｈ”、源信号の
立ち上がり波形で“Ｌ”となる位相差信号を出力する。
この位相比較回路１０１からの位相差信号に基づき、ｍ
ビットＡ／Ｄ変換回路１０３は発振器１０４の出力クロ
ックを利用して位相差信号の“Ｈ”の時間をカウント
し、ｍビットのディジタル値化したデータとする。ｎビ
ットＤ／Ａ変換回路１０９は、このディジタル値化され
たｍビットのデータをアナログ値に変換し、変換された
アナログ値を電圧制御発振回路１１０の制御回路に入力
して発振周波数を変換させ、源信号に追従させて同期さ
せる。
【０００３】
【発明が解決しようとする課題】このような従来のディ
ジタルサンプリング型の位相同期回路では、位相同期定
常安定時の位相誤差はＡ／Ｄ変換によるｍビットＡ／Ｄ
変換回路１０３の量子化誤差となる。量子化誤差はＡ／
Ｄ変換の最小ビットの１ビットに相当し、これは発振器
１０４の出力クロック周期となる。この量子化誤差はク
ロックのジッタの原因となり、ジッタを抑圧するために
は量子化誤差を小さくする必要があり、そのために発振
器のクロック周期を短くしなければならない。しかし、
クロック周期を短くすることはデバイスに高速動作が要
求され、回路構成が複雑化するとともに消費電力が増え
るという問題が生じることになる。
ジタルサンプリング型の位相同期回路では、位相同期定
常安定時の位相誤差はＡ／Ｄ変換によるｍビットＡ／Ｄ
変換回路１０３の量子化誤差となる。量子化誤差はＡ／
Ｄ変換の最小ビットの１ビットに相当し、これは発振器
１０４の出力クロック周期となる。この量子化誤差はク
ロックのジッタの原因となり、ジッタを抑圧するために
は量子化誤差を小さくする必要があり、そのために発振
器のクロック周期を短くしなければならない。しかし、
クロック周期を短くすることはデバイスに高速動作が要
求され、回路構成が複雑化するとともに消費電力が増え
るという問題が生じることになる。
【０００４】本発明の目的は、クロック周期を短くする
ことなく、ジッタを抑制しかつ消費電力を低減すること
が可能なディジタルサンプリング型の位相同期回路を提
供することにある。
ことなく、ジッタを抑制しかつ消費電力を低減すること
が可能なディジタルサンプリング型の位相同期回路を提
供することにある。
【０００５】
【課題を解決するための手段】本発明は、源信号と電圧
制御発振器の出力信号の位相差を位相比較回路において
比較し、その位相差信号をＡ／Ｄ変換回路によりディジ
タルデータに変換し、このディジタルデータをＤ／Ａ変
換回路においてアナログデータに変換して電圧制御発振
器の制御電圧とするディジタルサンプリング型位相同期
回路において、源信号と電圧制御発振器の信号が同期状
態にあることを判定する同期判定回路と、前記ディジタ
ルデータがある範囲内に入っていることを判定する範囲
判定回路と、１周期前のディジタルデータと現在のディ
ジタルデータを比較する比較回路と、前記比較回路の比
較結果に基づいて現在のディジタルデータに予め設定さ
れたディジタルデータを加減算する演算回路とを備え、
前記演算回路は、前記同期判定回路が同期状態を判定
し、かつ前記範囲判定回路が所定の範囲内にあることを
判定したときに加減算を行うように構成され、前記演算
回路からのディジタルデータを前記Ｄ／Ａ変換回路に入
力することを特徴としている。
制御発振器の出力信号の位相差を位相比較回路において
比較し、その位相差信号をＡ／Ｄ変換回路によりディジ
タルデータに変換し、このディジタルデータをＤ／Ａ変
換回路においてアナログデータに変換して電圧制御発振
器の制御電圧とするディジタルサンプリング型位相同期
回路において、源信号と電圧制御発振器の信号が同期状
態にあることを判定する同期判定回路と、前記ディジタ
ルデータがある範囲内に入っていることを判定する範囲
判定回路と、１周期前のディジタルデータと現在のディ
ジタルデータを比較する比較回路と、前記比較回路の比
較結果に基づいて現在のディジタルデータに予め設定さ
れたディジタルデータを加減算する演算回路とを備え、
前記演算回路は、前記同期判定回路が同期状態を判定
し、かつ前記範囲判定回路が所定の範囲内にあることを
判定したときに加減算を行うように構成され、前記演算
回路からのディジタルデータを前記Ｄ／Ａ変換回路に入
力することを特徴としている。
【０００６】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の実施形態のブロック
回路図である。この回路構成において、位相比較回路１
０１では源信号と電圧制御発振器１１０の位相を比較
し、その比較結果から“Ｈ”“Ｌ”の位相差信号を出力
し、ｍビットＡ／Ｄ変換回回路１０３ではこれを発振器
１０４のクロックを利用してカウントしてｍビットのデ
ィジタル化されたデータを出力し、さらにｎビットＤ／
Ａ変換回路１０９はディジタル化されたｍビットのデー
タをアナログ地に変換し、これを電圧制御発振器１１０
の制御電圧として出力する構成および動作は図３に示し
た従来例と同じである。
参照して説明する。図１は本発明の実施形態のブロック
回路図である。この回路構成において、位相比較回路１
０１では源信号と電圧制御発振器１１０の位相を比較
し、その比較結果から“Ｈ”“Ｌ”の位相差信号を出力
し、ｍビットＡ／Ｄ変換回回路１０３ではこれを発振器
１０４のクロックを利用してカウントしてｍビットのデ
ィジタル化されたデータを出力し、さらにｎビットＤ／
Ａ変換回路１０９はディジタル化されたｍビットのデー
タをアナログ地に変換し、これを電圧制御発振器１１０
の制御電圧として出力する構成および動作は図３に示し
た従来例と同じである。
【０００７】この構成に加えて、前記位相比較回路１０
１には同期判定回路１０２が接続されており、この同期
判定回路１０２は源信号と電圧制御発振器１１０の信号
が同期状態にあるかを判定し、同期状態では“Ｈ”、非
同期状態では“Ｌ”の同期信号ａを出力する。また、前
記ｍビットＡ／Ｄ変換回路１０３の出力側には記憶回路
１０５と範囲判定回路１０６が接続される。記憶回路１
０５は１周期前にサンプリングされてディジタル値化さ
れたｍビットデータｄを記憶しておき、これをデータｃ
として出力する。また、範囲判定回路１０６は位相同期
状態で定常状態となり周波数が本制御を行う範囲に入っ
ているかを判定し、範囲内では“Ｈ”、範囲外では
“Ｌ”の範囲内信号ｂを出力する。
１には同期判定回路１０２が接続されており、この同期
判定回路１０２は源信号と電圧制御発振器１１０の信号
が同期状態にあるかを判定し、同期状態では“Ｈ”、非
同期状態では“Ｌ”の同期信号ａを出力する。また、前
記ｍビットＡ／Ｄ変換回路１０３の出力側には記憶回路
１０５と範囲判定回路１０６が接続される。記憶回路１
０５は１周期前にサンプリングされてディジタル値化さ
れたｍビットデータｄを記憶しておき、これをデータｃ
として出力する。また、範囲判定回路１０６は位相同期
状態で定常状態となり周波数が本制御を行う範囲に入っ
ているかを判定し、範囲内では“Ｈ”、範囲外では
“Ｌ”の範囲内信号ｂを出力する。
【０００８】さらに、前記記憶回路１０５の出力側には
比較回路１０８が接続されており、この比較回路１０８
は記憶回路１０５で記憶されていたｍビットデータｃ、
すなわち１周期前のｍビットデータと、ｍビットＡ／Ｄ
変換回路１０３で変換されたｍビットデータｄの比較を
行い大小関係を判断する。比較結果が同じ値の時は
“Ｌ”、比較結果が異なる値の時には“Ｈ”の異値信号
ｅを出力する。また、比較結果が異なる場合に、データ
ｄが記憶データｃの値より大きければ“Ｈ”、小さけれ
ば“Ｌ”の演算信号ｆを出力する。
比較回路１０８が接続されており、この比較回路１０８
は記憶回路１０５で記憶されていたｍビットデータｃ、
すなわち１周期前のｍビットデータと、ｍビットＡ／Ｄ
変換回路１０３で変換されたｍビットデータｄの比較を
行い大小関係を判断する。比較結果が同じ値の時は
“Ｌ”、比較結果が異なる値の時には“Ｈ”の異値信号
ｅを出力する。また、比較結果が異なる場合に、データ
ｄが記憶データｃの値より大きければ“Ｈ”、小さけれ
ば“Ｌ”の演算信号ｆを出力する。
【０００９】そして、前記ｍビットＡ／Ｄ変換回路１０
３からのｍビットデータｄ、同期判定回路１０２からの
同期信号ａ、範囲判定回路１０６からの範囲内信号ｂ、
比較回路１０８からの異値信号ｅおよび演算信号ｆはそ
れぞれｎビット演算回路１０７に入力される。このｎビ
ット演算回路１０７の構成の一例を図２に示す。ビット
付加回路２０１ではｍビットのデータｄに対し、その最
下位ビットの下側にさらに（ｎ−ｍ）ビットの“０”の
データを付加し、ｍビットのデータをｎビットのデータ
に変換する。加減算テーブル２０２はｎビットのデータ
で構成されており最下位ビットのみ“１”、他のビット
は“０”というｎビットデータである。そして、前記ビ
ット付加回路２０１、加減算テーブル２０２の各出力と
図１の比較回路１０８の演算信号ｆが入力されるｎビッ
ト加減算回路２０４が設けられており、このｎビット加
減算回路２０４はｎビットの加減算器で構成され、比較
回路１０８の演算信号ｆが“Ｌ”の時は前記ビット付加
回路器２０１の出力のｎビットデータと加減算テーブル
２０２のｎビットデータの加算を行い、“Ｈ”の時は減
算を行う。
３からのｍビットデータｄ、同期判定回路１０２からの
同期信号ａ、範囲判定回路１０６からの範囲内信号ｂ、
比較回路１０８からの異値信号ｅおよび演算信号ｆはそ
れぞれｎビット演算回路１０７に入力される。このｎビ
ット演算回路１０７の構成の一例を図２に示す。ビット
付加回路２０１ではｍビットのデータｄに対し、その最
下位ビットの下側にさらに（ｎ−ｍ）ビットの“０”の
データを付加し、ｍビットのデータをｎビットのデータ
に変換する。加減算テーブル２０２はｎビットのデータ
で構成されており最下位ビットのみ“１”、他のビット
は“０”というｎビットデータである。そして、前記ビ
ット付加回路２０１、加減算テーブル２０２の各出力と
図１の比較回路１０８の演算信号ｆが入力されるｎビッ
ト加減算回路２０４が設けられており、このｎビット加
減算回路２０４はｎビットの加減算器で構成され、比較
回路１０８の演算信号ｆが“Ｌ”の時は前記ビット付加
回路器２０１の出力のｎビットデータと加減算テーブル
２０２のｎビットデータの加算を行い、“Ｈ”の時は減
算を行う。
【００１０】また、アンドゲート構成の選択切替回路２
０３は、図１に示した同期判定回路１０２の同期信号ａ
と、範囲判定回路１０６の範囲内信号ｂと、比較回路１
０８の異値信号ｅの論理積をとり、その結果を選択回路
２０５に出力する。選択回路２０５は、前記ビット付加
回路２０１とｎビット加減算回路２０４からのｎビット
データのいずれかを選択する回路であり、選択切替回路
２０３の信号１が“Ｌ”の時はビット付加回路２０１か
らの出力を、“Ｈ”のときはｎビット加減算回路２０４
からの出力をそれぞれ選択し、出力する。ホールド回路
２０６はサンプリング周期毎に選択回路２０５から出力
された信号を保持し、ｎビットデータｇとして出力す
る。このｎビットデータｇは、図１に示したｎビットＤ
／Ａ変換回路１０９に入力される。
０３は、図１に示した同期判定回路１０２の同期信号ａ
と、範囲判定回路１０６の範囲内信号ｂと、比較回路１
０８の異値信号ｅの論理積をとり、その結果を選択回路
２０５に出力する。選択回路２０５は、前記ビット付加
回路２０１とｎビット加減算回路２０４からのｎビット
データのいずれかを選択する回路であり、選択切替回路
２０３の信号１が“Ｌ”の時はビット付加回路２０１か
らの出力を、“Ｈ”のときはｎビット加減算回路２０４
からの出力をそれぞれ選択し、出力する。ホールド回路
２０６はサンプリング周期毎に選択回路２０５から出力
された信号を保持し、ｎビットデータｇとして出力す
る。このｎビットデータｇは、図１に示したｎビットＤ
／Ａ変換回路１０９に入力される。
【００１１】この位相同期回路では、非同期状態の場合
には同期判定回路１０２が非同期状態を検出してｎビッ
ト演算回路１０７に同期信号ａとして“Ｌ”が出力され
る。ｎビット演算回路１０７は同期信号ａが“Ｌ”の時
は、この演算回路１０７における選択回路２０５ではビ
ット付加回路２０１からの出力を選択し、従来と同様に
Ａ／Ｄ変換されたｍビットデータをｎビットに変換され
たｎビットデータとして出力するので従来と同様に位相
同期の動作が行われる。
には同期判定回路１０２が非同期状態を検出してｎビッ
ト演算回路１０７に同期信号ａとして“Ｌ”が出力され
る。ｎビット演算回路１０７は同期信号ａが“Ｌ”の時
は、この演算回路１０７における選択回路２０５ではビ
ット付加回路２０１からの出力を選択し、従来と同様に
Ａ／Ｄ変換されたｍビットデータをｎビットに変換され
たｎビットデータとして出力するので従来と同様に位相
同期の動作が行われる。
【００１２】そして、位相同期状態になると同期判定回
路１０２から同期信号ａとして“Ｈ”が出力されるが、
範囲判定回路１０６の定常状態範囲と定めた範囲外の場
合は範囲内信号ｂとして“Ｌ”が出力される。ｎビット
加算減算回路１０７は範囲内信号ｂが“Ｌ”の時は、非
同期時と同様に、この演算回路１０７における選択回路
２０５では、ビット付加回路２０１からの出力を選択
し、ｎビットに変換されたｎビットデータが出力され
る。
路１０２から同期信号ａとして“Ｈ”が出力されるが、
範囲判定回路１０６の定常状態範囲と定めた範囲外の場
合は範囲内信号ｂとして“Ｌ”が出力される。ｎビット
加算減算回路１０７は範囲内信号ｂが“Ｌ”の時は、非
同期時と同様に、この演算回路１０７における選択回路
２０５では、ビット付加回路２０１からの出力を選択
し、ｎビットに変換されたｎビットデータが出力され
る。
【００１３】位相同期状態で定常状態になると同期判定
回路１０２からは同期信号ａとして“Ｈ”が、範囲判定
回路１０６からは範囲内信号ｂとして“Ｈ”が出力され
る。比較回路１０８では記憶回路１０５で記憶された前
の周期のｍビットディジタルデータｃと現在のｍビット
ディジタルデータｄを比較して比較結果が同じか違うか
を判定した異値信号ｅと、大小関係を判定した演算信号
ｆを出力するが、その出力結果によりｎビット演算回路
１０７の動作が異なる。
回路１０２からは同期信号ａとして“Ｈ”が、範囲判定
回路１０６からは範囲内信号ｂとして“Ｈ”が出力され
る。比較回路１０８では記憶回路１０５で記憶された前
の周期のｍビットディジタルデータｃと現在のｍビット
ディジタルデータｄを比較して比較結果が同じか違うか
を判定した異値信号ｅと、大小関係を判定した演算信号
ｆを出力するが、その出力結果によりｎビット演算回路
１０７の動作が異なる。
【００１４】比較回路１０８から異値信号ｅとして
“Ｌ”が出力された場合は、演算回路１０７の選択回路
２０５は前記と同様にビット付加回路２０１の出力を選
択するため、ｎビット演算回路１０７では加減算の処理
にかかわらずｍビットＡ／Ｄ変換回路１０３からのディ
ジタル値化されたｍビットデータｄをｎビットに変換し
たｎビットデータｇが出力される。これに対し、比較回
路１０８から異値信号ｅとして“Ｈ”が、演算信号ｆと
して“Ｈ”がそれぞれ出力された場合は、ｎビット演算
回路１０７では、ビット付加回路２０１の出力のｎビッ
トデータとｎビットテーブル２０２の出力のｎビットデ
ータの減算を行いその結果をｎビットデータｇとして出
力する。
“Ｌ”が出力された場合は、演算回路１０７の選択回路
２０５は前記と同様にビット付加回路２０１の出力を選
択するため、ｎビット演算回路１０７では加減算の処理
にかかわらずｍビットＡ／Ｄ変換回路１０３からのディ
ジタル値化されたｍビットデータｄをｎビットに変換し
たｎビットデータｇが出力される。これに対し、比較回
路１０８から異値信号ｅとして“Ｈ”が、演算信号ｆと
して“Ｈ”がそれぞれ出力された場合は、ｎビット演算
回路１０７では、ビット付加回路２０１の出力のｎビッ
トデータとｎビットテーブル２０２の出力のｎビットデ
ータの減算を行いその結果をｎビットデータｇとして出
力する。
【００１５】一方、比較回路１０８から異値信号ｅとし
て“Ｈ”が，演算信号ｆとして“Ｌ”がそれぞれ出力さ
れた場合は、ｎビット演算回路１０７ではビット付加回
路２０１の出力のｎビットデータとｎビットテーブル２
０２の出力のｎビットデータの加算を行いその結果をｎ
ビットのデータｇとして出力する。
て“Ｈ”が，演算信号ｆとして“Ｌ”がそれぞれ出力さ
れた場合は、ｎビット演算回路１０７ではビット付加回
路２０１の出力のｎビットデータとｎビットテーブル２
０２の出力のｎビットデータの加算を行いその結果をｎ
ビットのデータｇとして出力する。
【００１６】したがって、位相同期回路が非同期時また
は所定の範囲内にないときには、ｎビット演算回路１０
７のビット付加回路２０１においてＡ／Ｄ変換回路１０
３からのｍビットデータの最下位に（ｎ−ｍ）ビットを
付加し、これをそのままＤ／Ａ変換回路１０９に入力
し、そのアナログデータを電圧制御発振器１１０の制御
電圧とする。一方、位相同期回路が同期状態にあり、か
つ所定の範囲内にあるときには、ビット付加回路２０１
においてＡ／Ｄ変換回路１０３からのｍビットデータの
最下位に（ｎ−ｍ）ビットを付加したｎビットデータに
対し、予め設定されているｎビットテーブル２０２のｎ
ビットデータを加減算回路２０４において加減算し、こ
の加減算されたディジタルデータをＤ／Ａ変換回路１０
９においてアナログ値に変換し、電圧制御発振器１１０
の制御電圧とすることになる。これにより、発振器１０
４のクロック周期を短くすることなく量子化誤差を小さ
くすることができ、ジッタを抑圧することが可能とな
る。
は所定の範囲内にないときには、ｎビット演算回路１０
７のビット付加回路２０１においてＡ／Ｄ変換回路１０
３からのｍビットデータの最下位に（ｎ−ｍ）ビットを
付加し、これをそのままＤ／Ａ変換回路１０９に入力
し、そのアナログデータを電圧制御発振器１１０の制御
電圧とする。一方、位相同期回路が同期状態にあり、か
つ所定の範囲内にあるときには、ビット付加回路２０１
においてＡ／Ｄ変換回路１０３からのｍビットデータの
最下位に（ｎ−ｍ）ビットを付加したｎビットデータに
対し、予め設定されているｎビットテーブル２０２のｎ
ビットデータを加減算回路２０４において加減算し、こ
の加減算されたディジタルデータをＤ／Ａ変換回路１０
９においてアナログ値に変換し、電圧制御発振器１１０
の制御電圧とすることになる。これにより、発振器１０
４のクロック周期を短くすることなく量子化誤差を小さ
くすることができ、ジッタを抑圧することが可能とな
る。
【００１７】
【発明の効果】以上説明したように本発明は、位相同期
回路が同期状態にあり、かつ位相差信号をＡ／Ｄ変換し
て得たディジタルデータがある範囲内に入っている状態
のときに、１周期前のディジタルデータと現在のディジ
タルデータを比較し、この比較結果に基づいて現在のデ
ィジタルデータに予め設定されたディジタルデータを加
減算し、この加減算されたディジタルデータをＤ／Ａ変
換して電圧制御発振器の制御電圧としているので、位相
同期定常安定時の量子化誤差を小さくすることができ、
Ａ／Ｄ変換を行う際のクロック周期を短くすることな
く、しかも簡単な回路の追加のみでジッタを抑圧し、か
つ消費電力を低減することができる効果がある。
回路が同期状態にあり、かつ位相差信号をＡ／Ｄ変換し
て得たディジタルデータがある範囲内に入っている状態
のときに、１周期前のディジタルデータと現在のディジ
タルデータを比較し、この比較結果に基づいて現在のデ
ィジタルデータに予め設定されたディジタルデータを加
減算し、この加減算されたディジタルデータをＤ／Ａ変
換して電圧制御発振器の制御電圧としているので、位相
同期定常安定時の量子化誤差を小さくすることができ、
Ａ／Ｄ変換を行う際のクロック周期を短くすることな
く、しかも簡単な回路の追加のみでジッタを抑圧し、か
つ消費電力を低減することができる効果がある。
【図１】本発明の位相同期回路の実施形態のブロック回
路図である。
路図である。
【図２】ｎビット演算回路の内部構成を示すブロック回
路図である。
路図である。
【図３】従来の位相同期回路の一例のブロック回路図で
ある。
ある。
１０１ 位相比較回路 １０２ 同期判定回路 １０３ ｍビットＡ／Ｄ変換回路 １０４ 発振器 １０５ 記憶回路 １０６ 範囲判定回路 １０７ ｎビット演算回路 １０８ 比較回路 １０９ ｎビットＤ／Ａ変換回路 １１０ 電圧制御発振器 ２０１ ビット付加回路 ２０２ テーブル ２０３ 選択切替回路 ２０４ 加減算回路 ２０５ 選択回路 ２０６ ホールド回路
Claims (3)
- 【請求項１】 源信号と電圧制御発振器の出力信号の位
相差を比較して位相差信号を出力する位相比較回路と、
前記位相差信号をディジタルデータに変換するＡ／Ｄ変
換回路と、前記Ａ／Ｄ変換回路からのディジタルデータ
をアナログデータに変換して前記電圧制御発振器の制御
電圧とするＤ／Ａ変換回路とを備えるディジタルサンプ
リング型位相同期回路において、前記源信号と前記電圧
制御発振器の信号が同期状態にあることを判定する同期
判定回路と、前記ディジタルデータがある範囲内に入っ
ていることを判定する範囲判定回路と、１周期前のディ
ジタルデータと現在のディジタルデータを比較する比較
回路と、前記比較回路の比較結果に基づいて現在のディ
ジタルデータに予め設定されたディジタルデータを加減
算する演算回路とを備え、前記演算回路は、前記同期判
定回路が同期状態を判定し、かつ前記範囲判定回路が所
定の範囲内にあることを判定したときに加減算を行うよ
うに構成され、前記演算回路からのディジタルデータを
前記Ｄ／Ａ変換回路に入力することを特徴とするディジ
タルサンプリング型位相同期回路。 - 【請求項２】 源信号と電圧制御発振器の出力信号の位
相差を比較し位相差信号を出力する位相比較回路と、ク
ロックを発生するクロック発振器と、前記位相差信号の
位相差分だけ前記クロックをカウントしてｍビットのデ
ィジタル値に変換するｍ（ｍ＞２）ビットＡ／Ｄ変換回
路と、１周期前にサンプリングされたディジタルデータ
を記憶する記憶回路と、前記源信号と前記電圧制御発振
器の信号が同期していることを判定する同期判定回路
と、前記ディジタルデータがある範囲内に入っているか
を判定する範囲判定回路と、前記記憶回路に記憶されて
いる１周期前のディジタルデータと現在のディジタルデ
ータを比較する比較回路と、前記比較回路における比較
結果に基づいて現在のディジタルデータに予め設定され
たディジタルデータを加減算するｎ（ｎ＞ｍ）ビットの
演算回路と、前記演算回路からのｎビットのディジタル
データをアナログデータに変換し、これを前記電圧制御
発振器の周波数制御電圧として出力するｎビットＤ／Ａ
変換回路とを備え、前記演算回路は、前記同期判定回路
が同期状態を判定し、かつ前記範囲判定回路が所定の範
囲内にあることを判定したときに加減算を行うように構
成されることを特徴とするディジタルサンプリング型位
相同期回路。 - 【請求項３】 前記演算回路には、前記Ａ／Ｄ変換回路
からのディジタルデータの最下位に（ｎ−ｍ）ビットの
ディジタルデータを付加するビット付加回路と、予め所
定のディジタルデータが設定されたテーブルと、前記比
較回路の比較結果に基づいて前記ディジタルデータに前
記設定ディジタルデータの加減算を行う加減算回路と、
前記同期判定回路、前記範囲判定回路及び前記比較回路
からの出力に基づいて前記ビット付加回路からのディジ
タルデータと加減算回路からのディジタルデータとを選
択する選択回路とが設けられる請求項２に記載のディジ
タルサンプリング型位相同期回路。
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| JP8042475A JP2924765B2 (ja) | 1996-02-29 | 1996-02-29 | ディジタルサンプリング型位相同期回路 |
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