JP2927273B2 - クロックスキュー補正回路 - Google Patents
クロックスキュー補正回路Info
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- 239000004065 semiconductor Substances 0.000 claims description 17
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- Pulse Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、クロック信号の位相ずれを補正するためのク
ロックスキュー補正回路及びこれを備えた半導体集積回
路に関する。
し、特に、クロック信号の位相ずれを補正するためのク
ロックスキュー補正回路及びこれを備えた半導体集積回
路に関する。
【０００２】
【従来の技術】近年、半導体集積回路の集積度が高くな
り、且つ、大型化（大規模化）するに伴って、半導体集
積回路内での配線長、特にクロック信号を各機能ブロッ
クに供給するための配線が長くなり、クロック信号の遅
延が無視できなくなっている。すなわち、複数の機能ブ
ロックに共通に供給されるクロック信号の位相が、各機
能ブロック間でずれてしまい、半導体集積回路全体とし
ての高速動作に支障をきたすことになる。
り、且つ、大型化（大規模化）するに伴って、半導体集
積回路内での配線長、特にクロック信号を各機能ブロッ
クに供給するための配線が長くなり、クロック信号の遅
延が無視できなくなっている。すなわち、複数の機能ブ
ロックに共通に供給されるクロック信号の位相が、各機
能ブロック間でずれてしまい、半導体集積回路全体とし
ての高速動作に支障をきたすことになる。
【０００３】クロック信号の位相差を補正するための従
来技術として、例えば特開平６−２７３４７８号公報な
どに記載されているように、クロック信号を供給するた
めのパスに対応して帰還パスを設け、この帰還パスのク
ロック信号波形と基準クロック信号波形との位相比較を
行い、この位相ずれ検出結果に基づいて、クロック供給
パスに設けた可変遅延回路を調節して、クロック分配系
におけるクロックスキューを補正する、という技術が知
られている。
来技術として、例えば特開平６−２７３４７８号公報な
どに記載されているように、クロック信号を供給するた
めのパスに対応して帰還パスを設け、この帰還パスのク
ロック信号波形と基準クロック信号波形との位相比較を
行い、この位相ずれ検出結果に基づいて、クロック供給
パスに設けた可変遅延回路を調節して、クロック分配系
におけるクロックスキューを補正する、という技術が知
られている。
【０００４】図２は、従来のクロックスキュー補正回路
の一例を示すブロック図である。図２において、１０１
は基準クロックの外部入力端子、１０２はクロック信号
外部入力端子、１１１、１１２は入力バッファ、１２１
は位相比較器、１２２は制御回路、１２３は可変遅延回
路、１２４はクロック分配系、１２５はフリップフロッ
プ、１３１は帰還パスを表す。
の一例を示すブロック図である。図２において、１０１
は基準クロックの外部入力端子、１０２はクロック信号
外部入力端子、１１１、１１２は入力バッファ、１２１
は位相比較器、１２２は制御回路、１２３は可変遅延回
路、１２４はクロック分配系、１２５はフリップフロッ
プ、１３１は帰還パスを表す。
【０００５】この従来のクロックスキュー補正回路の動
作について説明する。図２に示すように、外部端子１０
２に入力されたクロック信号は、入力バッファ１１２、
可変遅延回路１２３、クロック分配系１２４を通って、
フリップフロップ１２５へと供給される。
作について説明する。図２に示すように、外部端子１０
２に入力されたクロック信号は、入力バッファ１１２、
可変遅延回路１２３、クロック分配系１２４を通って、
フリップフロップ１２５へと供給される。
【０００６】クロック分配系１２４から出力されたクロ
ック信号は、帰還パス１３１によって位相比較器１２１
の一の入力端子へ入力される。位相比較器１２１の他の
入力端子には、外部入力端子１０１から入力バッファ１
１１を通って入力された基準クロック信号が入力され
る。位相比較器１２１では、基準クロック信号とクロッ
ク分配系１２４から帰還パス１３１を通ってきたクロッ
ク信号との位相比較動作が行われ、その比較結果を信号
として制御回路１２２へ出力する。
ック信号は、帰還パス１３１によって位相比較器１２１
の一の入力端子へ入力される。位相比較器１２１の他の
入力端子には、外部入力端子１０１から入力バッファ１
１１を通って入力された基準クロック信号が入力され
る。位相比較器１２１では、基準クロック信号とクロッ
ク分配系１２４から帰還パス１３１を通ってきたクロッ
ク信号との位相比較動作が行われ、その比較結果を信号
として制御回路１２２へ出力する。
【０００７】位相比較結果の信号を受け取った制御回路
１２２は、その位相比較結果に対応してクロック信号の
位相を進めたり、遅らせたりするための制御信号を可変
遅延回路１２３へ出力する。
１２２は、その位相比較結果に対応してクロック信号の
位相を進めたり、遅らせたりするための制御信号を可変
遅延回路１２３へ出力する。
【０００８】可変遅延回路１２３では、受け取った位相
を調節するための制御信号に応じて遅延を増加、または
減少させ、クロック信号の位相を調節する。
を調節するための制御信号に応じて遅延を増加、または
減少させ、クロック信号の位相を調節する。
【０００９】このように、基準クロック信号とクロック
分配系出力のクロック信号との位相を合わせることによ
って、クロックスキューの低減を行う。
分配系出力のクロック信号との位相を合わせることによ
って、クロックスキューの低減を行う。
【００１０】
【発明が解決しようとする課題】しかしながら、上記し
た従来のクロックスキュー補正回路は、下記記載の問題
点を有している。
た従来のクロックスキュー補正回路は、下記記載の問題
点を有している。
【００１１】（１）第１の問題点は、半導体集積回路が
微細化されてくると、例えばデバイス特性のバラツキや
温度、電源電圧などの変化によって、入力バッファ１１
１の特性のバラツキが大きくなり、クロック信号の位相
を合わせる元になる基準クロック信号自体がばらついて
しまうことがある、ということである。
微細化されてくると、例えばデバイス特性のバラツキや
温度、電源電圧などの変化によって、入力バッファ１１
１の特性のバラツキが大きくなり、クロック信号の位相
を合わせる元になる基準クロック信号自体がばらついて
しまうことがある、ということである。
【００１２】（２）第２の問題点は、同じ半導体集積回
路内に複数のクロックスキュー補正回路を使う場合、ま
たは、別の半導体集積回路に同様なクロックスキュー補
正回路を使用する場合などに、基準クロック信号の入力
バッファ１１１の出力負荷条件が異なる場合があり得
る。こうした場合、基準クロック信号の入力バッファ１
１１の特性の差がクロックスキュー補正の精度に影響し
てくる、ということである。
路内に複数のクロックスキュー補正回路を使う場合、ま
たは、別の半導体集積回路に同様なクロックスキュー補
正回路を使用する場合などに、基準クロック信号の入力
バッファ１１１の出力負荷条件が異なる場合があり得
る。こうした場合、基準クロック信号の入力バッファ１
１１の特性の差がクロックスキュー補正の精度に影響し
てくる、ということである。
【００１３】したがって、本発明は、上記した従来技術
の問題点を解消すべく創案されたものであって、その目
的は、クロックスキューの発生を低減し、しかも、基準
クロック信号が入力される入力バッファの特性バラツキ
をも吸収して、クロックスキュー補正回路の性能を向上
させ、結果的にシステム全体の高速化を達成するクロッ
クスキュー補正回路を提供することにある。
の問題点を解消すべく創案されたものであって、その目
的は、クロックスキューの発生を低減し、しかも、基準
クロック信号が入力される入力バッファの特性バラツキ
をも吸収して、クロックスキュー補正回路の性能を向上
させ、結果的にシステム全体の高速化を達成するクロッ
クスキュー補正回路を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明のクロックスキュー補正回路は、クロック信
号を分配するためのクロック分配系に対応して形成され
たクロック帰還パスと、このクロック帰還パスの途中に
設けられ、基準クロック信号を半導体集積回路内に入力
するための入力バッファの遅延分だけクロック信号を補
正する手段と、前記クロック信号を補正する手段を通っ
たクロック信号と、前記基準クロック信号との位相差を
検出するための位相差検出手段と、この位相差検出結果
に基づいて、クロック信号の遅延時間を調節するための
制御信号を発生する手段と、前記制御信号に対応してク
ロック信号の遅延時間を可変とする手段と、を含むこと
を特徴とする。
め、本発明のクロックスキュー補正回路は、クロック信
号を分配するためのクロック分配系に対応して形成され
たクロック帰還パスと、このクロック帰還パスの途中に
設けられ、基準クロック信号を半導体集積回路内に入力
するための入力バッファの遅延分だけクロック信号を補
正する手段と、前記クロック信号を補正する手段を通っ
たクロック信号と、前記基準クロック信号との位相差を
検出するための位相差検出手段と、この位相差検出結果
に基づいて、クロック信号の遅延時間を調節するための
制御信号を発生する手段と、前記制御信号に対応してク
ロック信号の遅延時間を可変とする手段と、を含むこと
を特徴とする。
【００１５】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明のクロックスキュー補正回
路は、その好ましい実施の形態において、基準クロック
信号が入力される入力バッファ（図１の１１１）と、位
相比較結果の信号を入力としそれに応じた制御信号を出
力する制御回路（図１の１２２）と、制御信号と通常ク
ロック信号とを入力とし制御信号に対応して通常クロッ
ク信号の伝搬遅延時間を増加／減少させ、入力された通
常クロック信号の位相を進めたり、あるいは遅らせたり
したクロック信号を出力する可変遅延回路（図１の１２
３）と、可変遅延回路からの出力クロック信号を入力と
して半導体集積回路内のフリップフロップなどの機能ブ
ロックにクロック信号を分配するクロック分配系（図１
の１２４）と、第１の入力端に前記クロック分配系から
のクロック信号を帰還パス（図１の１３１）を通して入
力し、第２の入力端に前記基準クロック信号の入力バッ
ファ直前の信号を入力し、第３の入力端に前記基準クロ
ック信号の入力バッファ直後の信号を入力し、第２の入
力信号と第３の入力信号との位相差情報を基に第１の入
力信号であるクロック信号の遅延を補正して出力する遅
延補正回路（図１の１２６）と、第１の入力端に前記基
準クロック信号の入力バッファの出力信号を入力し、第
２の入力端に前記遅延補正回路の出力信号を入力し、２
つの入力信号の位相を比較してその位相比較結果の信号
を前記制御回路に出力する位相比較器（図１の１２１）
と、を有する。
いて以下に説明する。本発明のクロックスキュー補正回
路は、その好ましい実施の形態において、基準クロック
信号が入力される入力バッファ（図１の１１１）と、位
相比較結果の信号を入力としそれに応じた制御信号を出
力する制御回路（図１の１２２）と、制御信号と通常ク
ロック信号とを入力とし制御信号に対応して通常クロッ
ク信号の伝搬遅延時間を増加／減少させ、入力された通
常クロック信号の位相を進めたり、あるいは遅らせたり
したクロック信号を出力する可変遅延回路（図１の１２
３）と、可変遅延回路からの出力クロック信号を入力と
して半導体集積回路内のフリップフロップなどの機能ブ
ロックにクロック信号を分配するクロック分配系（図１
の１２４）と、第１の入力端に前記クロック分配系から
のクロック信号を帰還パス（図１の１３１）を通して入
力し、第２の入力端に前記基準クロック信号の入力バッ
ファ直前の信号を入力し、第３の入力端に前記基準クロ
ック信号の入力バッファ直後の信号を入力し、第２の入
力信号と第３の入力信号との位相差情報を基に第１の入
力信号であるクロック信号の遅延を補正して出力する遅
延補正回路（図１の１２６）と、第１の入力端に前記基
準クロック信号の入力バッファの出力信号を入力し、第
２の入力端に前記遅延補正回路の出力信号を入力し、２
つの入力信号の位相を比較してその位相比較結果の信号
を前記制御回路に出力する位相比較器（図１の１２１）
と、を有する。
【００１６】本発明の実施の形態において、遅延補正回
路は、基準クロック信号が入力される入力バッファ（図
１の１１１）の入力信号とその出力信号の位相差を基に
クロック帰還パス（図１の１３１）からのクロック信号
の遅延を補正するように作用する。このため、クロック
分配系でのクロックスキュー低減作用に加え、基準クロ
ック信号の入力バッファ特性バラツキまでも補正するこ
とを可能とし、更なるクロックスキュー低減の向上を達
成する。
路は、基準クロック信号が入力される入力バッファ（図
１の１１１）の入力信号とその出力信号の位相差を基に
クロック帰還パス（図１の１３１）からのクロック信号
の遅延を補正するように作用する。このため、クロック
分配系でのクロックスキュー低減作用に加え、基準クロ
ック信号の入力バッファ特性バラツキまでも補正するこ
とを可能とし、更なるクロックスキュー低減の向上を達
成する。
【００１７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
【００１８】図１は、本発明の一実施例の構成を示すブ
ロック図である。図１において、１０１は半導体集積回
路に基準クロック信号を供給する外部入力端子、１０２
は半導体集積回路に通常クロック信号を供給する外部入
力端子、１１１、１１２は入力バッファ、１２１は位相
比較器、１２２は制御回路、１２３は可変遅延回路、１
２４はクロック分配系、１２５はフリップフロップなど
の同期回路、１２６は遅延補正回路、１３１はクロック
帰還パスをそれぞれ示している。
ロック図である。図１において、１０１は半導体集積回
路に基準クロック信号を供給する外部入力端子、１０２
は半導体集積回路に通常クロック信号を供給する外部入
力端子、１１１、１１２は入力バッファ、１２１は位相
比較器、１２２は制御回路、１２３は可変遅延回路、１
２４はクロック分配系、１２５はフリップフロップなど
の同期回路、１２６は遅延補正回路、１３１はクロック
帰還パスをそれぞれ示している。
【００１９】次に本実施例の動作について説明する。
【００２０】図１に示すように、半導体集積回路の外部
入力端子１０１から入力バッファ１１１を通して基準ク
ロック信号を位相比較回路１２１の第１の入力端子に入
力する。位相比較器１２１の第２の入力端子には本発明
の特徴である遅延補正回路１２６の出力信号が入力さ
れ、基準クロック信号と遅延補正回路１２６からの出力
信号との位相比較動作が行われる。
入力端子１０１から入力バッファ１１１を通して基準ク
ロック信号を位相比較回路１２１の第１の入力端子に入
力する。位相比較器１２１の第２の入力端子には本発明
の特徴である遅延補正回路１２６の出力信号が入力さ
れ、基準クロック信号と遅延補正回路１２６からの出力
信号との位相比較動作が行われる。
【００２１】その結果、位相比較に基づいて通常クロッ
ク信号の位相を進めるか遅らせるかの信号が出力され、
制御回路１２２へ入力される。制御回路１２２では、位
相比較回路１２１からの入力信号に対応して、通常クロ
ック信号の位相をどの程度調節するかの制御信号を可変
遅延回路１２３へ出力する。
ク信号の位相を進めるか遅らせるかの信号が出力され、
制御回路１２２へ入力される。制御回路１２２では、位
相比較回路１２１からの入力信号に対応して、通常クロ
ック信号の位相をどの程度調節するかの制御信号を可変
遅延回路１２３へ出力する。
【００２２】可変遅延回路１２３では、制御信号から入
力された制御信号に基づき遅延回路を調節して、別の入
力端子から入力されたクロック信号の位相を変えクロッ
ク分配系１２４へ出力する。
力された制御信号に基づき遅延回路を調節して、別の入
力端子から入力されたクロック信号の位相を変えクロッ
ク分配系１２４へ出力する。
【００２３】クロック分配系１２４は、その位相を調節
され可変遅延回路１２３から出力されたクロック信号を
フリップフロップ等の同期回路１２５へと分配する。
され可変遅延回路１２３から出力されたクロック信号を
フリップフロップ等の同期回路１２５へと分配する。
【００２４】クロック分配系１２４から出力されたクロ
ック信号は、帰還パス１３１を通って遅延補正回路１２
６の第３の入力端子へ入力される。
ック信号は、帰還パス１３１を通って遅延補正回路１２
６の第３の入力端子へ入力される。
【００２５】遅延補正回路１２６の第１の入力端子に
は、外部入力端子１０１から入力され入力バッファ１１
１の入力端子直前の基準クロックが入力され、第２の入
力端子には、入力バッファ１１１から出力され位相比較
器１２１の入力端子直前の基準クロック信号が入力され
る。
は、外部入力端子１０１から入力され入力バッファ１１
１の入力端子直前の基準クロックが入力され、第２の入
力端子には、入力バッファ１１１から出力され位相比較
器１２１の入力端子直前の基準クロック信号が入力され
る。
【００２６】遅延補正回路１２６では、第１、第２の入
力端子から入力された、基準クロック信号の入力バッフ
ァ１１１前後の基準クロック信号間の遅延を検出する。
そして、ここで検出された遅延量情報を基に、帰還パス
１３１によってクロック分配系１２４の出力から戻され
第３の入力端子から入力されたクロック信号の位相を調
節して、位相比較回路１２１へ出力する。
力端子から入力された、基準クロック信号の入力バッフ
ァ１１１前後の基準クロック信号間の遅延を検出する。
そして、ここで検出された遅延量情報を基に、帰還パス
１３１によってクロック分配系１２４の出力から戻され
第３の入力端子から入力されたクロック信号の位相を調
節して、位相比較回路１２１へ出力する。
【００２７】クロックスキューが発生する原因は、クロ
ック分配系などの遅延差、デバイス特性のバラツキなど
であり、このクロックスキューを限りなく小さく抑える
ことにより、クロック信号に同期して動作する同期回路
は高速に動作させることが可能となり、このようなクロ
ックスキュー補正回路などを内蔵した半導体集積回路を
用いることによって、コンピュータなどのシステム全体
を高速で動作させることが可能となる。
ック分配系などの遅延差、デバイス特性のバラツキなど
であり、このクロックスキューを限りなく小さく抑える
ことにより、クロック信号に同期して動作する同期回路
は高速に動作させることが可能となり、このようなクロ
ックスキュー補正回路などを内蔵した半導体集積回路を
用いることによって、コンピュータなどのシステム全体
を高速で動作させることが可能となる。
【００２８】図２に示した従来例では、クロック分配系
の出力を帰還パスを通して位相比較器に戻し、基準クロ
ック信号と位相を比較、合わせることでクロックスキュ
ーの低減を行う。
の出力を帰還パスを通して位相比較器に戻し、基準クロ
ック信号と位相を比較、合わせることでクロックスキュ
ーの低減を行う。
【００２９】本実施例のクロックスキュー補正回路にお
いては、従来例のクロックスキュー調整に加え、基準ク
ロック信号の半導体集積回路の外部入力端子から位相比
較器入力までの部分の遅延、デバイス特性のバラツキま
でも補正を行うことにより、更なるクロックスキューを
低減することが可能となる。
いては、従来例のクロックスキュー調整に加え、基準ク
ロック信号の半導体集積回路の外部入力端子から位相比
較器入力までの部分の遅延、デバイス特性のバラツキま
でも補正を行うことにより、更なるクロックスキューを
低減することが可能となる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
クロック分配系でのクロックスキューを低減することが
でき、加えてクロック信号の位相を合わせる基準になる
基準クロック信号の入力部の遅延、デバイス特性のバラ
ツキまでも補正することができ、更なるクロックスキュ
ーを低減することができる。
クロック分配系でのクロックスキューを低減することが
でき、加えてクロック信号の位相を合わせる基準になる
基準クロック信号の入力部の遅延、デバイス特性のバラ
ツキまでも補正することができ、更なるクロックスキュ
ーを低減することができる。
【００３１】その理由は、本発明においては、遅延補正
回路は、基準クロック信号が入力される入力バッファの
入力信号とその出力信号の位相差を基にクロック帰還パ
スからのクロック信号の遅延を補正するように、構成し
たことによる。
回路は、基準クロック信号が入力される入力バッファの
入力信号とその出力信号の位相差を基にクロック帰還パ
スからのクロック信号の遅延を補正するように、構成し
たことによる。
【図１】本発明の一実施例のクロックスキュー補正回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】従来例のクロックスキュー補正回路の構成を示
すブロック図である。
すブロック図である。
１０１ 外部入力端子 １０２ 外部入力端子 １１１ 入力バッファ １１２ 入力バッファ １２１ 位相比較器 １２２ 制御回路 １２３ 可変遅延回路 １２４ クロック分配系 １２５ フリップフロップ １２６ 遅延補正回路 １３１ クロック帰還パス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 5/00 Ｓ (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/10 H03K 5/13 G01R 31/28
Claims (2)
- 【請求項１】クロック信号を分配するためのクロック分
配系に対応して形成されたクロック帰還パスと、 前記クロック帰還パスの途中に設けられ、基準クロック
信号を半導体集積回路内に入力するための入力バッファ
の遅延分だけクロック信号を補正する手段と、 前記クロック信号を補正する手段を通ったクロック信号
と前記基準クロック信号との位相差を検出するための位
相差検出手段と、 前記位相差検出結果に基づいてクロック信号の遅延時間
を調節するための制御信号を発生する手段と、 前記制御信号に対応してクロック信号の遅延時間を可変
とする手段と、 を含むことを特徴とするクロックスキュー補正回路。 - 【請求項２】クロック入力端子から第１の入力バッファ
を介して入力されたクロック信号を分配するクロック分
配系から同期回路に出力されるクロック信号を帰還させ
るパスに挿入され、基準クロック信号を入力する第２の
入力バッファの入力端直前と出力端、すなわち位相差検
出回路の入力端直前の位相差に基づき、前記帰還パスか
ら入力されたクロック信号の遅延時間を補正して出力す
る遅延補正回路と、 前記遅延補正回路から出力されるクロック信号と、前記
第２の入力バッファの出力端の基準クロックと、の位相
差を検出するための位相差検出回路と、 前記位相差検出回路の出力結果に基づき、前記クロック
入力端子から前記第１の入力バッファを介して入力され
たクロック信号の遅延時間を調節するための制御信号を
発生する制御回路と、 前記制御信号に対応して前記クロック入力端子から前記
第１の入力バッファを介して入力させたクロック信号の
遅延時間を可変させて前記クロック分配系に出力する可
変遅延回路と、 を含むことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126301A JP2927273B2 (ja) | 1997-04-30 | 1997-04-30 | クロックスキュー補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126301A JP2927273B2 (ja) | 1997-04-30 | 1997-04-30 | クロックスキュー補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10301663A JPH10301663A (ja) | 1998-11-13 |
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