JP2936660B2 - Semiconductor storage device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にダイナミックRA
M（Random Access Momery）の構造に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a dynamic RA.
Regarding the structure of M (Random Access Momery).
従来、ダイナミックRAMのメモリセルの構造として、
例えばスタックトキャパシタ型セルを用いたものが知ら
れている。メモリセルサイズが縮小されるなかで、容量
を構成する下部電極の面積をいかにして大きくし、蓄積
電荷量を十分に確保するかが重要になってきている。し
かしながら従来のスタックトキャパシタ型のセルは第５
図（ａ），（ｂ）あるいは第６図（ａ），（ｂ）の平面
図及び断面図に示す構造となっていた。なお第５図
（ａ）および第６図（ａ）では拡散層5,ゲート電極4,ビ
ット線9,容量下部電極12のみを示している。Conventionally, as a structure of a dynamic RAM memory cell,
For example, a device using a stacked capacitor type cell is known. As the size of the memory cell is reduced, it has become important how to increase the area of the lower electrode constituting the capacitor and ensure a sufficient amount of accumulated charge. However, the conventional stacked capacitor type cell is the fifth type.
The structure is as shown in the plan view and the sectional view of FIGS. 6A and 6B or FIGS. 6A and 6B. 5 (a) and 6 (a) show only the diffusion layer 5, the gate electrode 4, the bit line 9, and the capacitor lower electrode 12.
すなわち第５図（ａ），（ｂ）に示されるように、Ｐ
型シリコン基板１上に形成された多結晶シリコンからな
るゲート電極４と拡散層５から成る絶縁ゲート型電界効
果トランジスタと、この絶縁ゲート型電界トランジスタ
の一方の拡散層５と電気的に接続されている容量下部電
極７と容量絶縁膜13及び容量上部電極14から構成される
容量部が、タングステンシリサイド等からなるビット線
９の下部に形成されているという構造か、あるいは第６
図（ａ），（ｂ）に示されるように、容量下部電極７と
容量絶縁膜13と容量上部電極14から構成される容量部
が、ビット線９の上部に形成されているという構造であ
った。すなわち容量下部電極７はビット線９の上部か下
部かのいずれか一方に形成されていた。That is, as shown in FIGS. 5 (a) and 5 (b), P
Gate electrode 4 made of polycrystalline silicon and a diffusion layer 5 formed on a silicon substrate 1 and an insulated gate field effect transistor, and electrically connected to one diffusion layer 5 of the insulated gate field transistor. The capacitor portion composed of the capacitor lower electrode 7 and the capacitor insulating film 13 and the capacitor upper electrode 14 is formed under the bit line 9 made of tungsten silicide or the like;
As shown in FIGS. 7A and 7B, the capacitor portion composed of the capacitor lower electrode 7, the capacitor insulating film 13, and the capacitor upper electrode 14 is formed above the bit line 9. Was. That is, the capacitor lower electrode 7 is formed on either the upper part or the lower part of the bit line 9.
しかしながら、第５図に示した半導体記憶装置の場合
は、容量下部電極７をビット線９が拡散層５と電気的に
接続される部分をさけて形成しなければならないため、
平面部の電極面積が著しく減少する。この対策として電
極面積を大きくとるために下部電極を厚くすると、ビッ
ト線９と拡散層５とを接続する部分が深くなり、導通が
とりにくくなったり、ゲート電極４間の狭い部分の容量
下部電極材料がエッチング除去しにくいというような加
工上の問題があった。However, in the case of the semiconductor memory device shown in FIG. 5, the capacitor lower electrode 7 must be formed avoiding a portion where the bit line 9 is electrically connected to the diffusion layer 5.
The electrode area of the flat portion is significantly reduced. As a countermeasure, if the lower electrode is made thicker in order to increase the electrode area, the portion connecting the bit line 9 and the diffusion layer 5 becomes deeper, making it difficult to conduct, or the capacitance lower electrode in a narrow portion between the gate electrodes 4. There is a processing problem that the material is difficult to remove by etching.
また第６図に示した半導体記憶装置の場合は、第５図
のものと比べて、容量下部電極７をビット線９と拡散層
５との接続部分の上にも配置できるため、電極面積を大
きくとれるとともに、容量下部電極７を厚くしても、ビ
ット線９を形成した後なので、拡散層５との接続部も深
くはならないという利点はある。しかしビット線９は、
容量下部電極７の拡散層５との接続部分をさけなければ
ならないため、その分セルサイズが大きくなるという欠
点があった。In the case of the semiconductor memory device shown in FIG. 6, the capacitance lower electrode 7 can be arranged also on the connection portion between the bit line 9 and the diffusion layer 5 as compared with that of FIG. There is an advantage that even if the capacitance lower electrode 7 is thickened, the connection portion with the diffusion layer 5 does not become deep even after the bit line 9 is formed even if the capacitance lower electrode 7 is made thick. However, the bit line 9
Since it is necessary to avoid the connection between the capacitance lower electrode 7 and the diffusion layer 5, there is a disadvantage that the cell size increases accordingly.
本発明の半導体記憶装置は、半導体基板に形成された
拡散層とゲート絶縁膜を介して形成されたゲート電極と
を有する絶縁ゲート型電界効果トランジスタと、一方の
前記拡散層に接続されたビット線と、他方の前記拡散層
に接続された容量下部電極とこの上部に容量絶縁膜を介
して形成された容量上部電極とを有する情報蓄積部を構
成する容量部とを備えた半導体記憶装置において、前記
ビット線は絶縁膜を介して前記容量下部電極を貫通して
いるものである。A semiconductor memory device according to the present invention includes an insulated gate field effect transistor having a diffusion layer formed on a semiconductor substrate and a gate electrode formed with a gate insulating film interposed therebetween, and a bit line connected to one of the diffusion layers. And a capacitor unit constituting an information storage unit having a capacitor lower electrode connected to the other diffusion layer and a capacitor upper electrode formed above the capacitor lower electrode via a capacitor insulating film, The bit line penetrates the capacitor lower electrode via an insulating film.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図（ａ）〜（ｃ）は本発明の第１の実施例の平面
図、Ａ−Ａ′線断面図及びＢ−Ｂ′線断面図である。ま
た第２図（ａ）〜（ｆ）及び第３図（ａ）〜（ｆ）は第
１の実施例の製造方法を説明するための半導体チップの
断面図であり、それぞれ第１図（ｂ）及び第１図（ｃ）
の構造を形成するにいたるプロセスフローを示してい
る。以下製造方法と共に説明する。1 (a) to 1 (c) are a plan view, a sectional view taken along line AA 'and a sectional view taken along line BB' of a first embodiment of the present invention. 2 (a) to 2 (f) and 3 (a) to 3 (f) are cross-sectional views of a semiconductor chip for explaining the manufacturing method of the first embodiment. ) And FIG. 1 (c)
2 shows a process flow leading to formation of the structure of FIG. The method will be described below together with the manufacturing method.
まず第２図（ａ）及び第３図（ａ）に示すように、Ｐ
型シリコン基板１上に通常の選択酸化法によりフィール
ド酸化膜２およびゲート酸化膜３をそれぞれ5000Åおよ
び200Åの厚さに形成する。次で多結晶シリコンを3000
Åの厚さに積層しパターニングすることによりゲート電
極４を形成し、しかる後ゲート電極４に対して自己整合
的に基板と逆導電型の不純物として、例えばヒ素を50ke
V,ドーズ量1.0×1015cm-2の条件でイオン注入すること
により拡散層５を形成する。First, as shown in FIGS. 2 (a) and 3 (a), P
A field oxide film 2 and a gate oxide film 3 are formed on a silicon substrate 1 in a thickness of 5000.degree. Next, polycrystalline silicon 3000
The gate electrode 4 is formed by stacking and patterning to a thickness of Å, and then, for example, 50 ke of arsenic as an impurity of the opposite conductivity type to the substrate is self-aligned with the gate electrode 4.
The diffusion layer 5 is formed by ion implantation under the conditions of V and a dose of 1.0 × 10 15 cm −2 .
次に第２図（ｂ）及び第３図（ｂ）に示すように、CV
D法によりシリコン酸化膜６を2000Å積層した後、第１
の容量下部電極と拡散層５をつなぐ部分のシリコン酸化
膜６をエッチング除去する。次でリンがドープされた多
結晶シリコンを1000Å積層しパターニングすることによ
り第１の容量下部電極7Aを形成する。この際のパターニ
ングは、後に述べるビット線９の下部で、隣接したセル
の第１の容量下部電極とショートしないように第１の容
量下部電極7Aが分離されていればよく、またビット線９
と拡散層５との接続部分を避けるようになっていればよ
い。Next, as shown in FIGS. 2 (b) and 3 (b), the CV
After stacking the silicon oxide film 6 by 2000 mm by the D method, the first
The silicon oxide film 6 at the portion connecting the lower capacitor electrode and the diffusion layer 5 is removed by etching. Next, a first capacitor lower electrode 7A is formed by laminating and patterning 1000 nm of polycrystalline silicon doped with phosphorus. The patterning at this time may be such that the first capacitor lower electrode 7A is separated below the bit line 9 to be described later so as not to short-circuit with the first capacitor lower electrode of the adjacent cell.
It suffices if the connecting portion between the metal and the diffusion layer 5 is avoided.
次に第２図（ｃ）及び第３図（ｃ）に示すように、CV
D法によりシリコン酸化膜８を1000Åの厚さに積層した
後、ビット線９と拡散層５を接続する部分のシリコン酸
化膜８をエッチング除去する。Next, as shown in FIGS. 2 (c) and 3 (c), the CV
After laminating the silicon oxide film 8 to a thickness of 1000 ° by the D method, the silicon oxide film 8 at the portion connecting the bit line 9 and the diffusion layer 5 is removed by etching.
次に第２図（ｄ）及び第３図（ｄ）に示すように、タ
ングステンシリサイドを2000Åの厚さに積層し、さらに
その上層にCVD法によりシリコン酸化膜10を2000Åの厚
さに積層した後、同時にパターニングしてビット線９を
形成する。Next, as shown in FIGS. 2 (d) and 3 (d), tungsten silicide is laminated to a thickness of 2000.degree., And a silicon oxide film 10 is further laminated thereon to a thickness of 2000.degree. By a CVD method. Thereafter, the bit lines 9 are formed by patterning at the same time.
次に第２図（ｅ）及び第３図（ｅ）に示すように、CV
D法によりシリコン酸化膜11を1000Åの厚さに積層した
後異方性エッチングすることにより、ビット線９の側面
に通常よく知られているようにシリコン酸化膜11をサイ
ドウォールとして残すとともに、ビット線９の上部にも
シリコン酸化膜10を残す。Next, as shown in FIGS. 2 (e) and 3 (e), the CV
By laminating the silicon oxide film 11 to a thickness of 1000 mm by the method D and then performing anisotropic etching, the silicon oxide film 11 is left as a sidewall on the side surface of the bit line 9 as is well known, and the bit The silicon oxide film 10 is also left above the line 9.
次に第２図（ｆ）及び第３図（ｆ）に示すように、リ
ンがドープされた多結晶シリコンを1000Åの厚さに積層
した後、第１の容量下部電極7Aの一部も含めてパターニ
ングすることにより、第２の容量下部電極7Bを形成す
る。この結果第１の容量下部電極7Aと第２の容量下部電
極7Bが電気的につながり、かつ、その一部が自己整合的
に形成されることになる。そして、ビット線９がシリコ
ン酸化膜を介して容量下部電極を貫通した構造となる。Next, as shown in FIG. 2 (f) and FIG. 3 (f), after polycrystalline silicon doped with phosphorus is laminated to a thickness of 1000 °, a part of the first capacitor lower electrode 7A is also included. By patterning to form the second capacitor lower electrode 7B. As a result, the first capacitance lower electrode 7A and the second capacitance lower electrode 7B are electrically connected, and a part thereof is formed in a self-aligned manner. Then, the structure is such that the bit line 9 penetrates the capacitor lower electrode via the silicon oxide film.
以下第１図（ａ）〜（ｃ）に示したように、第２の容
量下部電極7Bの表面を約100Åの厚さに酸化することに
より容量絶縁膜13を形成する。次で全面に多結晶シリコ
ンを3000Åの厚さに形成して容量上部電極14とする。Hereinafter, as shown in FIGS. 1A to 1C, the surface of the second capacitor lower electrode 7B is oxidized to a thickness of about 100 ° to form the capacitor insulating film 13. Next, polycrystalline silicon is formed on the entire surface to a thickness of 3000 mm to form a capacitor upper electrode 14.
このように構成された第１の実施例によれば、容量下
部電極をビット線９の上部に形成でき、しかもビット線
９を拡散層５と第１の容量下部電極7Aとの接続領域上を
通すことができるため、セルサイズを大きくすることな
く容量下部電極の面積を大きくできる。According to the first embodiment configured as described above, the capacitor lower electrode can be formed above the bit line 9, and the bit line 9 can be formed on the connection region between the diffusion layer 5 and the first capacitor lower electrode 7A. As a result, the area of the capacitor lower electrode can be increased without increasing the cell size.
第４図（ａ）〜（ｃ）は本発明の第２の実施例の平面
図、Ｃ−Ｃ′線断面図及びＤ−Ｄ′線断面図である。4 (a) to 4 (c) are a plan view, a sectional view taken along the line CC 'and a sectional view taken along the line DD' of the second embodiment of the present invention.
この第２の実施例においてもビット線９は、第１の容
量下部電極12Aと第２の容量下部電極12Bとで構成される
容量下部電極を、シリコン酸化膜8,10,11を介して貫通
した構造となっている。そしてこの第２の実施例では、
第１の容量下部電極12Aが第２の容量下部電極12Bの内側
で、特に拡散層５との接続領域上のみに前もって形成さ
れた構造となっている。従って本第２の実施例は、第１
の実施例の効果の他に、第１の容量下部電極12Aとシリ
コン酸化膜８とビット線９とで構成される寄生容量を小
さくできるという利点がある。Also in the second embodiment, the bit line 9 penetrates through the capacitance lower electrode composed of the first capacitance lower electrode 12A and the second capacitance lower electrode 12B via the silicon oxide films 8, 10, and 11. It has a structure. And in this second embodiment,
The first capacitor lower electrode 12A is formed in advance inside the second capacitor lower electrode 12B, particularly only on the connection region with the diffusion layer 5. Therefore, the second embodiment is different from the first embodiment.
In addition to the effects of this embodiment, there is an advantage that the parasitic capacitance formed by the first capacitor lower electrode 12A, the silicon oxide film 8, and the bit line 9 can be reduced.
以上説明したように本発明は、ビット線を絶縁膜を介
して容量下部電極内を貫通させるという構造にすること
により、ビット線が拡散層と電気的に接続する部分の上
にも容量下部電極を設けて電極面積を大きくできるた
め、セルサイズを大きくすることなく電荷蓄積量を大き
くすることができるという効果がある。As described above, the present invention has a structure in which a bit line penetrates through the inside of a capacitor lower electrode via an insulating film, so that a capacitor lower electrode can be formed on a portion where a bit line is electrically connected to a diffusion layer. Is provided, and the electrode area can be increased. Therefore, there is an effect that the charge storage amount can be increased without increasing the cell size.
第１図（ａ）〜（ｃ）は本発明の第１の実施例の平面図
及び断面図、第２図（ａ）〜（ｆ）及び第３図（ａ）〜
（ｆ）は第１の実施例の製造方法を説明するための半導
体チップの断面図、第４図（ａ）〜（ｃ）は本発明の第
２の実施例の平面図及び断面図、第５図（ａ），（ｂ）
及び第６図（ａ），（ｂ）はそれぞれ従来例の平面図及
び断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……拡散層、
6,8,10,11……シリコン酸化膜、７……容量下部電極、7
A,12A……第１の容量下部電極、7B,12B……第２の容量
下部電極、９……ビット線、13……容量絶縁膜、14……
容量上部電極。1 (a) to 1 (c) are plan and sectional views of a first embodiment of the present invention, and FIGS. 2 (a) to 2 (f) and 3 (a) to 3 (a).
FIG. 4F is a sectional view of a semiconductor chip for explaining the manufacturing method of the first embodiment. FIGS. 4A to 4C are plan views and sectional views of a second embodiment of the present invention. 5 (a), (b)
6 (a) and 6 (b) are a plan view and a sectional view of a conventional example, respectively. 1 ... P-type silicon substrate, 2 ... Field oxide film, 3
…… Gate oxide film, 4 …… Gate electrode, 5 …… Diffusion layer,
6, 8, 10, 11 ... silicon oxide film, 7 ... capacitor lower electrode, 7
A, 12A: first capacitor lower electrode, 7B, 12B: second capacitor lower electrode, 9: bit line, 13: capacitor insulating film, 14 ...
Capacitor upper electrode.
Claims (2)
縁膜を介して形成されたゲート電極とを有する絶縁ゲー
ト型電界効果トランジスタと、一方の前記拡散層に接続
されたビット線と、他方の前記拡散層に接続された容量
下部電極とこの上部に容量絶縁膜を介して形成された容
量上部電極とを有する情報蓄積部を構成する容量部とを
備えた半導体記憶装置において、前記ビット線は絶縁膜
を介して前記容量下部電極を貫通していることを特徴と
する半導体記憶装置。An insulated gate field effect transistor having a diffusion layer formed on a semiconductor substrate and a gate electrode formed with a gate insulating film interposed therebetween, a bit line connected to one of the diffusion layers, and the other. A semiconductor storage device comprising: a capacitance portion constituting an information storage portion having a capacitance lower electrode connected to the diffusion layer and a capacitance upper electrode formed on the capacitance lower electrode with a capacitance insulating film interposed therebetween. Is a semiconductor memory device penetrating the capacitor lower electrode via an insulating film.
貫通する位置は、少くとも容量下部電極が拡散層に接続
する領域の上部である請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the position where the bit line penetrates the capacitor lower electrode via the insulating film is at least above a region where the capacitor lower electrode is connected to the diffusion layer.
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