JP2953384B2 - 半導体集積回路のクロックツリー形成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のレ
イアウトに関し、特にＬＳＩのクロック信号分配部分の
配置配線方法に関する。

【０００２】

【従来の技術】従来のＬＳＩのＣＡＤを用いたレイアウ
ト手法においては、配置配線工程において、その遅延を
ＣＡＤのライブラリに登録された素子や配線の遅延値に
基づいて計算し、回路へのバッファ挿入や配線長の調整
により、全体の遅延を調整していた。

【０００３】図５は本発明との比較のための従来のＬＳ
Ｉのレイアウト手法で設計されたクロックツリ−形成方
法の第１の適用例を示す回路図であり、図中符号５０
１、５０２、５０３、５０４はクロックツリーを形成す
るバッファ、５０５、５０６、５０７、５０８、５０
９、５１０はフリップフロップ、５１１、５１２、５１
３は組合せ回路である。

【０００４】５１１は５０５と５０６の間に入っている
回路であり、５１２は５０７と５０８の間に入っている
回路であり、５１３は５０９と５１０の間に入っている
回路である。５０６と５０７の間、５０８と５０９の間
は、配線のみで接続されているものとする。このとき、
５１１と５１２と５１３による遅延は各フリップフロッ
プ間のホールド時間制約を満たすには充分大きく、また
クロック周期の関係からセットアップ時間を満たすには
充分に小さいものとする。また、配線のみで接続された
フリップフロップ同士に対しては、クロック周期の関係
からセットアップ時間を満たすには充分小さいものとす
る。このときクロックツリー形成上の問題は、配線のみ
で接続されたフリップフロップ間同士のホールド時間の
制約である。

【０００５】図６は本発明との比較のための従来のＬＳ
Ｉのレイアウト手法で設計されたクロックツリ−形成方
法の第２の適用例を示す回路図であり、図中符号６０
１、６０４、６０５、６０６、６０７はクロックツリー
を形成するバッファ、６０２、６０３はクロックツリ−
を形成するＡＮＤゲート、６０８、６０９、６１０、６
１１、６１２、６１３、６１４、６１５はフリップフロ
ップ、６１６は遅延の小さなバッファ、６１７、６１
８、６１９は組合せ回路である。

【０００６】このとき、６１７と６１８と６１９による
遅延は各フリップフロップ間のホールド時間制約を満た
すには充分大きく、またクロック周期の関係からセット
アップ時間を満たすには充分に小さいものとする。ま
た、配線のみで接続されたフリップフロップ同士に対し
ては、クロック周期の関係からセットアップ時間を満た
すには充分小さいものとする。６１６のバッファも、そ
れを介して接続されたフリップフロップに対しては、ク
ロック周期の関係からセットアップ時間を満たすには十
分小さいものとする。

【０００７】

【発明が解決しようとする課題】クロック信号をフリッ
プフロップに分配する全経路であるクロックツリーの合
成等で使用される従来の遅延調整方式においては、ＣＡ
Ｄのライブラリのデータに基づいた遅延値、あるいは遅
延パタメータ値を使用して遅延の見積もりを行い、クロ
ック信号の元であるクロックドライバの出力端子から、
各フリップフロップのクロック入力端子までの遅延差つ
まりクロックスキューが小さくなるように調整してい
た。しかしながら、実際の遅延はＬＳＩを製造する場合
の各種条件等により、ばらつきを生じる。このばらつき
を考慮した場合、単にライブラリの値のみに基づいて調
整を行った場合、物理的にばらつきが大きい部分ではレ
イアウト時の計算よりも遅延のずれが大きくなり、計算
値に対し無視できないクロックスキユーとなる場合があ
る。

【０００８】このばらつきは、レイアウト用のＣＡＤで
は一般に考慮不可能なものであるため、レイアウト用の
ＣＡＤに対するマージンとして扱われている。従って、
このマージンはレイウトＣＡＤでは調整できないものと
なり、このマージンを一律に考慮することにより、物理
的なばらつきが小さい回路部分に関しても、必要以上の
マージンを考慮する必要があり、結果としてクロックス
キュー調整の精度を悪くし、回路設計に必要以上の制約
を課すことになるという問題があった。

【０００９】一例として、図５に示された従来のクロッ
クツリー形成方法の第１の適用例においては、クロック
ツリー形成時に調整不可能な遅延は物理的な遅延のばら
つきも含めて、全体的に不確定値として処理する必要が
ある。つまり、マージンとして考慮する必要がある。こ
の場合、５０１、５０２、５０３、５０４はクロックの
ツリーを構成するバツファである。このとき、５０２、
５０３、５０４から先のもつ遅延の不確定値と、５０１
から先のもつ遅延の不確定値を特に区別せず、一律に不
確定値を考慮して、スキューを調整する必要がある。こ
のため、スキュー調整が困難となる場合があり、結果と
して配線のみで接続されているフリップフロップ間、即
ち５０６と５０７間、５０８と５０９間に対しては、遅
延制約が満たされず、再度回路の構成を変更し、クロッ
クツリー形成を行わなければならない場合がある。例え
ばこの回路においては、フリップフロップ間が配線で接
続されているものに関しては、その間にバッファ等を挿
入し、フリップフロップ間に遅延を付加しなければなら
ない場合がある。

【００１０】また、図６に示す従来のクロックツリー形
成方法の第２の適用例においても、クロックツリー形成
時に調整不可能な遅延は物理的な遅延のばらつきも含め
て、全体的に不確定値として処理する必要がある。つま
り、マージンとして考慮する必要がある。この場合、６
０４、６０５、６０６、６０７から先のもつ遅延の不確
定値と、６０２、６０３から先のもつ遅延の不確定値
と、６０１から先のもつ遅延の不確定値とを特に区別せ
ず、一律に不確定値を考慮して、スキューを調整する必
要がある。このため、スキュー調整が困難となる場合が
ある。結果として、配線のみで接続されているフリップ
フロップ間、即ち６０９と６１０間、６１２と６１３間
および小さな遅延を持つバッファのみを介して接続され
ているフリップフロップ６１１と６１２間に対しては、
遅延制約が満たされず、再度回路の構成を変更し、クロ
ックツリー形成を行わなければならない場合がある。こ
の回路においては、フリップフロップ間が配線で接続さ
れているものや小さな遅延を持つバッファのみを介して
接続されているものに関しては、その間にバッファ等を
挿入し、フリップフロップ間に遅延を付加しなければな
らない場合がある。

【００１１】本発明の目的は、物理的なばらつきが小さ
い回路部分に関しては、必要以上のマージンを考慮する
ことなく、結果としてクロックスキュー調整の精度を上
げ、回路設計に必要以上の制約を課す必要のない半導体
集積回路のクロックツリー形成方法を提供することにあ
る。

【００１２】

【課題を解決するための手段】本発明の半導体集積回路
のクロックツリー形成方法は、ＣＡＤを用いた半導体集
積回路のクロックツリー形成方法において、クロック回
路を形成する素子や配線の形態に対応した遅延の物理的
変動量を、接続方式ごとに登録する。

【００１３】互いに接続のあるフリップフロップの全て
のペアについて最大遅延量と最小遅延量を解析し、全て
のペアに対して、接続方式ごとに登録された遅延の物理
的変動量の最も多い接続方式から最も少ない接続方式の
順に、それぞれの物理的変動量を勘案した遅延が、フリ
ップフロップのホールド時間の制約とセットアップ時間
の制約を満たすか否かを検証して、該ペアに適用可能な
最も物理的変動量の多い接続方式を登録し、各ペアに登
録された接続方式を用いて全フリップフロップをグルー
プ化してクロックツリーを形成することにより、タイミ
ング制約の厳しい部分から、物理的変動量の少ない接続
方式を優先的に使用する。

【００１４】さらに、スキャン接続されているフリップ
フロップのペアのクロック入力を異なるバッファを介し
て接続する方式を方式１とし、スキャン接続されている
フリップフロップのペアのクロック入力をバッファを介
さないで配線のみで接続する方式を方式２として登録
し、方式２を物理的変動量の少ない接続方式としてタイ
ミング制約の厳しい部分から優先的に使用し、スキャン
接続されているフリップフロップのペアのクロック入力
を異なる多入力論理ゲートとバッファを挿入して接続す
る方式を方式１とし、スキャン接続されているフリップ
フロップのペアのクロック入力を異なるバッファを介し
て接続する方式を方式２とし、スキャン接続されている
フリップフロップのペアのクロック入力をバッファを介
さないで配線のみで接続する方式を方式３として登録
し、方式３を最も物理的変動量の少ない接続方式とし、
方式２を次に物理的変動量の少ない接続方式としてタイ
ミング制約の厳しい部分から優先的に使用する。

【００１５】本発明のクロックツリー生成方式は、ＣＡ
ＤによるＬＳＩの回路設計において、ＬＳＩの素子や配
線等の形態の製造上の各種条件によって発生する物理変
動量を、その種類別に登録し、タイミングの制約が厳し
い部分から、物理変動量の小さい形態を優先的に使用す
る機構を有することにより、クロックツリーの形成に当
り必要以上のマージンを考慮する必要がなくなった。

【００１６】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の回路設計処理のフローチャートである。Ｓ１０
１〜Ｓ１１３は各処理のステップを示す。

【００１７】回路設計を開始すると（Ｓ１０１）、ま
ず、レイアウトにおいてクロックスキューが小さくなる
ように配置・配線を行なう技術であるクロックツリーシ
ンセシス技術等のクロックスキュー低減のためのプログ
ラムで保証可能な遅延の範囲、即ちソフトウエアで調整
可能な遅延と、製造プロセス等に関連する物理的な製造
ばらつきに起因する遅延のばらつきとを、クロックツリ
ー形成の各方式毎に加算し、これをクロックツリー形成
の各方式毎の不確定遅延として決定してライブラリに登
録する（Ｓ１０２）。この処理は、あらかじめ、ライブ
ラリに不確定遅延として登録されていれば、各回路に対
する処理ごとに行う必要はない。この第１の実施の形態
のフローでは、クロックツリー形成の方式を２つの方式
に分類したときの処理を示している。以下、遅延のばら
つきの大きい方式を方式１、小さい方式を方式２とす
る。

【００１８】次に、回路全体にわたり、フリップフロッ
プ間の最悪遅延解析を行う。このステップでは、互いに
接続のあるフリップフロップの全てのペアに対し、その
最悪遅延を求める。最悪遅延値とは、ここでは、種々の
条件を考慮した場合の最大遅延と最小遅延の両方を示
す。この最悪遅延値は、各フリップフロップのクロック
入力までの遅延差は無視をして求めておく（Ｓ１０
３）。次に、全てのフリップフロップのペア処理終了の
判定処理を行ない、全てのフリップフロップに対する処
理が終了していない場合は、そのフリップフロップのペ
アを１つづつ取り出して、各フリップフロップ間の１次
制約の解析Ｓ１０５に移行し、全てのフリップフロップ
に対し処理が終了すれば、フリップフロップのグループ
化の処理Ｓ１１１に移行する（Ｓ１０４）。

【００１９】処理が未了で、各フリップフロップ間の１
次制約の解析処理Ｓ１０５に移行すると、Ｓ１０３で求
められたフリップフロップ間の最悪遅延に対し、方式１
のもつ不確定遅延値を考慮し、制約の解析を行う。つま
り、最小遅延に対しては、その最小遅延から方式１の不
確定遅延値を減算し、それがデータを受け取る側のフリ
ップフロップのホールド時間の制約を満たすか否かを検
証し、最大遅延に対しては、その最大遅延に方式１の不
確定遅延値を加算し、クロック周期とデータを受け取る
側のフリップフロップのセットアップ時間の制約を満た
すか否かを検証する（Ｓ１０５）。

【００２０】この処理結果に対し、１次制約を満たすか
否かの判定を行ない、制約を満たすものに関しては、特
に特別な処理は行わず、判定処理Ｓ１０４に戻り、前述
のように全フリップフロップの処埋が未了であれば、次
のフリップフロップのペアに対して同様の処理を繰り返
す。１次制約の検証結果が満たされていない場合は、次
のフリップフロップ間の２次制約の解析Ｓ１０７に移行
する（Ｓ１０６）。

【００２１】フリップフロップ間の２次制約解析処理で
は、Ｓ１０３で求められたフリップフロップ間の最悪遅
延に対し、方式２のもつ不確定遅延値を考慮し、制約の
解析を行う。つまり、最小遅延に対しては、その最小遅
延から方式２の不確定遅延値を減算し、それがデータを
受け取る側のフリップフロップのホールド時間の制約を
満たすか否かを検証し、最大遅延に対しては、その最大
遅延に方式２の不確定遅延値を加算し、クロック周期と
データを受け取る側のフリップフロップのセットアップ
時間の制約を満たすか否かを検証する（Ｓ１０７）。

【００２２】この処理結果に対し、２次制約を満たすか
否かの判定を行ない、制約を満たすものに関しては、フ
リップフロップのペアの登録処理Ｓ１１０に移行させ、
フリップフロップのペアを登録する。２次制約の検証結
果が満たされていない場合は、最良のクロックツリー形
成の方式を使用しても、遅延制約を満たさないというこ
とであるため、回路の遅延再調整処理Ｓ１０９に移行す
る（Ｓ１０８）。

【００２３】回路の遅延再調整処理Ｓ１０９が行なわれ
た後には、フリップフロップ間の最悪遅延解析Ｓ１０３
に戻り、再度処理を繰り返す。ここで、予め方式２に対
する不確定遅延を考慮して遅延調整済みの回路に対し処
理を行う場合は、２次制約を満たすように回路生成が行
われているとの仮定のもとで、Ｓ１０６の判定において
１次制約を満たさないものと判定されたものについて
は、Ｓ１０７、Ｓ１０８、Ｓ１０９の処理は不要とし、
ただちに、フリップフロップのペアの登録処理Ｓ１１０
を行えば良い（Ｓ１０９）。

【００２４】フリップフロップのペアの登録処理の後に
は、すべてのフリップフロップのペアの処理が終了した
か否かの判定Ｓ１０４に戻る（Ｓ１１０）。すべてのフ
リップフロップのペアの処理が未了であれば、次のフリ
ップフロップのペアに対し、処理を続けて行う。すべて
のフリップフロップのペアの処理が終了した場合には、
フリップフロップのグループ化処理Ｓ１１１に移行す
る。

【００２５】フリップフロップのグループ化処理では、
フリップフロップのペアが、Ｓ１１０の登録処理により
登録されているので、まず、１組のフリップフロップの
ペアをグループとして、グループのうち最低１つのフリ
ップフロップが共通であるグループ同士に対しては、両
グループを結合し、つまりその２つのグループに含まれ
る、全フリップフロップで、新たなグループを形成して
ゆく。この処理を当初の全てのフリップフロップのペア
で形成されたグループに対して行う。この処理で、互い
に結合されなかったグループが最終的に、独立したグル
ープとして残る（Ｓ１１１）。

【００２６】フリップフロップのグループ化処理Ｓ１１
１の終了後、クロックツリ−生成処理Ｓ１１２に移行す
る。クロックツリー生成処理においては、Ｓ１１１でグ
ループ化されたものに対し、同一グループに含まれるフ
リップフロップ間に対しては方式２を、その他に関して
は方式１を使用して、クロックツリーを形成して（Ｓ１
１２）、終了する（Ｓ１１３）。

【００２７】図２は本発明の第１の実施の形態によるＬ
ＳＩのレイアウト手法で設計されたクロックツリー形成
方法の適用例を示す回路図であり、図中符号２０１、２
０２、２０３、２０４はクロックツリーを形成するバッ
ファ、２０５、２０６、２０７、２０８、２０９、２１
０はフリップフロップ、２１１、２１２、２１３は組合
せ回路である。本図は図５の従来の第１の適用例に対応
しており、下２桁の同じ符号はそれぞれが対応関係にあ
る。

【００２８】前述のように、図５に示された従来のクロ
ックツリー形成方法の第１の適用例においては、クロッ
クツリー形成時に調整不可能な遅延は物理的な遅延のば
らつきも含めて、全体的に不確定値として処理する必要
がある。つまり、マージンとして考慮する必要がある。
この場合、５０１、５０２、５０３、５０４はクロック
のツリーを構成するバツファである。このとき、５０
２、５０３、５０４から先のもつ遅延の不確定値と、５
０１から先のもつ遅延の不確定値を特に区別せず、一律
に不確定値を考慮して、スキューを調整する必要があ
る。このため、スキュー調整が困難となる場合が あ
り、結果として配線のみで接続されているフリップフロ
ップ間、即ち５０６と５０７間、５０８と５０９間に対
しては、遅延制約が満たされず、再度回路の構成を変更
し、クロックツリー形成を行わなければならない場合が
ある。例えばこの回路においては、フリップフロップ間
が配線で接続されているものに関しては、その間にバッ
ファ等を挿入し、フリップフロップ間に遅延を付加しな
ければならない場合がある。

【００２９】これに対し、図２に示す本発明のクロック
ツリー形成方法では、クロックツリーの形成の方式を、
その物理的な遅延のばらつきを考慮して、複数の方式に
分けて考え、制約の厳しいフリップフロップ間に関して
は、ばらつきの少ない方式を採用する。この例では、互
いにスキャンパス接続されたフリップフロップのペア間
（１つのフリップフロップの出力と他のフリップフロッ
プのスキャン入力が接続されている場合、スキャン接続
されているとしている）のクロックの接続で、フリップ
フロップのクロック入力をバッファを介して接続する
（大元のクロックから、異なるバッファを使用している
部分がある）方式を方式１、フリップフロップのクロッ
ク入力間にバッファを介さない、配線のみで接続する
（大元のクロックからすべて同じバッファで接続されて
いる）方式を方式２として区別している。

【００３０】ここで、この回路において問題となる遅延
制約は、フリップフロップのホールド時間であり、問題
になる回路部分は、フリップフロップ間が配線のみで接
続されている部分、即ち図２ではフリップフロップ２０
６と２０７の間およびフリップフロップ２０８と２０９
の間であり、図５ではフリップフロップ５０６と５０７
の間およびフリップフロップ５０８と５０９の間であ
る。従来の方式によれば図５に見られるようにフリップ
フロップ５０６と５０７およびフリップフロップ５０８
と５０９のクロック入力にはいずれも異なるバッファを
経由したクロック回路が接続されている。図２の本発明
のクロックツリー形成方法では、このフリップフロップ
間が直接配線されているフリップフロップ２０６と２０
７およびフリップフロップ２０８と２０９のクロック入
力にはいずれも同じバッファを経由したクロック回路即
ち方式２が採用されている。このように遅延制約の問題
となる部分に対しては、方式２が優先的に採用され、そ
の他の部分には方式１が採用されている。これにより、
必要以上のマージンを考慮する必要がなく、必要以上の
遅延調整が不要となる。

【００３１】図３は本発明の第２の実施の形態の回路設
計処理のフローチャートである。Ｓ３０１〜Ｓ３１４は
各処理のステップを示す。本実施の形態ではクロックツ
リー形成の方式毎のそれぞれの不確定遅延は、あらかじ
め、ライブラリに登録されているものとしている。また
このフローでは、クロックツリー形成の方式を遅延のば
らつきの大小によってｎ個に分類したときの処理を示し
ている。以下、遅延のばらつきの大きい方式から順に、
方式１、方式２とし、最小の遅延のばらつきをもつ方式
を方式ｎとする。いま、ｋを１以上ｎ以下の整数とする
とき、ｋ次制約とは、方式ｋのばらつきを考慮したとき
に満たささねばならない遅延制約であり、ｋ次グループ
とは、そのｋ次制約を満たす、フリップフロップのペア
の集合である。ただし、このグループ化においては、満
たしている制約ｋの最小のものをとって、ｋ次グループ
とよぶ。

【００３２】処理を開始すると（Ｓ３０１）、まず、回
路全体にわたり、フリップフロップ間の最悪遅延解析を
行う、これにより、互いに接続のあるフリップフロップ
の全てのペアに対し、その最悪遅延を求める。最悪遅延
値とは、ここでは、種々の条件を考慮した場合の最大遅
延と最小遅延の両方を示す。この最悪遅延値は、各フリ
ップフロップのクロック入力までの遅延差は無視をして
求めておく（Ｓ３０２）。

【００３３】次に、ｋ＝０として、ｋの初期値を定める
（Ｓ３０３）。そして次のステップではｋをインクリメ
ントする（Ｓ３０４）。次にｋがｎ以下か否かを判断
し、ｎより大きければ、フリップフロップのグループ化
処理Ｓ３１２に移行する。ｋがｎ以下の場合は全てのフ
リップフロップのペアの処理が終了したかの判定Ｓ３０
６に移行する（Ｓ３０５）。全てのフリップフロップの
ペアの処理が終了したかの判定で、未検証のフリップフ
ロップのペアがある場合は、フリップフロップのペアを
１つづつ取り出し、各フリップフロップ間のｋ次制約の
解析処理Ｓ３０７に移行する。全てのフリップフロップ
に対し処理が終了すれば、処理終了を判定し、Ｓ３０４
の処理に戻す（Ｓ３０６）。Ｓ３０４ではｋをインクリ
メントし、前回と同様な処理を繰り返す。

【００３４】Ｓ３０６で未検証のフリップフロップのペ
アがあり各フリップフロップ間のｋ次制約の解析処理Ｓ
３０７の処理に移った場合は、Ｓ３０２で求められたフ
リップフロップ間の最悪遅延に対し、方式ｋのもつ不確
定遅延値を考慮し、制約の解析を行う。つまり、最小遅
延に対しては、その最小遅延から方式ｋの不確定遅延値
を減算して、それがデータを受け取る側のフリップフロ
ップのホールド時間の制約を満たすか否かを検証し、最
大遅延に対しては、その最大遅延に方式ｋの不確定遅延
値を加算し、クロック周期とデータを受け取る側のフリ
ップフロップのセットアップ時間の制約を満たすか否か
を検証する（Ｓ３０７）。

【００３５】この処理結果に対し、ｋ次制約を満たすか
否かの判定Ｓ３０８において、制約を満たすものに関し
ては、ｋ次グループとしてフリップフロップのペアの登
録を行う。ただし、そのペアがすでに、過去に登録され
ていれば、つまり、ｋ−１次以下のグループに登録され
ていれば、登録しない。処理Ｓ３１０の後には、全ての
フリップフロップのペアの処理が終了したかの判定Ｓ３
０６に移行する（Ｓ３１０）。

【００３６】ｋ次制約を満たすか否かの判定Ｓ３０８の
判定において、ｋ次制約を満たさない場合は、Ｓ３０９
の判定処理に移行し、ｋ＝ｎの場合は、最良の遅延ばら
つきの方式を用いても調整不可能であったということで
あるため、遅延再調整処理Ｓ３１１に移し、ｋ＝ｎでな
い場合は全てのフリップフロップのペアの処理が終了し
たかの判定Ｓ３０６に戻し、処理を繰り返す（Ｓ３０
９）。遅延再調整処理Ｓ３１１では回路の遅延を再調整
し、再調整後に、フリップフロップ間の最悪遅延解析Ｓ
３０２に戻し処理を繰り返す（Ｓ３１１）。

【００３７】全てのフリップフロップのペアの処理が終
了したかの判定Ｓ３０６の判定において、すべてのフリ
ップフロップ間の処理が終了したならば、処理Ｓ３０４
に移行し、ｋをインクリメントし、次のｋに対する処理
を行う。Ｓ３０５の判定において、ｋがｎを越えたなら
ば、つまり、ｋ＝ｎまでの遅延制約に対する解析が、す
べてのフリップフロップ間において、終了したならば、
フリップフロップのグループ化処理Ｓ３１２を行う。

【００３８】フリップフロップのグループ化処理Ｓ３１
２では、フリップフロップのペアが、Ｓ３１０の登録処
理により登録されているため、まず、１組のフリップフ
ロップのペアをグループとして、グループのうち最低１
つのフリップフロップが共通であるグループ同士に対し
ては、両グループを結合し、つまりその２つのグループ
に含まれる、全フリップフロップで、新たなグループを
形成していく。この処理を当初の全てのフリップフロッ
プのペアで形成されたグループに対して行う。この処理
で、互いに結合されなかったグループが最終的に独立し
たグループとして残る（Ｓ３１２）。

【００３９】フリップフロップのグループ化処理Ｓ３１
２の終了後、クロックツリー生成処理Ｓ３１３に移行す
る。クロックツリー生成処理Ｓ３１３において、Ｓ３１
０でグループ化されたものに対し、ｋ次のグループに含
まれるフリップフロップ間に対しては方式ｋ以上の次数
の方式を使用してクロックツリーを形成する。ここで、
１次のグループは、最悪を考慮した場合であるので、特
別な処理は不要である（Ｓ３１３）。クロックツリーが
完成して処理を終了する（Ｓ３１４）。

【００４０】図４は本発明の第２の実施の形態によるＬ
ＳＩのレイアウト手法で設計されたクロックツリ−形成
方法の適用例を示す回路図であり、図中符号４０１、４
０４、４０５、４０６、４０７はクロックツリーを形成
するバッファ、４０２、４０３はクロックツリ−を形成
するＡＮＤゲート、４０８、４０９、４１０、４１１、
４１２、４１３、４１４、４１５はフリップフロップ、
４１６は遅延の小さなバッファ、４１７、４１８、４１
９は組合せ回路である。本図は図６の従来の第２の適用
例に対応しており、下２桁の同じ符号はそれぞれが対応
関係にある。

【００４１】前述のように、図６に示す従来のクロック
ツリー形成方法の第２の適用例においては、クロックツ
リー形成時に調整不可能な遅延は物理的な遅延のばらつ
きも含めて、全体的に不確定値として処理する必要があ
る。つまり、マージンとして考慮する必要がある。この
場合、６０４、６０５、６０６、６０７から先のもつ遅
延の不確定値と、６０２、６０３から先のもつ遅延の不
確定値と、６０１から先のもつ遅延の不確定値を特に区
別せず、一律に不確定値を考慮して、スキューを調整す
る必要がある。このため、スキュー調整が困難となる場
合がある。結果として、配線のみで接続されているフリ
ップフロップ間、即ち６０９と６１０間、６１２と６１
３間および小さな遅延を持つバッファのみを介して接続
されているフリップフロップ６１１と６１２間に対して
は、遅延制約が満たされず、再度回路の構成を変更し、
クロックツリー形成を行わなければならない場合があ
る。この回路においては、フリップフロップ間が配線で
接続されているものや小さな遅延を持つバッファのみを
介して接続されているものに関しては、その間にバッフ
ァ等を挿入し、フリップフロップ間に遅延を付加しなけ
ればならない場合がある。

【００４２】これに対し、図４に示す、本発明のクロッ
クツリー形成方法では、クロックツリーの形成の方式
を、その物理的な遅延のばらつきを考慮して、複数の方
式に分けて考え、制約の厳しいフリップフロップ間に関
しては、ばらつきの少ない方式を採用する。

【００４３】この例では、クロックツリー形成の方式
を、３段階に分け、互いにスキャンパス接続されたフリ
ップフロップのペア間（１つのフリップフロップの出力
と他のフリップフロップのスキャン入力が接続されてい
る場合、スキャン接続されているとしている）のクロッ
クの接続で、フリップフロップのクロック入力間にバッ
ファを介さない、配線のみで接続する（大元のクロック
からすべて同じバッファで接続されている）方式を方式
３とし、フリップフロップののクロック入力をバッファ
を１段挿入して調節して接続する（大元のクロックか
ら、異なるバッファを１段使用している部分がある）方
式を方式２とし、ＡＮＤゲートとバッファを１段づつ挿
入する（大元のクロックから、異なるＡＮＤゲートと異
なるバッファとを各１段使用している部分がある）方式
を方式１として区別している。

【００４４】フリップフロップのデータの入出力が、配
線のみで接続されたフリップフロップ間同士のホールド
時間の制約は方式３でのみ、遅延の小さなバッファを介
して接続された部分の遅延に対する制約は方式２または
３を便用すれば満たされるものとする。

【００４５】ここで、この回路において問題となる遅延
制約は、フリップフロップのホールド時間であり、問題
になる回路部分は、フリップフロップ間が配線のみで接
続されている部分、即ちフリップフロップ４０９と４１
０、４１２と４１３と、小さな遅延をもつバッファのみ
で接続されている部分、即ちフリップフロップ４１１と
４１２である。

【００４６】従来の方式によれば図６に見られるよう
に、フリップフロップ６１２と６１３のクロック入力に
は同じバッファを経由したクロック回路が接続されてい
るが、フリップフロップ６０９と６１０には異なるバッ
ファを経由したクロック回路が接続されており、フリッ
プフロップ６１１と６１２のクロック入力にはいずれに
も異なるＡＮＤゲートとバッファを経由したクロック回
路が接続されている。一方図４の本発明のクロックツリ
ー形成方法では、このフリップフロップ間が直接配線さ
れているフリップフロップ４０９と４１０およびフリッ
プフロップ４１２と４１３のクロック入力にはいずれも
同じバッファを経由したクロック回路、即ち方式３が接
続されており、フリップフロップ４１１と４１２には、
ＡＮＤゲートが共通で異なるバッファを経由したクロッ
ク回路、即ち方式２が接続されている。

【００４７】本発明によれば、このように遅延制約の問
題となる部分に対して、この直接配線部分に対しては方
式３を優先的に採用し、小さな違延をもつバッファのみ
を介して接続されている部分に対しては方式２、あるい
は３を優先的に採用し、その他の部分に対しては方式１
を採用する。これにより、必要以上のマージンを考慮す
る必要がなく、必要以上の遅延調整が不要となる。

【００４８】

【発明の効果】以上説明したように本発明は、素子や配
線の形態により異なる製造プロセス等に関連する物理的
な製造ばらつきに起因する遅延のばらつきを、クロック
ツリー形成の各方式ごとに定めておき、方式ごとに考慮
すべきマージンを変えることにより、物理的なばらつき
が小さい部分に対しては必要以上のマージンを考慮する
必要をなくし、遅延制約の問題となる部分に対してはば
らつきの少ない方式を適用することにより回路設計に必
要以上の制約を課する必要がなくなるという効果があ
る。

【図面の簡単な説明】

【図１】図１は本発明の第１の実施の形態の回路設計処
理のフローチャートである。

【図２】本発明の第１の実施の形態によるＬＳＩのレイ
アウト手法で設計されたクロックツリ−形成方法の適用
例を示す回路図である。

【図３】本発明の第２の実施の形態の回路設計処理のフ
ローチャートである。

【図４】本発明の第２の実施の形態によるＬＳＩのレイ
アウト手法で設計されたクロックツリー形成方法の適用
例を示す回路図である。

【図５】本発明との比較のための従来のＬＳＩのレイア
ウト手法で設計されたクロックツリ−形成方法の第１の
適用例を示す回路図である。

【図６】本発明との比較のための従来のＬＳＩのレイア
ウト手法で設計されたクロックツリ−形成方法の第２の
適用例を示す回路図である。

【符号の説明】

２０１、２０２、２０３、２０４、４０１、４０４、４
０５、４０６、４０７、５０１、５０２、５０３、５０
４、６０１、６０４、６０５、６０６、６０７クロック
ツリ−を形成するバッファ ２０５、２０６、２０７、２０８、２０９、２１０、４
０８、４０９、４１０、４１１、４１２、４１３、４１
４、４１５、５０５、５０６、５０７、５０８、５０
９、５１０、６０８、６０９、６１０、６１１、６１
２、６１３、６１４、６１５ フリップフロップ ２１１、２１２、２１３、４１７、４１８、４１９、５
１１、５１２、５１３、６１７、６１８、６１９ 組
合せ回路 ４０２、４０３、６０２、６０３ クロックツリーを
形成するＡＮＤゲート ４１６、６１６ 遅延の小さなバッファ Ｓ１０１〜Ｓ１１３、Ｓ３０１〜Ｓ３１４ 各処理の
ステップ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｄ (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 G06F 1/10 H01L 21/82 H01L 21/822 H01L 27/04 ＪＩＣＳＴファイル（ＪＯＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＡＤを用いた半導体集積回路のクロッ
   クツリー形成方法において、 クロック回路を形成する素子や配線の形態に対応した遅
   延の物理的変動量を、接続方式ごとに登録し、互いに接続のあるフリップフロップの全てのペアについ
   て最大遅延量と最小遅延量を解析し、 前記全てのペアに対して、接続方式ごとに登録された前
   記遅延の物理的変動量の最も多い前記接続方式から最も
   少ない前記接続方式の順に、それぞれの物理的変動量を
   勘案した遅延が、前記フリップフロップのホールド時間
   の制約とセットアップ時間の制約を満たすか否かを検証
   して、該ペアに適用可能な最も物理的変動量の多い接続
   方式を登録し、 前記各ペアに登録された接続方式を用いて全フリップフ
   ロップをグループ化してクロックツリーを形成すること
   により、 タイミング制約の厳しい部分から、物理的変動量の少な
   い前記接続方式を優先的に使用することを特徴とする、
   半導体集積回路のクロックツリー形成方法。
2. 【請求項２】 スキャン接続されているフリップフロッ
   プのペアのクロック入力を異なるバッファを介して接続
   する方式を方式１とし、スキャン接続されているフリッ
   プフロップのペアのクロック入力をバッファを介さない
   で配線のみで接続する方式を方式２として登録し、方式
   ２を物理的変動量の少ない前記接続方式としてタイミン
   グ制約の厳しい部分から優先的に使用する、請求項１に
   記載の半導体集積回路のクロックツリー形成方法。
3. 【請求項３】 スキャン接続されているフリップフロッ
   プのペアのクロック入力を異なる多入力論理ゲートとバ
   ッファを挿入して接続する方式を方式１とし、スキャン
   接続されているフリップフロップのペアのクロック入力
   を異なるバッファを介して接続する方式を方式２とし、
   スキャン接続されているフリップフロップのペアのクロ
   ック入力をバッファを介さないで配線のみで接続する方
   式を方式３として登録し、方式３を最も物理的変動量の
   少ない前記接続方式とし、方式２を次に物理的変動量の
   少ない接続方式としてタイミング制約の厳しい部分から
   優先的に使用する、請求項１に記載の半導体集積回路の
   クロックツリー形成方法。