JP2954877B2 - 容量素子の製造方法 - Google Patents

容量素子の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高誘電率を有する
誘電体または強誘電体を容量絶縁膜とする電気的容量素
子の製造方法に関する。
【０００２】
【従来の技術】近年マイクロコンピュータ等の高速化、
低消費電力化の傾向が推進される中で民生用電子機器が
一段と高度化し、使用される半導体装置もその半導体素
子の微細化が急速に進んできている。それに伴って電子
機器から発生される電磁波雑音である不要輻射が大きな
問題になっており、この不要輻射低減対策として高誘電
率を有する誘電体（以下単に高誘電体という）を容量絶
縁膜とする大容量の容量素子を半導体集積回路装置等に
内蔵する技術が注目をあびている。また、ダイナミック
ＲＡＭ（ＤＲＡＭ）の高集積化に伴い、従来の珪素酸化
物または窒化物の代わりに高誘電体を容量絶縁膜として
用いる技術が広く研究されている。さらに従来にない低
動作電圧かつ高速書き込み読み出し可能な不揮発性ＲＡ
Ｍの実用化を目指し、自発分極特性を有する強誘電体膜
に関する研究開発が盛んに行われている。
【０００３】以下従来の半導体装置の製造方法につい
て、図面を参照しながら説明する。図６（ａ）〜（ｃ）
は従来の容量素子の製造方法を示す工程断面図であり、
１は半導体等の支持基板、２は容量素子用電極または高
誘電体や強誘電体で構成された容量絶縁膜、３は光硬化
性樹脂等のマスク、４はドライエッチングした結果マス
ク３の側壁に付着する反応生成物である。まず、支持基
板１上に容量素子用電極または容量絶縁膜２をスパッタ
法や有機金属堆積法で形成し、所望の形状に加工するた
めにマスク３を形成し図６（ａ）のような構成にする。
次に図６（ｂ）のように容量素子用電極または容量絶縁
膜２をドライエッチングする。最後に図６（ｃ）のよう
にマスクを除去する。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の製造方法では、容量素子用電極または容量絶縁膜２を
ドライエッチングする際にマスク３の側壁に付着する反
応生成物４が、マスク除去後にも残るために、ドライエ
ッチング後に容量素子上に形成される薄膜のカバレッジ
不良が発生し、正常な特性が得られないという課題を有
していた。
【０００５】本発明は上記従来の課題を解決するもので
あり、マスク側壁に付着する反応生成物がないため、正
常な容量素子の特性が得られる容量素子の製造方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の容量素子の製造方法は、高誘電率を有する
誘電体または強誘電体を容量絶縁膜とする容量素子の形
成において、マスク材料を５゜以上８０゜以下のテーパ
ー角度を持つようにパターニングする工程と、前記容量
素子を構成する電極材料または誘電体材料をドライエッ
チングする工程と、前記マスク材料を除去する工程とを
有することを特徴とする。この構成により、容量素子用
電極または容量絶縁膜のドライエッチング時にマスク側
壁に付着する反応生成物を、ドライエッチング時のイオ
ン衝突により物理的に除去でき、反応生成物の付着がな
いエッチング形状を実現できるため、容量素子の正常な
特性を得ることができる。
【０００７】前記において、高誘電率を有する誘電体と
は、チタン酸ストロンチウム（ＳｒＴｉＯ3），チタン
酸ストロンチウムバリウム（ＢａxＳｒ1-xＴｉＯ3、た
だし、０＜ｘ＜１）、酸化タンタル（Ｔａ2Ｏ5）等をい
う。また、強誘電体とは、チタン酸鉛ジルコニウム（Ｐ
ｂＺｒ1-xＴｉxＯ3、ただし、０＜ｘ＜１）、タンタル
酸ビスマスストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）等を
いう。
【０００８】前記の製造方法においては、容量素子を構
成する電極材料が、白金、パラジウム、ルテニウム、酸
化ルテニウム、イリジウム、酸化イリジウム、チタン、
酸化チタン及び窒化チタンから選ばれる少なくとも一つ
を含む材料であることが好ましい。
【０００９】また前記の製造方法においては、マスク材
料が、フォトレジスト、酸化珪素、チタン、酸化チタ
ン、窒化チタン、タンタルおよびタングステンから選ば
れる少なくとも一つを含む材料であることが好ましい。
【００１０】また前記の製造方法においては、マスク材
料を除去する工程が、窒素、アルゴン及びヘリウムから
選ばれる少なくとも一つの不活性ガス雰囲気を用いて洗
浄する工程であことが好ましい。これにより、反応生成
物の酸化により除去が困難な安定な物質になることを防
止することができる。
【００１１】また前記の製造方法においては、ドライエ
ッチング工程において、マスクの側壁に付着する反応生
成物をドライエッチング時のイオンの衝突によりスパッ
タエッチングすることが好ましい。これにより、マスク
の側壁に反応生成物が残らないエッチング形状を形成で
きる。
【００１２】
【発明の実施の形態】（参考例１） 以下本発明の第１の参考例について、図を参照しながら
説明する。
【００１３】図１（ａ）〜（ｄ）は本発明の第１の参考
例における容量素子の製造方法の工程断面図である。ま
ず図１（ａ）に示すように、Ｓｉ，ＧａＡｓ等の化合物
半導体、ガラス基板などの支持基板１上に容量素子用電
極または容量絶縁膜２をスパッタ法や有機金属堆積法で
形成し、続いて所望の形状に加工するためのマスク３を
形成した。次に、図１（ｂ）に示すように、容量素子用
電極または容量絶縁膜２をドライエッチングした。この
際、マスク３の側壁には反応生成物４が付着した。次
に、図１（ｃ）に示すように、エッチング後の支持基板
１を大気に曝すことなく窒素雰囲気下で洗浄し、マスク
３の側壁に付着した反応生成物４を除去した。最後に、
図１（ｄ）に示すように、マスク３を除去した。
【００１４】このように上記実施の形態によれば、容量
素子用電極または容量絶縁膜２をドライエッチング後に
酸素に触れることなく洗浄を行うことにより、反応生成
物４が酸化され除去が困難な物質になることなく容易に
マスク３の側壁に付着した反応生成物４を除去すること
ができた。
【００１５】例えば、容量素子用電極として白金を用い
た場合、ドライエッチングで用いるガスはおもに塩素を
含んでいるため、反応生成物は２塩化白金または４塩化
白金となる。２塩化白金は、塩酸に溶解する。また、４
塩化白金は、水、エタノールまたはアセトンに溶解す
る。以上から、洗浄剤として塩酸と水の混合液を用いれ
ばマスク３の側壁に付着した反応生成物４を完全に除去
できる。なお、２塩化白金または４塩化白金が酸化した
場合には、塩化酸化白金が形成される。これは化学的に
非常に安定であり、除去困難となるため、大気にさらす
ことなく洗浄することが不可欠となる。
【００１６】また、例えば容量絶縁膜としてＳｒＢｉ2
Ｔａ2Ｏ9を用いた場合、ドライエッチングで用いるガス
はおもに塩素または弗素を含んでいるため、反応生成物
４はＢｉＣｌxおよびＳｒＣｌx、ＴａＣｌx、またはＢ
ｉＦxおよびＳｒＦx、ＴａＦxとなる。これらは、弗酸
と硝酸の混合液に溶解する。以上から弗酸と硝酸の混合
液を用いればマスク３の側壁に付着した反応生成物４を
完全に除去できる。
【００１７】以上のようにして得られた容量素子用電極
または容量絶縁膜２の厚さは０．２〜０．４μｍであっ
た。なお、前記参考例では、容量素子用電極として、白
金を用いたが、パラジウム、ルテニウム、酸化ルテニウ
ム、イリジウム、酸化イリジウム、チタン、酸化チタ
ン、または窒化チタンを少なくとも含む材料でも同様の
効果が得られる。
【００１８】また、前記参考例では洗浄剤として、塩酸
と水の混合液および弗酸と硝酸の混合液を用いたが、容
量素子用電極材料または容量絶縁膜に応じて種々の選択
が可能である。例えば、８０℃以上の水、または有機溶
剤を少なくとも含む材料を用いることができる。また、
前記参考例では、洗浄時の雰囲気として窒素を用いた
が、アルゴンまたはヘリウム等の不活性ガスであれば同
等の効果が得られる。
【００１９】以上説明した参考例１によれば、高誘電率
を有する誘電体または強誘電体を容量絶縁膜とする容量
素子の形成において、マスク材料をパターニングする工
程と 、前記容量素子を構成する電極材料または誘電体材
料をドライエッチングする工程と、前記ドライエッチン
グ後に大気に暴露することなく洗浄を行う工程と、前記
マスク材料を除去する工程とを有することを特徴とす
る。この構成により、容量素子用電極または容量絶縁膜
のドライエッチング後にも反応生成物の付着がないエッ
チング形状を実現できるため、容量素子の正常な特性を
得ることができる。
【００２０】また前記参考例によれば、洗浄に用いる溶
液が、水、塩酸、硝酸、弗酸及び有機溶剤から選ばれる
少なくとも一つを含む溶液であることが好ましい。これ
により、反応生成物を化学的に除去することができる。
【００２１】（実施の形態１） 次に、本発明の一実施の形態について、図を参照しなが
ら説明する。
【００２２】図２（ａ）〜（ｃ）は本発明の一実実施の
形態における容量素子の製造方法の工程断面図である。
まず図２（ａ）に示すように、支持基板１上に容量素子
用電極または容量絶縁膜２を前記参考例１と同様の方法
で形成し、続いて所望の形状に加工するためのマスク３
として７５°のテーパー角度θを有するフォトレジスト
を形成した。次に、図２（ｂ）に示すように、容量素子
用電極または容量絶縁膜２をドライエッチングした。こ
の際、マスク３の側壁に付着する反応生成物４はドライ
エッチング時のイオン５の衝突によりスパッタエッチン
グされた。最後に、図２（ｃ）に示すように、マスク３
を除去した。
【００２３】このように本発明の一実施の形態によれ
ば、７５°のテーパー角度を有するマスク形状を有して
いるため、マスク側壁部はドライエッチング時に常にイ
オン衝突に曝されており、その結果側壁に付着する反応
生成物４がスパッタエッチングされ、マスク３の側壁に
付着して残る反応生成部（以下、残さという）のないエ
ッチング形状を実現できた。
【００２４】マスク３としてフォトレジストを用いたと
きのテーパーの角度θと、マスク３の側壁に反応生成物
４が付着する割合（側壁付着発生率）との関係は図３に
示すようになり、テーパー角度θが８０°以下であれば
残さのない形状を実現できることが確認できた。また、
テーパー角度θが５°未満であると、マスクの両端でマ
スクとして機能しなくなる。したがって、テーパー角度
θは５°以上８０°以下が好ましい。
【００２５】なお、本実施の形態によれば、マスク３の
材料としてフォトレジストを用いたが、酸化珪素、タン
タル、チタン、酸化チタン、窒化チタンまたはタングス
テンを少なくとも含む材料でも同様の効果が得られる。
【００２６】（参考例２） 次に、本発明の第２の参考例について、図を参照しなが
ら説明する。図４（ａ）〜（ｃ）は本発明２の参考例に
おける容量素子の製造方法の工程断面図である。まず図
４（ａ）に示すように、支持基板１上に容量素子用電極
または容量絶縁膜２を前記参考例１と同様の方法で形成
し、続いて所望の形状に加工するためのマスク３を形成
した。次に、図４（ｂ）に示すように、容量素子用電極
または容量絶縁膜２を、支持基板１の温度（以下、基板
温度という）を１２０℃に保ちながらドライエッチング
した。この際、基板温度を１２０℃に保っているため、
反応生成物４は揮発性に富んでおり、その結果マスク３
の側壁に付着することなく排気された。最後に、図４
（ｃ）に示すように、マスク３を除去した。
【００２７】このように参考例２によれば、基板温度を
１２０℃に保ちながらドライエッチングを行うため、室
温では揮発性に乏しい材料でも容易に揮発させることが
可能となる。その結果、反応生成物４はマスク３の側壁
に付着することなく排気され、残さのないエッチング形
状を実現できる。
【００２８】基板温度と側壁付着率発生率との関係は図
５に示すようになり、基板温度が１００℃以上であれば
残さのない形状を実現できることを確認した。また、基
板温度が４００℃を越えると、容量素子の特性が劣化し
やすい。したがって、基板温度は１００℃以上４００℃
以下が好ましい。
【００２９】以上説明した参考例２によれば、高誘電率
を有する誘電体または強誘電体を容量絶縁膜とする容量
素子の形成において、マスク材料をパターニングする工
程と、前記容量素子を構成する電極材料または誘電体材
料を１００℃以上４００℃以下の基板温度でドライエッ
チングする工程と、前記マスク材料を除去する工程とを
有することを特徴とする。この構成により、容量素子用
電極または容量絶縁膜のドライエッチング時の反応生成
物を揮発性の高い状態のまま排気でき、反応生成物の付
着がないエッチング形状を実現できるため、容量素子の
正常な特性を得ることができる。
【００３０】
【発明の効果】以上のように本発明によれば、マスク材
料に５°以上８０°以下のテーパー角度を付けることに
より、マスク側壁に残さのない高精度のエッチング形状
を実現する優れた信頼性を有する容量素子の製造方法を
提供することが可能となる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は参考例１の容量素子の製造方
法における工程図。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態の容
量素子の製造方法における工程図。
【図３】本発明の第１の実施形態のフォトレジストのテ
ーパー角度と側壁付着発生率との関係を示す図。
【図４】（ａ）〜（ｃ）は参考例２の容量素子の製造方
法における工程図。
【図５】参考例２の基板温度と側壁付着発生率との関係
を示す図。
【図６】（ａ）〜（ｃ）は従来の容量素子の製造方法に
おける工程図。
【符号の説明】
１ 支持基板 ２ 容量素子用電極または容量絶縁膜 ３ マスク ４ 反応生成物
フロントページの続き (56)参考文献 特開 平７−221070（ＪＰ，Ａ) 特開 平３−180040（ＪＰ，Ａ) 特開 平４−14222（ＪＰ，Ａ) 特開 平８−296067（ＪＰ，Ａ) 半導体・集積回路技術シンポジウム講 演論文集，第52巻，ｐｐ．124−128, 1997，Ｓｔｅｖｅ Ｈａｍｂａｌｅ ｋ，”Ｐｒｏｄｕｃｔｉｏｎ Ｅｔｃｈ ｉｎｇ ｏｆ Ｄｉｅｌｅｃｔｒｉｃｓ ａｎｄ Ｍｅｔａｔｓ ｆｏｒ Ｈｉ ｇｈ Ｄｅｎｓｉｔｙ Ｆｅｒｒｏｅｌ ｅｃｔｒｉｃ ＦｅＲＡＭ" (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/3065 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 高誘電率を有する誘電体または強誘電体
    を容量絶縁膜とする容量素子の形成において、マスク材
    料を５゜以上８０゜以下のテーパー角度を持つようにパ
    ターニングする工程と、前記容量素子を構成する電極材
    料または誘電体材料をドライエッチングする工程と、前
    記マスク材料を除去する工程とを有することを特徴とす
    る容量素子の製造方法。
  2. 【請求項２】 容量素子を構成する電極材料が、白金、
    パラジウム、ルテニウム、酸化ルテニウム、イリジウ
    ム、酸化イリジウム、チタン、酸化チタン及び窒化チタ
    ンから選ばれる少なくとも一つを含む材料である請求項
    １に記載の容量素子の製造方法。
  3. 【請求項３】 マスク材料が、フォトレジスト、酸化珪
    素、チタン、酸化チタン、窒化チタン、タンタルおよび
    タングステンから選ばれる少なくとも一つを含む材料で
    ある請求項１に記載の容量素子の製造方法。
  4. 【請求項４】 マスク材料を除去する工程が、窒素、ア
    ルゴン及びヘリウムから選ばれる少なくとも一つの不活
    性ガス雰囲気を用いて洗浄する工程である請求項１に記
    載の容量素子の製造方法。
  5. 【請求項５】 ドライエッチング工程において、マスク
    の側壁に付着する反応生成物をドライエッチング時のイ
    オンの衝突によりスパッタエッチングする請求項１に記
    載の容量素子の製造方法。
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