JP2956065B2 - 撮像装置 - Google Patents
撮像装置Info
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- JP2956065B2 JP2956065B2 JP1087805A JP8780589A JP2956065B2 JP 2956065 B2 JP2956065 B2 JP 2956065B2 JP 1087805 A JP1087805 A JP 1087805A JP 8780589 A JP8780589 A JP 8780589A JP 2956065 B2 JP2956065 B2 JP 2956065B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像メモリを有する撮像装置に関する。
［従来の技術］ 撮像素子の出力信号を相関二重サンプリグし、ガンマ
補正をした後にディジタル化して画像メモリに１画面分
を記憶し、当該画像メモリに記憶された画像信号を読み
出してアナログ化し、映像プロセス回路に出力する撮像
装置は、公知である。なお、当該映像プロセス回路で
は、ホワイト・バランス、輝度・色素マトリックス、ホ
ワイト・クリップなどの処理が施される。
補正をした後にディジタル化して画像メモリに１画面分
を記憶し、当該画像メモリに記憶された画像信号を読み
出してアナログ化し、映像プロセス回路に出力する撮像
装置は、公知である。なお、当該映像プロセス回路で
は、ホワイト・バランス、輝度・色素マトリックス、ホ
ワイト・クリップなどの処理が施される。
［発明が解決しようとする課題］ しかし、上記従来例では、500TV程度の水平解像度を
確保するためには、撮像素子自体が、例えば、水平方向
で640画素、垂直方向で480画素程度の解像度を有する必
要がある。各画素を８ビットで表現する場合、１枚の静
止画を記憶する画像メモリの容量は、640×480×８＝2.
46Mbitとなる。1Mbitのメモリ素子を用いると、３個の
メモリ素子を用いることになるが、３個目のメモリ素子
には使用しない部分が多く、無駄になる。また、周辺IC
などにも無駄が生じる。
確保するためには、撮像素子自体が、例えば、水平方向
で640画素、垂直方向で480画素程度の解像度を有する必
要がある。各画素を８ビットで表現する場合、１枚の静
止画を記憶する画像メモリの容量は、640×480×８＝2.
46Mbitとなる。1Mbitのメモリ素子を用いると、３個の
メモリ素子を用いることになるが、３個目のメモリ素子
には使用しない部分が多く、無駄になる。また、周辺IC
などにも無駄が生じる。
そこで本発明は、上記画像メモリの記憶容量が少なく
てすむ撮像装置を提示することを目的とする。
てすむ撮像装置を提示することを目的とする。
［課題を解決するための手段］ 本発明に係る撮像装置は、撮像素子の出力信号を１画
面分配信する画像メモリを具備する撮像装置であって、
当該撮像素子と当該画像メモリとの間に、当該撮像素子
の出力から、所定の画素について下位の１又は複数ビッ
トを削減する削減手段と、当該画像メモリの出力につい
て、当該削減手段による削減対象の画素に対し、削減さ
れた下位ビットに対して任意のデータを付加する付加手
段とを備え、前記削減手段の削減対象の画素は、互いに
水平方向及び垂直方向に隣接しないことを特徴とする。
面分配信する画像メモリを具備する撮像装置であって、
当該撮像素子と当該画像メモリとの間に、当該撮像素子
の出力から、所定の画素について下位の１又は複数ビッ
トを削減する削減手段と、当該画像メモリの出力につい
て、当該削減手段による削減対象の画素に対し、削減さ
れた下位ビットに対して任意のデータを付加する付加手
段とを備え、前記削減手段の削減対象の画素は、互いに
水平方向及び垂直方向に隣接しないことを特徴とする。
［作用］ 上記削減手段により、１画面分のデータ量が大幅に減
少し、従って上記画像メモリの記憶容量を大幅に少なく
できる。
少し、従って上記画像メモリの記憶容量を大幅に少なく
できる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の構成ブロック図を示す。
10は撮影光学系、12は赤外カット・フィルタ、14は空間
周波数を制限する光学ロー・パス・フィルタ（LPF）、1
6は色フィルタ、18は撮像素子、20は相関二重サンプリ
ング回路（CDS）、22はガンマ補正回路、24は８ビット
のA/D変換器、26はA/D変換器24の出力データ数を削減す
るデータ変換器、28は画像メモリ、30はデータ変換器26
による圧縮データを復元するデータ変換器、32はD/A変
換器、34はR,G,B信号の選択スイッチ、36は同期信号発
生器（SSG）である。
10は撮影光学系、12は赤外カット・フィルタ、14は空間
周波数を制限する光学ロー・パス・フィルタ（LPF）、1
6は色フィルタ、18は撮像素子、20は相関二重サンプリ
ング回路（CDS）、22はガンマ補正回路、24は８ビット
のA/D変換器、26はA/D変換器24の出力データ数を削減す
るデータ変換器、28は画像メモリ、30はデータ変換器26
による圧縮データを復元するデータ変換器、32はD/A変
換器、34はR,G,B信号の選択スイッチ、36は同期信号発
生器（SSG）である。
被写界光は、撮像光学系10、赤外カット・フィルタ1
2、光学LPF14及び色フィルタ16を介して撮像素子18に入
射し、撮像素子18は同期信号発生器36からのクロックに
従って光学像に対応する電気信号を出力する。撮像素子
18の出力は相関二重サンプリング回路20でサンプリング
され、ガンマ補正回路22でガンマ補正され、A/D変換器2
4により８ビット・ディジタル・データに変換される。
データ変換器26は、A/D変換器26からの（８＋８）ビッ
トのデータを（８＋４）ビットのデータに変換する。デ
ータ変換器26の出力データは画像メモリ28に一時格納さ
れる。
2、光学LPF14及び色フィルタ16を介して撮像素子18に入
射し、撮像素子18は同期信号発生器36からのクロックに
従って光学像に対応する電気信号を出力する。撮像素子
18の出力は相関二重サンプリング回路20でサンプリング
され、ガンマ補正回路22でガンマ補正され、A/D変換器2
4により８ビット・ディジタル・データに変換される。
データ変換器26は、A/D変換器26からの（８＋８）ビッ
トのデータを（８＋４）ビットのデータに変換する。デ
ータ変換器26の出力データは画像メモリ28に一時格納さ
れる。
画像メモリ28から読み出された画像データは、データ
変換器30により（８＋４）ビットのデータから（８＋
８）ビットのデータに復元される。D/A変換器32はデー
タ変換器30の出力データをアナログ信号に戻し、スイッ
チ34の切換により、R,G,Bの各信号が得られる。
変換器30により（８＋４）ビットのデータから（８＋
８）ビットのデータに復元される。D/A変換器32はデー
タ変換器30の出力データをアナログ信号に戻し、スイッ
チ34の切換により、R,G,Bの各信号が得られる。
第２図はデータ変換器26の詳細な構成ブロック図を示
す。40はA/D変換器24の出力データ（８ビット）の入力
端子、41,42は制御信号の入力端子、44,45は制御信号の
立ち上がり時の入力信号をラッチするラッチ回路、46は
インバータ、48はパラレル信号をシリアル化するパラレ
ル・シリアル（P/S）変換器、49は画像メモリ28に接続
する出力端子である。
す。40はA/D変換器24の出力データ（８ビット）の入力
端子、41,42は制御信号の入力端子、44,45は制御信号の
立ち上がり時の入力信号をラッチするラッチ回路、46は
インバータ、48はパラレル信号をシリアル化するパラレ
ル・シリアル（P/S）変換器、49は画像メモリ28に接続
する出力端子である。
第３図のタイミング・チャートを参照して第２図の動
作を説明する。第３図（ａ）はA/D変換器24の動作クロ
ックを示す。A/D変換器24から入力端子40に入力した８
ビット・パラレル・データ（第３図（ｂ））は、ラッチ
回路44,45に供給される。ラッチ回路44は、同期信号発
生回路36から入力端子41に印加される制御信号（第３図
（ｃ））の立ち上がりに応じて入力データ（第３図
（ｂ））をラッチし、ラッチ回路45はインバータ46によ
り反転された制御信号（第３図（ｄ））の立ち上がりに
応じて入力データをラッチする。即ち、入力端子40の８
ビット・データはラッチ回路44又は同45に交互にラッチ
される。ラッチ回路44の８ビット出力は全て、P/S変換
器48に印加され、ラッチ回路45の８ビット出力の下位４
ビットの情報は使用せず、上位４ビットの情報をP/S変
換器48に供給する。P/S変換器48は２画素毎に１回、即
ち12ビットを１単位としてパラレル・シリアル変換を行
う。この変換動作は、同期信号発生器36から入力端子42
を介してP/S変換器48に印加される制御信号（第３図
（ｅ））のＨレベルのタイミングで行われる。第３図
（ｆ）は、S/P変換器48の出力を示す。
作を説明する。第３図（ａ）はA/D変換器24の動作クロ
ックを示す。A/D変換器24から入力端子40に入力した８
ビット・パラレル・データ（第３図（ｂ））は、ラッチ
回路44,45に供給される。ラッチ回路44は、同期信号発
生回路36から入力端子41に印加される制御信号（第３図
（ｃ））の立ち上がりに応じて入力データ（第３図
（ｂ））をラッチし、ラッチ回路45はインバータ46によ
り反転された制御信号（第３図（ｄ））の立ち上がりに
応じて入力データをラッチする。即ち、入力端子40の８
ビット・データはラッチ回路44又は同45に交互にラッチ
される。ラッチ回路44の８ビット出力は全て、P/S変換
器48に印加され、ラッチ回路45の８ビット出力の下位４
ビットの情報は使用せず、上位４ビットの情報をP/S変
換器48に供給する。P/S変換器48は２画素毎に１回、即
ち12ビットを１単位としてパラレル・シリアル変換を行
う。この変換動作は、同期信号発生器36から入力端子42
を介してP/S変換器48に印加される制御信号（第３図
（ｅ））のＨレベルのタイミングで行われる。第３図
（ｆ）は、S/P変換器48の出力を示す。
このようにして、２画素分の（８＋８）ビット・デー
タが順次（８＋４）ビットのシリアル・データに変換さ
れ、出力端子49から画像メモリ28に供給される。従っ
て、画像メモリ28の記憶容量は、640×480×（８＋４）
/2≒1.84Mbitとなり、1Mbitのメモリ素子を２個用いれ
ば、１画面分を記憶できる。
タが順次（８＋４）ビットのシリアル・データに変換さ
れ、出力端子49から画像メモリ28に供給される。従っ
て、画像メモリ28の記憶容量は、640×480×（８＋４）
/2≒1.84Mbitとなり、1Mbitのメモリ素子を２個用いれ
ば、１画面分を記憶できる。
第４図は、データ変換回路30の詳細な構成ブロック図
を示す。50は画像メモリ28からのデータの入力端子、5
1,52,53は同期信号発生器36からの制御信号の入力端
子、54はシリアル・パラレル（S/P）変換器、56,57はラ
ッチ回路、58はラッチ回路56,57の出力の選択スイッ
チ、59はD/A変換器32に接続する出力端子である。
を示す。50は画像メモリ28からのデータの入力端子、5
1,52,53は同期信号発生器36からの制御信号の入力端
子、54はシリアル・パラレル（S/P）変換器、56,57はラ
ッチ回路、58はラッチ回路56,57の出力の選択スイッ
チ、59はD/A変換器32に接続する出力端子である。
第５図を参照して第４図の動作を説明する。第５図
（ａ）は画像メモリ28からのデータ読出しタイミングを
示す。入力端子50のデータは、S/P変換器54により入力
端子51の制御信号（第５図（ｂ））のタイミング（立ち
上がり）でパラレル・データに変換される。12ビットの
パラレル・データは、入力端子53の制御信号（第５図
（ｅ））の立ち上がりでラッチ回路56に８ビットが、ラ
ッチ回路57に残り４ビットがラッチされる。なお、ラッ
チ回路57の下位４ビットの入力はアースに接続してい
る。選択スイッチ58は入力端子52の制御信号（第５図
（ｆ））がＬのとき、ラッチ回路56の出力を選択し、Ｈ
のときラッチ回路57の出力を選択する。これにより、ラ
ッチ回路56,57の出力は、選択スイッチ58により１画素
毎に切り換えられて出力端子59に供給される。
（ａ）は画像メモリ28からのデータ読出しタイミングを
示す。入力端子50のデータは、S/P変換器54により入力
端子51の制御信号（第５図（ｂ））のタイミング（立ち
上がり）でパラレル・データに変換される。12ビットの
パラレル・データは、入力端子53の制御信号（第５図
（ｅ））の立ち上がりでラッチ回路56に８ビットが、ラ
ッチ回路57に残り４ビットがラッチされる。なお、ラッ
チ回路57の下位４ビットの入力はアースに接続してい
る。選択スイッチ58は入力端子52の制御信号（第５図
（ｆ））がＬのとき、ラッチ回路56の出力を選択し、Ｈ
のときラッチ回路57の出力を選択する。これにより、ラ
ッチ回路56,57の出力は、選択スイッチ58により１画素
毎に切り換えられて出力端子59に供給される。
以上は第１フィールドに関しての諸動作であるが、第
２フィールドに関しては、４ビットに削減する画素が画
面上で縦に並ばないように、第２図の入力端子41の制御
信号を第３図（ｈ）に示す如く、第１フィールドに対し
て位相反転させるようにする。これは、画像メモリ28か
らの読出し時も同様である。
２フィールドに関しては、４ビットに削減する画素が画
面上で縦に並ばないように、第２図の入力端子41の制御
信号を第３図（ｈ）に示す如く、第１フィールドに対し
て位相反転させるようにする。これは、画像メモリ28か
らの読出し時も同様である。
第４図では、４ビットに削減した画素のデータを復元
する場合に下位４ビットに“0"を付加したが、ランダム
な４ビット・データを付加してもよい。これによりディ
ザを与えることができる。
する場合に下位４ビットに“0"を付加したが、ランダム
な４ビット・データを付加してもよい。これによりディ
ザを与えることができる。
第６図はデータ変換器26の別の構成例を示す。第２図
の構成では、１画素おきに８ビットのデータを４ビット
にするので、量子化ノイズにより幾分か階調劣化が生じ
る。第６図の例では、同様に４ビットに削減するもの
の、量子化ノイズを低減できる。第６図において、60は
A/D変換器24に接続するデータ入力端子、61,62,63は同
期信号発生器36に接続する制御信号入力端子、64,65は
ラッチ回路、66,67は積算回路、68は積算回路66,67の出
力の大小を判定する判定回路、70はインバータ、72は1H
（水平走査期間）のライン・メモリ、73,74はラッチ回
路、75はラッチ回路73からの８ビット・データ及びラッ
チ回路74からの４ビット・データとからなる12ビット・
データをシリアル化するP/S変換器、76は画像メモリ28
に接続する出力端子、77,78はインバータ、79は判定回
路68の判定結果により切り換えられるスイッチである。
の構成では、１画素おきに８ビットのデータを４ビット
にするので、量子化ノイズにより幾分か階調劣化が生じ
る。第６図の例では、同様に４ビットに削減するもの
の、量子化ノイズを低減できる。第６図において、60は
A/D変換器24に接続するデータ入力端子、61,62,63は同
期信号発生器36に接続する制御信号入力端子、64,65は
ラッチ回路、66,67は積算回路、68は積算回路66,67の出
力の大小を判定する判定回路、70はインバータ、72は1H
（水平走査期間）のライン・メモリ、73,74はラッチ回
路、75はラッチ回路73からの８ビット・データ及びラッ
チ回路74からの４ビット・データとからなる12ビット・
データをシリアル化するP/S変換器、76は画像メモリ28
に接続する出力端子、77,78はインバータ、79は判定回
路68の判定結果により切り換えられるスイッチである。
第６図では、入力端子62には第３図（ｅ）のタイミン
グで制御信号が入力し、ラッチ回路64,65は、この制御
信号及びインバータ70による反転信号により、入力端子
60のデータを１画素毎にラッチする。ラッチ回路64,65
は下位４ビットをそれぞれ積算回路66,67に供給する。
積算回路66,67は１水平期間分の積算を行い、判定回路6
8はその積算結果を比較し、例えば積算回路67の出力の
方が小さいときには出力をＬにする。
グで制御信号が入力し、ラッチ回路64,65は、この制御
信号及びインバータ70による反転信号により、入力端子
60のデータを１画素毎にラッチする。ラッチ回路64,65
は下位４ビットをそれぞれ積算回路66,67に供給する。
積算回路66,67は１水平期間分の積算を行い、判定回路6
8はその積算結果を比較し、例えば積算回路67の出力の
方が小さいときには出力をＬにする。
他方、入力端子60のデータは、入力端子61の制御クロ
ックで動作するライン・メモリ72により１水平期間分時
間遅延された後、ラッチ回路73,74に印加される。な
お、ライン・メモリ72に必要な記憶容量は640×８＝5.1
2Kbitであり、画像メモリ28を構成するメモリ素子の空
きエリアを流用できる。入力端子62には、同期信号発生
器36から第３図（ｃ）に示す制御信号が供給されてお
り、ラッチ回路73,74は以下のようにして１画素おきに
ラッチ動作を行う。即ち、判定回路68の出力がＬのと
き、スイッチ79はａ側に接続し、ラッチ回路73は第３図
（ｃ）の制御信号によりラッチ動作を行う。判定回路68
の出力がＨのとき、スイッチ79はｂ側に接続し、従って
ラッチ回路73は入力端子62の制御信号（第３図（ｃ））
をインバータ77で反転した信号（第３図（ｄ））により
制御され、ラッチ回路74は第３図（ｃ）の制御信号によ
り制御される。P/S変換器75は入力端子63の制御信号
（第３図（ｅ））に従い、判定回路68の判定結果（１ビ
ット）を先頭に、ラッチ回路73からの８ビット・データ
とラッチ回路74からの４ビット・データを順次シリアル
化して出力端子76に出力する。
ックで動作するライン・メモリ72により１水平期間分時
間遅延された後、ラッチ回路73,74に印加される。な
お、ライン・メモリ72に必要な記憶容量は640×８＝5.1
2Kbitであり、画像メモリ28を構成するメモリ素子の空
きエリアを流用できる。入力端子62には、同期信号発生
器36から第３図（ｃ）に示す制御信号が供給されてお
り、ラッチ回路73,74は以下のようにして１画素おきに
ラッチ動作を行う。即ち、判定回路68の出力がＬのと
き、スイッチ79はａ側に接続し、ラッチ回路73は第３図
（ｃ）の制御信号によりラッチ動作を行う。判定回路68
の出力がＨのとき、スイッチ79はｂ側に接続し、従って
ラッチ回路73は入力端子62の制御信号（第３図（ｃ））
をインバータ77で反転した信号（第３図（ｄ））により
制御され、ラッチ回路74は第３図（ｃ）の制御信号によ
り制御される。P/S変換器75は入力端子63の制御信号
（第３図（ｅ））に従い、判定回路68の判定結果（１ビ
ット）を先頭に、ラッチ回路73からの８ビット・データ
とラッチ回路74からの４ビット・データを順次シリアル
化して出力端子76に出力する。
第６図のデータ変換器26に対応するデータ変換器30の
構成例を第７図に示す。第４図と同じ構成要素には同じ
符号を付してある。80は入力端子50の、画像メモリ28か
らのシリアル・データをパラレル化するS/P変換器、82
はインバータ、83はS/P変換器80の１ビット出力（判定
回路68の判定結果）により切り換えられるスイッチであ
る。S/P変換器80は入力端子51の制御信号に従って、入
力端子50のシリアル・データをパラレル化するが、最初
の１ビットによりスイッチ83を制御する。他の12ビット
は、最初の８ビットがラッチ回路56に印加され、残りの
４ビットがラッチ回路57に印加される。ラッチ回路56,5
7は入力端子53の制御信号（第５図（ｅ））に従い入力
データをラッチする。S/P変換器80からスイッチ83に印
加される１ビット信号がＬのときにはスイッチ83はａ側
に接続し、端子52の制御信号（第５図（ｆ））のタイミ
ングでスイッチ58が切り換わる。他方、S/P変換器80か
らスイッチ83に印加される１ビット信号がＨのときには
スイッチ83はｂ側に接続し、制御信号（第５図（ｆ））
をインバータ82で反転した信号（第５図（ｇ））により
スイッチ58が切り換わる。即ち、ラッチ回路56の出力と
ラッチ回路57の出力の取り出しタイミングが切り換わ
る。
構成例を第７図に示す。第４図と同じ構成要素には同じ
符号を付してある。80は入力端子50の、画像メモリ28か
らのシリアル・データをパラレル化するS/P変換器、82
はインバータ、83はS/P変換器80の１ビット出力（判定
回路68の判定結果）により切り換えられるスイッチであ
る。S/P変換器80は入力端子51の制御信号に従って、入
力端子50のシリアル・データをパラレル化するが、最初
の１ビットによりスイッチ83を制御する。他の12ビット
は、最初の８ビットがラッチ回路56に印加され、残りの
４ビットがラッチ回路57に印加される。ラッチ回路56,5
7は入力端子53の制御信号（第５図（ｅ））に従い入力
データをラッチする。S/P変換器80からスイッチ83に印
加される１ビット信号がＬのときにはスイッチ83はａ側
に接続し、端子52の制御信号（第５図（ｆ））のタイミ
ングでスイッチ58が切り換わる。他方、S/P変換器80か
らスイッチ83に印加される１ビット信号がＨのときには
スイッチ83はｂ側に接続し、制御信号（第５図（ｆ））
をインバータ82で反転した信号（第５図（ｇ））により
スイッチ58が切り換わる。即ち、ラッチ回路56の出力と
ラッチ回路57の出力の取り出しタイミングが切り換わ
る。
［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
れば、少ない記憶容量で撮像手段の出力を一時記憶でき
る。また、奇数画素をデータ削減するか偶数画素をデー
タ削減するかを判定することにより、量子化ノイズを低
減できる。
れば、少ない記憶容量で撮像手段の出力を一時記憶でき
る。また、奇数画素をデータ削減するか偶数画素をデー
タ削減するかを判定することにより、量子化ノイズを低
減できる。
第１図は本発明の一実施例の構成ブロック図、第２図は
第１図のデータ変換器26の詳細な構成ブロック図、第３
図は第２図のタイミング・チャート、第４図は第１図の
データ変換器30の詳細な構成ブロック図、第５図は第４
図のタイミング・チャート、第６図はデータ変換器26の
変更例、第７図は第６図に対応するデータ変換器30の変
更例である。 10:撮影光学系、18:撮像素子、20:相関二重サンプリン
グ回路、22:ガンマ補正回路、26:データ変換器、28:画
像メモリ、30:データ変換器、36:同期信号発生器
第１図のデータ変換器26の詳細な構成ブロック図、第３
図は第２図のタイミング・チャート、第４図は第１図の
データ変換器30の詳細な構成ブロック図、第５図は第４
図のタイミング・チャート、第６図はデータ変換器26の
変更例、第７図は第６図に対応するデータ変換器30の変
更例である。 10:撮影光学系、18:撮像素子、20:相関二重サンプリン
グ回路、22:ガンマ補正回路、26:データ変換器、28:画
像メモリ、30:データ変換器、36:同期信号発生器
Claims (1)
- 【請求項１】撮像素子の出力信号を１画面分配信する画
像メモリを具備する撮像装置であって、 当該撮像素子と当該画像メモリとの間に、当該撮像素子
の出力から、所定の画素について下位の１又は複数ビッ
トを削減する削減手段と、 当該画像メモリの出力について、当該削減手段による削
減対象の画素に対し、削減された下位ビットに対して任
意のデータを付加する付加手段 とを備え、前記削減手段の削減対象の画素は、互いに水
平方向及び垂直方向に隣接しないことを特徴とする撮像
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087805A JP2956065B2 (ja) | 1989-04-06 | 1989-04-06 | 撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087805A JP2956065B2 (ja) | 1989-04-06 | 1989-04-06 | 撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02266680A JPH02266680A (ja) | 1990-10-31 |
| JP2956065B2 true JP2956065B2 (ja) | 1999-10-04 |
Family
ID=13925193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087805A Expired - Fee Related JP2956065B2 (ja) | 1989-04-06 | 1989-04-06 | 撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956065B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11303835B2 (en) | 2019-11-15 | 2022-04-12 | Samsung Electronics Co., Ltd. | Pixel array and image sensor including the same |
-
1989
- 1989-04-06 JP JP1087805A patent/JP2956065B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11303835B2 (en) | 2019-11-15 | 2022-04-12 | Samsung Electronics Co., Ltd. | Pixel array and image sensor including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02266680A (ja) | 1990-10-31 |
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