JP2956080B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は同一のウェル領域内に複数個の電界効果トラ
ンジスタが形成され、一の電界効果トランジスタのゲー
ト電極を構成する配線層を介して他の電界効果トランジ
スタのソース又はドレイン領域が接続された半導体装置
及びその製造方法に関する。

［従来の技術］ 近時、半導体装置の高速化及び高集積化に伴い、集積
回路を構成する素子の微細化が促進されている。しか
し、素子の微細化に伴って、半導体装置の製造工程が複
雑化し、半導体装置の製造に長時間を要するようになっ
てきている。このため、半導体装置の製造工程を簡略化
し、製造時間を短縮化するための工夫がなされている。

第３図（ａ）は製造工程を簡略化した従来の半導体装
置の製造方法を示す平面図、第３図（ｂ）は第３図
（ａ）のIII−III線による断面図である。

先ず、半導体基板１の表面の所定領域にウェル領域２
を形成する。その後、例えば選択酸化法により、このウ
ェル領域２の表面に素子分離用絶縁膜３を選択的に形成
して、ウェル領域２を複数個の素子領域に分割する。

次に、例えば半導体基板１の表面を酸化させ、ウェル
領域２上に絶縁膜４を薄く形成する。そして、この絶縁
膜４を選択的に開口する。その後、この開口部及び絶縁
膜４上に、後述するソース・ドレイン領域７と同一導電
型の不純物を高濃度で含有する多結晶シリコン等によ
り、ゲート電極５及びゲート配線６をパターン形成す
る。

次に、基板１の表面に不純物を導入し、自己整合的に
ソース・ドレイン領域７を形成する。この場合、ゲート
配線６からウェル領域２に不純物が拡散して接続領域８
が形成される。この接続領域８により、ゲート配線６と
ソース・ドレイン領域７との間の接続抵抗が低減され
る。

次いで、全面に層間絶縁膜９を形成する。そして、こ
の層間絶縁膜９の所定領域にコンタクト窓10を開孔す
る。その後、このコンタクト窓10をアルミニウムで埋め
込むと共に、層間絶縁膜９上に所定のパターンでアルミ
ニウム配線11を形成する。

このようにして形成された半導体装置はゲート電極５
とゲート配線６とを同時に形成するため、製造工程を短
縮できるという利点がある。また、トランジスタの素子
寸法がゲート電極５とゲート配線６及びコンタクト窓10
との間隔のみで決定されるため、ゲート電極とゲート配
線とを個別的に形成したトランジスタ素子に比して、素
子寸法を約１乃至2.5μｍ縮小することができる。

［発明が解決しようとする課題］ しかしながら、上述の方法により製造された半導体装
置には以下に示す欠点がある。

即ち、第３図（ａ）においては、同一のウェル領域２
に４個の電界効果トランジスタT1,T2,T3,T4が隣接して
形成されており、トランジスタT1及びT2のソース・ドレ
イン領域７とトランジスタT3及びT4のゲート電極５とが
夫々ゲート配線６により接続されている。この場合、ト
ランジスタT1及びT2の接続領域８が近くなりすぎると、
第４図に示すように、このトランジスタT1及びT2の各接
続領域８が絶縁膜３の下方で接続し、電気的に短絡して
しまう。これを防止するために、従来は各素子間を約1.
5乃至2.5μｍ離して形成する必要があり、これが半導体
装置の高集積化の障害となっている。

本発明はかかる問題点に鑑みてなされたものであっ
て、隣接する電界効果トランジスタの接続領域の短絡不
良の発生を回避することができ、更に一層の高集積化が
可能な半導体装置及びその製造方法を提供することを目
的とする。

［課題を解決するための手段］ 本発明に係る半導体装置は、半導体基板の表面に形成
されたウェル領域と、このウェル領域を複数個の素子領
域に分離する素子分離用絶縁膜と、前記素子領域に形成
された複数個の電界効果トランジスタと、一の電界効果
トランジスタのゲート電極を構成すると共に他の電界効
果トランジスタのソース・ドレイン領域上に延出した配
線層と、前記素子領域表面に形成され前記ソース・ドレ
イン領域と前記配線層との間を接続する接続領域とを有
し、隣接する２個の前記接続領域間に配置された前記素
子分離用絶縁膜は他の領域に配置された素子分離用絶縁
膜に比して深く形成されていることを特徴とする。

本発明に係る半導体装置の製造方法は、半導体基板の
表面にウェル領域を形成する工程と、このウェル領域に
第１のパターンで第１の素子分離用絶縁膜を形成すると
共に前記ウェル領域に第２のパターンで第２の素子分離
用絶縁膜を形成する工程と、前記ウェル領域上に一の電
界効果トランジスタのゲート電極を構成するゲート配線
を前記第１の素子分離用絶縁膜の側方上まで延出させて
形成する工程と、前記ゲート配線から前記第１の素子分
離用絶縁膜の側方に不純物を拡散させて接続領域を形成
する工程とを有し、前記第１の素子分離用絶縁膜は前記
第２の素子分離用絶縁膜よりも深く形成することを特徴
とする。

［作用］ 本発明においては、隣接する２個の電界効果トランジ
スタの接続領域の間に形成された素子分離用絶縁膜は他
の領域の素子分離用絶縁膜と異なり、基板の裏面方向に
深く形成されている。このため、隣接して形成されたト
ランジスタの接続領域が絶縁膜の下方で接続されること
を回避できる。これにより、各電界効果トランジスタ素
子の間の寸法を縮小して、半導体装置を高集積化するこ
とができる。

また、本発明方法においては、ウェル領域の所定領域
に第１の素子分離用絶縁膜及び第２の素子分離用絶縁膜
を形成する。この場合、前記第１の素子分離用絶縁膜の
深さを第２の素子分離用絶縁膜の深さよりも深くして形
成する。そして、ゲート配線等を形成した後、第１の素
子分離用絶縁膜の側方に前記ゲート配線から不純物を導
入して接続領域を形成する。これにより、２個の接続領
域の短絡をこの接続領域間に深く形成された第１の素子
分離用絶縁膜により回避することができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。

第１図（ａ）は本発明の実施例に係る半導体装置を示
す平面図、第１図（ｂ）は第１図（ａ）のＩ−Ｉ線によ
る断面図である。

本実施例が従来と異なる点はトランジスタT1,T2間に
形成された第１の素子分離用絶縁膜と他の領域に形成さ
れた第２の素子分離用絶縁膜とが異なる深さで形成され
ていることにあり、その他の構造は基本的には従来と同
様であるので、第１図（ａ）、（ｂ）において第３図
（ａ）、（ｂ）と同一物には同一符号を付してその詳し
い説明は省略する。

本実施例に係る半導体装置は、上述の如く、隣接する
トランジスタT1及びT2間の第１の素子分離用絶縁膜12が
他の領域に形成された第２の素子分離用絶縁膜３に比し
て半導体基板の裏面方向に深く形成されている。例え
ば、接続領域８の深さは従来と同様に0.5乃至0.8μｍで
あり、第１の素子分離用絶縁膜12の深さは2.0乃至3.0μ
ｍ、第２の素子分離用絶縁膜３の深さは従来と同様に0.
3乃至0.6μｍである。

本実施例においては、上述の如く、第１の素子分離用
絶縁膜12は第２の素子分離用絶縁膜３よりも深く形成さ
れており、従って、通常接続領域８に比して第１の素子
分離用絶縁膜12は深く形成される。例えば上記実施例に
おいては、第１の素子分離用絶縁膜12と接続領域８との
深さの差は1.0乃至1.2μｍと大きい。これにより、トラ
ンジスタT1及びT2間の感覚を１μｍ以下に縮小しても、
第１の素子分離用絶縁膜12を挟んで対向する２つの接続
領域８が相互に接触することはない。従って、素子寸法
を従来よりも縮小し、半導体装置を著しく高集積化する
ことができる。

次に、本実施例に係る半導体装置の製造方法について
説明する。

先ず、半導体基板１の表面にウェル領域２を形成す
る。そして、このウェル領域２に第１のパターンで第１
の素子分離用絶縁膜12を形成し、第２のパターンで第２
の素子分離用絶縁膜３を形成する。この場合、第１の素
子分離用絶縁膜12は2.0乃至3.0μｍの厚さで形成する。
また、第２の素子分離用絶縁膜３は、従来と同様に、0.
3乃至0.6μｍの厚さで形成する。従って、素子分離用絶
縁膜12は素子分離用絶縁膜３に比して、約1.4乃至2.7μ
ｍ半導体基板１の裏面方向に深く形成される。

次に、従来と同様に、絶縁膜４、ゲート電極５、ゲー
ト配線６及びソース・ドレイン領域７を形成する。そし
て、ゲート配線６からウェル領域２に不純物を拡散させ
て、接続領域８を形成する。この場合、接続領域８の深
さは、従来と同様に、0.5乃至0.8μｍに設定する。

次いで、基板１上に層間絶縁膜９及びアルミニウム配
線11を形成する。このようにして、第１図に示す構造の
半導体装置を容易に製造することができる。

第２図は本発明の第２の実施例を示す断面図である。

本実施例が第１の実施例と異なる点は第１の素子分離
用絶縁膜が溝内絶縁物層13aと表面絶縁物層13bとにより
構成されていることにあり、その他の構造は基本的には
第１の実施例と同様であるので、第２図において第１図
（ａ）、（ｂ）と同一物には同一符号を付してその詳し
い説明は省略する。

本実施例においては、上述の如く、隣接した２つの接
続領域８の間に形成された第１の素子分離用絶縁膜が２
層構造になっている。即ち、接続領域８の間に両者を分
離するようにして溝が形成されており、この溝内に絶縁
物を埋め込んで溝内絶縁物層13aが形成されている。ま
た、この溝内絶縁物層13aの上に酸化により表面絶縁物
層13bが形成されている。

本実施例においては、上述の如く、ウェル領域２の所
定領域に溝を形成し、この溝を埋め込んで第１の素子分
離用絶縁膜を形成するため、例えば、この第１の素子分
離用絶縁膜の幅を約0.8μｍ、深さを２乃至６μｍと極
めて細い幅で深く形成することができる。これにより、
第１の実施例に比してより一層の高集積化を達成でき
る。

次に、この第２の実施例に係る半導体装置の製造方法
について説明する。

先ず、半導体基板１の表面にウェル領域２を形成し、
このウェル領域２の所定領域をエッチングして、深さが
２乃至６μｍ、幅は0.8μｍのＵ字型の溝を形成する。
その後、この溝の中に絶縁性物質を埋め込んで溝内絶縁
物層13aを形成する。

次に、半導体基板１上の所定領域に、例えば選択酸化
法により第２の素子分離用絶縁膜３を形成する。このと
き、溝内絶縁物層13aの表面部分が酸化され、表面絶縁
物層13bが形成される。

次いで、従来と同様に、絶縁膜４、ゲート電極５、ゲ
ート配線６、ソース・ドレイン領域７、接続領域８、層
間絶縁膜９及びアルミニウム配線11等を形成する。これ
により、本実施例に係る半導体装置が完成する。

［発明の効果］ 以上説明したように本発明によれば、隣接する２個の
接続領域の間に配置された素子分離用絶縁膜は、他の領
域に形成された素子分離用絶縁膜に比して深く形成され
ているから、隣接するトランジスタの接続領域同士が電
気的に短絡することを回避できる。これにより、各素子
間の距離を小さくできるため、従来に比して一層高集積
化された半導体装置を得ることができる。

また、本発明方法によれば、ウェル領域の所定領域に
深さが相互に異なる第１の素子分離用絶縁膜及び第２の
素子分離用絶縁膜を形成し、その後、第１の素子分離用
絶縁膜の側方に不純物を拡散させて接続領域を形成する
から、接続領域が第１の素子分離用絶縁膜の下方で接続
されることを回避され、素子間の寸法を縮小することが
できる。これにより、上述の高集積化された半導体装置
を容易に製造することができる。

【図面の簡単な説明】

第１図（ａ）は本発明の実施例に係る半導体装置を示す
平面図、第１図（ｂ）は第１図（ａ）のＩ−Ｉ線による
断面図、第２図は本発明の第２の実施例を示す断面図、
第３図（ａ）は従来の半導体装置の製造方法を示す平面
図、第３図（ｂ）は第３図（ａ）のIII−III線による断
面図、第４図は従来の問題点を示す半導体装置の断面図
である。 1;半導体基板、2;ウェル領域;3,12;素子分離用絶縁膜、
4;絶縁膜、5;ゲート電極、6;ゲート配線、7;ソース・ド
レイン領域、8;接続領域、9;層間絶縁膜、10;コンタク
ト窓、11;アルミニウム配線、13a;溝内絶縁物層、13b;
表面絶縁物層

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板の表面に形成されたウェル領域
   と、このウェル領域を複数個の素子領域に分離する素子
   分離用絶縁膜と、前記素子領域に形成された複数個の電
   界効果トランジスタと、一の電界効果トランジスタのゲ
   ート電極を構成すると共に他の電界効果トランジスタの
   ソース・ドレイン領域上に延出した配線層と、前記素子
   領域表面に形成され前記ソース・ドレイン領域と前記配
   線層との間を接続する接続領域とを有し、隣接する２個
   の前記接続領域間に配置された前記素子分離用絶縁膜は
   他の領域に配置された素子分離用絶縁膜に比して深く形
   成されていることを特徴とする半導体装置。
2. 【請求項２】半導体基板の表面にウェル領域を形成する
   工程と、このウェル領域に第１のパターンで第１の素子
   分離用絶縁膜を形成すると共に前記ウェル領域に第２の
   パターンで第２の素子分離用絶縁膜を形成する工程と、
   前記ウェル領域上に一の電界効果トランジスタのゲート
   電極を構成するゲート配線を前記第１の素子分離用絶縁
   膜の側方上まで延出させて形成する工程と、前記ゲート
   配線から前記第１の素子分離用絶縁膜の側方に不純物を
   拡散させて接続領域を形成する工程とを有し、前記第１
   の素子分離用絶縁膜は前記第２の素子分離用絶縁膜より
   も深く形成することを特徴とする半導体装置の製造方
   法。
3. 【請求項３】前記第１の素子分離用絶縁膜は前記第１の
   パターンで溝を形成した後、この溝内を絶縁性物質で埋
   設して形成することを特徴とする請求項２に記載の半導
   体装置の製造方法。