JP2956097B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2956097B2 JP2956097B2 JP32325489A JP32325489A JP2956097B2 JP 2956097 B2 JP2956097 B2 JP 2956097B2 JP 32325489 A JP32325489 A JP 32325489A JP 32325489 A JP32325489 A JP 32325489A JP 2956097 B2 JP2956097 B2 JP 2956097B2
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- electric circuit
- gap
- chip
- cutting line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dicing (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関するものである。
［従来の技術］ 従来、半導体ウエハをチップに分割する方法として
は、半導体ウエハ上に形成された切断ライン上を、切断
ライン巾よりうすい半導体切断用ブレードを用いて切断
する方法が採られている。
は、半導体ウエハ上に形成された切断ライン上を、切断
ライン巾よりうすい半導体切断用ブレードを用いて切断
する方法が採られている。
第５図は、切断前の半導体ウエハを示す図であり、第
６図は第５図の拡大図である。図において、１は半導体
ウエハ、２は電気回路パターンの構成されたエリア、３
は切断ラインである。
６図は第５図の拡大図である。図において、１は半導体
ウエハ、２は電気回路パターンの構成されたエリア、３
は切断ラインである。
この方法では、まず半導体ウエハ１上に電気回路パタ
ーンを保護するための保護膜を成長させ、次にパターン
ニングし、エッチングにより切断ライン３上の保護膜を
取り除いていた。その後、半導体ウエハ１を切断ライン
３上で切断することによりチップ状に分割していた。
ーンを保護するための保護膜を成長させ、次にパターン
ニングし、エッチングにより切断ライン３上の保護膜を
取り除いていた。その後、半導体ウエハ１を切断ライン
３上で切断することによりチップ状に分割していた。
半導体ウエハの切断方法としては、一般にダイシング
法を用いる。ダイシング法とは極薄の外周刃形ダイシン
グブレードを超精密スピンドルにより高速回転させ、こ
のブレードで切断ラインに沿って半導体ウエハを切断す
る方法をいう。ダイシング装置は、（株）ディスコ製の
DAD2H/6Tや（株）東京精密製のＡ−WD−2500B/TCなどが
使用されている。
法を用いる。ダイシング法とは極薄の外周刃形ダイシン
グブレードを超精密スピンドルにより高速回転させ、こ
のブレードで切断ラインに沿って半導体ウエハを切断す
る方法をいう。ダイシング装置は、（株）ディスコ製の
DAD2H/6Tや（株）東京精密製のＡ−WD−2500B/TCなどが
使用されている。
ダイシング法で半導体ウエハを切断する場合、切断さ
れたチップの外周部に切断ラインの一部が残っている。
この状態を第７図に示す。第７図において７は切断ライ
ン残り、８はチップ上のチップ電極（Alパッド）であ
り、９はチップ損傷である。
れたチップの外周部に切断ラインの一部が残っている。
この状態を第７図に示す。第７図において７は切断ライ
ン残り、８はチップ上のチップ電極（Alパッド）であ
り、９はチップ損傷である。
チップ損傷とは半導体ウエハを切断するときに発生す
るものであり、半導体ウエハ上面と切断面との交差する
部分が破損したものである。このチップ損傷は、ダイシ
ング法に限らず、半導体ウエハを機械的に切断するとき
には必らず発生する。
るものであり、半導体ウエハ上面と切断面との交差する
部分が破損したものである。このチップ損傷は、ダイシ
ング法に限らず、半導体ウエハを機械的に切断するとき
には必らず発生する。
また、従来のウエハは切断ライン上の保護膜をエッチ
ングにより除去しているが、これには２つの理由があ
る。
ングにより除去しているが、これには２つの理由があ
る。
１つは、保護膜をエッチングしてチップ電極を露出さ
せる工程でエッチング量をモニターするために切断ライ
ン上の保護膜もエッチングし、このエッチング量をチッ
プ電極上の保護膜エッチング量のモニターの代用とする
ことであり、 今１つの理由は、ウエハ製造工程よりも、むしろ検査
工程をスムーズに行なうためである。検査工程はウエハ
内のすべてのチップの電気特性を、チップ電極上に測定
器及び電源上接続されている金属細線を接触させて検査
する方法で行なわれる。この金属細線は直径約30μｍで
ありチップ電極に接触させる時に注意深いアライメント
が必要である。このアライメントを行なうために、ウエ
ハ上にHe−Neレーザーをあて、その反射光で保護膜をエ
ッチングで除いた切断ラインの位置を検出し、チップ電
極と金属細線のアライメントに利用している。
せる工程でエッチング量をモニターするために切断ライ
ン上の保護膜もエッチングし、このエッチング量をチッ
プ電極上の保護膜エッチング量のモニターの代用とする
ことであり、 今１つの理由は、ウエハ製造工程よりも、むしろ検査
工程をスムーズに行なうためである。検査工程はウエハ
内のすべてのチップの電気特性を、チップ電極上に測定
器及び電源上接続されている金属細線を接触させて検査
する方法で行なわれる。この金属細線は直径約30μｍで
ありチップ電極に接触させる時に注意深いアライメント
が必要である。このアライメントを行なうために、ウエ
ハ上にHe−Neレーザーをあて、その反射光で保護膜をエ
ッチングで除いた切断ラインの位置を検出し、チップ電
極と金属細線のアライメントに利用している。
以上２点を行なうために従来は切断ライン上の保護膜
をエッチングにより除いている。
をエッチングにより除いている。
［発明が解決しようとしている課題］ しかしながら、最近では、一枚の半導体ウエハから大
量のチップを製造するために、切断ラインの巾を極めて
狭くしており、さらに切断ラインの近傍まで電気回路パ
ターンを接近させているため、チップ損傷により電気回
路パターンの一部が破損されるという問題を生じるよう
になった。
量のチップを製造するために、切断ラインの巾を極めて
狭くしており、さらに切断ラインの近傍まで電気回路パ
ターンを接近させているため、チップ損傷により電気回
路パターンの一部が破損されるという問題を生じるよう
になった。
すなわち、切断ライン巾が広い場合は切断後の切断ラ
イン残りも広いため、チップ損傷はほとんど切断ライン
残りの上にのみ発生し、また、たとえチップ内部にまで
進入しても切断ライン近傍に電気回路パターンが存在し
ていなければ電気回路パターンの電気的動作に影響を与
えることはない。しかしながら、現在の半導体ウエハの
ように切断ライン巾が狭いと切断後の切断ライン残りも
極めて狭くなり、このためチップ損傷はチップ内部に浸
入しやすくなる。さらに現在の高集積化された電気回路
パターンは切断ライン近傍にまで接近しているため、チ
ップ損傷の浸入はそのまま電気回路パターンの損傷とな
り、電気回路の動作に影響を与え、最悪の場合その電気
回路はまったく動作しなくなる。具体的に説明すると、
例えば従来、一般的に切断ラインの巾は100μｍであ
り、半導体ウエハ切断用のダイシングブレードの巾は30
μｍであった。この条件で半導体ウエハを切断すると、
少なくともチップ外周の切断ライン残りは30μｍ以上と
なる。本発明者による実験では、ダイシングブレードの
ダイヤモンド粉が２〜６μｍの場合で切断スピードを30
mm/secとするとチップ損傷の大きさは20μｍであった。
これに対して切断ライン巾を50μｍとした場合、ダイシ
ングブレード巾が30μｍでは、切断ライン残りは10μｍ
ほどになり、チップ損傷は切断ライン残りをこえて、電
気回路パターンまで侵入する。第３図はこの状態を模式
的に示したものであり、第７図のＣ−Ｃ′断面である。
また第３図のＢの部分を拡大したものが第４図である。
第３図および第４図において４は保護膜、５は電気回路
パターン、６は損傷した電気回路パターンを示してい
る。
イン残りも広いため、チップ損傷はほとんど切断ライン
残りの上にのみ発生し、また、たとえチップ内部にまで
進入しても切断ライン近傍に電気回路パターンが存在し
ていなければ電気回路パターンの電気的動作に影響を与
えることはない。しかしながら、現在の半導体ウエハの
ように切断ライン巾が狭いと切断後の切断ライン残りも
極めて狭くなり、このためチップ損傷はチップ内部に浸
入しやすくなる。さらに現在の高集積化された電気回路
パターンは切断ライン近傍にまで接近しているため、チ
ップ損傷の浸入はそのまま電気回路パターンの損傷とな
り、電気回路の動作に影響を与え、最悪の場合その電気
回路はまったく動作しなくなる。具体的に説明すると、
例えば従来、一般的に切断ラインの巾は100μｍであ
り、半導体ウエハ切断用のダイシングブレードの巾は30
μｍであった。この条件で半導体ウエハを切断すると、
少なくともチップ外周の切断ライン残りは30μｍ以上と
なる。本発明者による実験では、ダイシングブレードの
ダイヤモンド粉が２〜６μｍの場合で切断スピードを30
mm/secとするとチップ損傷の大きさは20μｍであった。
これに対して切断ライン巾を50μｍとした場合、ダイシ
ングブレード巾が30μｍでは、切断ライン残りは10μｍ
ほどになり、チップ損傷は切断ライン残りをこえて、電
気回路パターンまで侵入する。第３図はこの状態を模式
的に示したものであり、第７図のＣ−Ｃ′断面である。
また第３図のＢの部分を拡大したものが第４図である。
第３図および第４図において４は保護膜、５は電気回路
パターン、６は損傷した電気回路パターンを示してい
る。
一般的に、これを防ぐためには 切断スピードを遅くする、 ダイシングブレードの巾を薄くする、 等の方法が採られている。しかし、の場合半導体装置
製造時間が極めて遅くなるので、量産においてはコスト
アップにつながるという問題がある。また、の場合は
ブレードの機械的強度の劣下によるブレード割れの発生
やブレードの消耗の激化のため、製造中頻繁にブレード
を取り替える必要があり、やはり量産には不向きであ
る。
製造時間が極めて遅くなるので、量産においてはコスト
アップにつながるという問題がある。また、の場合は
ブレードの機械的強度の劣下によるブレード割れの発生
やブレードの消耗の激化のため、製造中頻繁にブレード
を取り替える必要があり、やはり量産には不向きであ
る。
また、切断ラインを切断する際に発生するチップ損傷
は切断ライン近くの保護膜のエッジで抑えられるという
意見もあるが、これは確率的な問題であり、切断スピー
ドが早い場合にはやはり無理がある。
は切断ライン近くの保護膜のエッジで抑えられるという
意見もあるが、これは確率的な問題であり、切断スピー
ドが早い場合にはやはり無理がある。
［課題を解決するための手段］ 本発明の要旨は、チップ電極を有する複数の電気回路
パターンが互いに間隙を設けて隣接配置されている半導
体ウェハを、前記間隙においてチップ状に分割する工程
を含む半導体装置の製造方法において、前記工程は、素
子分離領域を、該素子分離領域の上面が該複数の電気回
路パターンの内側では高く、該複数の電気回路パターン
の外側になるにしたがい低くなるように彎曲させて形成
し、次いで、前記素子分離領域及び前記間隙の上に前記
複数の電気回路パターンを覆う保護膜を形成し、さら
に、前記間隙の上に設けられた前記保護膜を残すように
前記チップ電極の上の前記保護膜を除去した後、前記保
護膜で被覆された前記間隙において、該保護膜とともに
該保護膜の下に位置する前記半導体ウェハを前記間隙の
幅と等しいかあるいはわずかに薄いダイシングブレード
を用いてチップ状に分割することを特徴とする半導体装
置の製造方法に存在する。
パターンが互いに間隙を設けて隣接配置されている半導
体ウェハを、前記間隙においてチップ状に分割する工程
を含む半導体装置の製造方法において、前記工程は、素
子分離領域を、該素子分離領域の上面が該複数の電気回
路パターンの内側では高く、該複数の電気回路パターン
の外側になるにしたがい低くなるように彎曲させて形成
し、次いで、前記素子分離領域及び前記間隙の上に前記
複数の電気回路パターンを覆う保護膜を形成し、さら
に、前記間隙の上に設けられた前記保護膜を残すように
前記チップ電極の上の前記保護膜を除去した後、前記保
護膜で被覆された前記間隙において、該保護膜とともに
該保護膜の下に位置する前記半導体ウェハを前記間隙の
幅と等しいかあるいはわずかに薄いダイシングブレード
を用いてチップ状に分割することを特徴とする半導体装
置の製造方法に存在する。
［作用］ 本発明によれば、保護膜の上から半導体ウエハを切断
するので、切断時のチップ損傷を小さくすることがで
き、ひいては回路パターンに影響を与ずに半導体ウエハ
を切断することができる。
するので、切断時のチップ損傷を小さくすることがで
き、ひいては回路パターンに影響を与ずに半導体ウエハ
を切断することができる。
また、電気回路パターンとダイシングラインとの間に
素子分離領域（LOCOS）を予め形成し、その後に前記保
護膜を形成することによって、切断ラインに近づくにつ
れて低く且つ電気回路パターンに近づくにつれて高くな
る彎曲した形状の前記保護膜を簡便に形成できる。この
ような形状の保護膜を備えたことにより、ダイシングブ
レードが保護膜に接した際の水平方向に働く力を減じ上
下方向に働く力で保護膜を有した基板をダイシングする
ことができる。その結果、切断ライン上に保護膜を有し
たままダイシングしてもチップ損傷量を低減でき、ひい
ては製造コストの改善が図れる。
素子分離領域（LOCOS）を予め形成し、その後に前記保
護膜を形成することによって、切断ラインに近づくにつ
れて低く且つ電気回路パターンに近づくにつれて高くな
る彎曲した形状の前記保護膜を簡便に形成できる。この
ような形状の保護膜を備えたことにより、ダイシングブ
レードが保護膜に接した際の水平方向に働く力を減じ上
下方向に働く力で保護膜を有した基板をダイシングする
ことができる。その結果、切断ライン上に保護膜を有し
たままダイシングしてもチップ損傷量を低減でき、ひい
ては製造コストの改善が図れる。
［参考例及び実施例］ 以下では、本発明に係る半導体装置の製造方法につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
（参考例） 第１表は、保護膜の上から切断した場合と保護膜を採
り除いて切断した場合のチップ損傷量を比較したもので
ある。本実施例で使用した保護膜は8000Åのシリコンナ
イトライド膜である。ダイシング装置は（株）ディスコ
製のDAD−2SP/6Tを、ブレードは同社製の27HCCF（ダイ
ヤモンド粒子２−４μｍ、巾＝40〜50μｍ）を使用し、
切断時のブレード回転は30,000rpm、切断スピードは５
〜30mm/secであった。チップ損傷量は、切断したエッジ
より測定した。これにより、保護膜上から切断した場
合、チップ損傷量は少なくなることが分かる。
り除いて切断した場合のチップ損傷量を比較したもので
ある。本実施例で使用した保護膜は8000Åのシリコンナ
イトライド膜である。ダイシング装置は（株）ディスコ
製のDAD−2SP/6Tを、ブレードは同社製の27HCCF（ダイ
ヤモンド粒子２−４μｍ、巾＝40〜50μｍ）を使用し、
切断時のブレード回転は30,000rpm、切断スピードは５
〜30mm/secであった。チップ損傷量は、切断したエッジ
より測定した。これにより、保護膜上から切断した場
合、チップ損傷量は少なくなることが分かる。
第１図は、切断スピードを30mm/secとし、切断ライン
上に保護膜が存在する半導体ウエハの切断を行なった場
合の切断面である。また、第２図は第１図のＡの部分の
拡大図である。第１図および第２図から解るように、切
断によるチップ損傷量10は少なく、電気回路パターンに
影響を与えていない。
上に保護膜が存在する半導体ウエハの切断を行なった場
合の切断面である。また、第２図は第１図のＡの部分の
拡大図である。第１図および第２図から解るように、切
断によるチップ損傷量10は少なく、電気回路パターンに
影響を与えていない。
なお、保護膜はウエハ全面に成長させ、その後各チッ
プ上のチップ電極（Alパッド）上の保護膜のみをエッチ
ングし、チップ電極を露出させてある。
プ上のチップ電極（Alパッド）上の保護膜のみをエッチ
ングし、チップ電極を露出させてある。
なお、本実施例においては保護膜にシリコンナイトラ
イド膜を使用した場合について述べたが、他の保護膜、
例えばPSG膜、NSG膜、BPSG膜等においても同様の効果が
得られることは明らかである。
イド膜を使用した場合について述べたが、他の保護膜、
例えばPSG膜、NSG膜、BPSG膜等においても同様の効果が
得られることは明らかである。
（実施例） 第８図，第９図は本発明の実施例である。第９図はダ
イシング位置（ダイシング用ブレードのエッジと対応す
る）まで、電気回路パターン領域５の内、電気回路パタ
ーンのない素子分離（LOCOS）及び層間絶縁膜のみの領
域11を設置してその後保護膜を形成し、チップ電極上の
保護膜のみを除去したものである。ここで、12はダイシ
ングラインである。ここで保護膜はダイシングラインの
エッジにて、領域11の存在のために段差13が発生してい
る。領域11上面とダイシングライン12上面での段差14は
素子分離（LOCOS）及び層間絶縁膜の厚さを含めて、半
導体製造プロセスにもよるが、我々は11000Åで行なっ
ており段差13もほぼ同等の値である。本実施例では段差
13の巾15に等しいかまたはわずかに薄いダイシングブレ
ードを利用して切断を行なう。この場合の結果が第８図
であり、段差13及び14のため、第１の実施例よりもクラ
ック量は少ない。
イシング位置（ダイシング用ブレードのエッジと対応す
る）まで、電気回路パターン領域５の内、電気回路パタ
ーンのない素子分離（LOCOS）及び層間絶縁膜のみの領
域11を設置してその後保護膜を形成し、チップ電極上の
保護膜のみを除去したものである。ここで、12はダイシ
ングラインである。ここで保護膜はダイシングラインの
エッジにて、領域11の存在のために段差13が発生してい
る。領域11上面とダイシングライン12上面での段差14は
素子分離（LOCOS）及び層間絶縁膜の厚さを含めて、半
導体製造プロセスにもよるが、我々は11000Åで行なっ
ており段差13もほぼ同等の値である。本実施例では段差
13の巾15に等しいかまたはわずかに薄いダイシングブレ
ードを利用して切断を行なう。この場合の結果が第８図
であり、段差13及び14のため、第１の実施例よりもクラ
ック量は少ない。
［発明の効果］ 以上示した様に、本発明によれば、切断ライン近傍に
まで電気回路パターンが存在し、かつ切断ライン巾をせ
まくしている半導体ウエハを、チップ上の電気回路パタ
ーンを損傷することなく切断することが可能となる。
まで電気回路パターンが存在し、かつ切断ライン巾をせ
まくしている半導体ウエハを、チップ上の電気回路パタ
ーンを損傷することなく切断することが可能となる。
第１図は保護膜の存在する切断ライン上を切断した場合
のチップ損傷について説明するための図、第２図は第１
図のＡの部分の拡大図、第３図は保護膜のない切断ライ
ン上を切断した場合のチップ損傷について説明するため
の図、第４図は第３図のＢの部分の拡大図、第５図は切
断ラインにより回路パターンごとに分けられているウエ
ハの図、第６図は第５図の拡大図、第７図は切断後のチ
ップの図、第８図及び第９図は本発明の実施例を示す図
である。 １……半導体ウエハ、２……電気回路パターンの存在す
るエリア、３……切断ライン、４……保護膜、５……電
気回路パターン、６……損傷した電気回路パターン、７
……切断ライン残り、８……チップ電極（Alパッド）、
９……チップ損傷、10……チップ損傷量、12……ダイシ
ングライン、13……段差。
のチップ損傷について説明するための図、第２図は第１
図のＡの部分の拡大図、第３図は保護膜のない切断ライ
ン上を切断した場合のチップ損傷について説明するため
の図、第４図は第３図のＢの部分の拡大図、第５図は切
断ラインにより回路パターンごとに分けられているウエ
ハの図、第６図は第５図の拡大図、第７図は切断後のチ
ップの図、第８図及び第９図は本発明の実施例を示す図
である。 １……半導体ウエハ、２……電気回路パターンの存在す
るエリア、３……切断ライン、４……保護膜、５……電
気回路パターン、６……損傷した電気回路パターン、７
……切断ライン残り、８……チップ電極（Alパッド）、
９……チップ損傷、10……チップ損傷量、12……ダイシ
ングライン、13……段差。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 謙一 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭58−197743（ＪＰ，Ａ) 特開 昭56−33852（ＪＰ，Ａ) 特開 昭57−80719（ＪＰ，Ａ) 特開 昭63−12149（ＪＰ，Ａ)
Claims (4)
- 【請求項１】チップ電極を有する複数の電気回路パター
ンが互いに間隙を設けて隣接配置されている半導体ウェ
ハを、前記間隙においてチップ状に分割する工程を含む
半導体装置の製造方法において、 前記工程は、 素子分離領域を、該素子分離領域の上面が該複数の電気
回路パターンの内側では高く、該複数の電気回路パター
ンの外側になるにしたがい低くなるように彎曲させて形
成し、 次いで、前記素子分離領域及び前記間隙の上に前記複数
の電気回路パターンを覆う保護膜を形成し、 さらに、前記間隙の上に設けられた前記保護膜を残すよ
うに前記チップ電極の上の前記保護膜を除去した後、 前記保護膜で被覆された前記間隙において、該保護膜と
ともに該保護膜の下に位置する前記半導体ウェハを前記
間隙の幅と等しいかあるいはわずかに薄いダイシングブ
レードを用いてチップ状に分割することを特徴とする半
導体装置の製造方法。 - 【請求項２】前記保護膜は、シリコンナイトライドから
なることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】前記間隙の上に設けられた前記保護膜を残
すように前記チップ電極の上の前記保護膜を除去する工
程は、前記チップ電極の上の前記保護膜のみを除去する
工程であることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項４】前記保護膜のみを除去する工程はエッチン
グによって行われることを特徴とする請求項３に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32325489A JP2956097B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32325489A JP2956097B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03184360A JPH03184360A (ja) | 1991-08-12 |
| JP2956097B2 true JP2956097B2 (ja) | 1999-10-04 |
Family
ID=18152736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32325489A Expired - Fee Related JP2956097B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956097B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130055220A (ko) * | 2011-11-18 | 2013-05-28 | 삼성전자주식회사 | 동박적층판 및 이를 사용한 금속코어기판의 제조방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4966278A (ja) * | 1972-10-31 | 1974-06-27 | ||
| JPS5143080A (ja) * | 1974-10-11 | 1976-04-13 | Hitachi Ltd | Handotaisoshinoseizoho |
| JPS5252566A (en) * | 1975-10-25 | 1977-04-27 | Toshiba Corp | Production of semiconductor element |
| JPS5287983A (en) * | 1976-01-19 | 1977-07-22 | Hitachi Ltd | Production of semiconductor device |
| US4325182A (en) * | 1980-08-25 | 1982-04-20 | General Electric Company | Fast isolation diffusion |
| JPS6196585A (ja) * | 1984-10-18 | 1986-05-15 | Fujitsu Ltd | ウエ−ハのダイシング方法 |
| JPS6218730A (ja) * | 1985-07-17 | 1987-01-27 | Nec Corp | 半導体装置の製造方法 |
| JPS6312149A (ja) * | 1986-07-02 | 1988-01-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63228645A (ja) * | 1987-03-18 | 1988-09-22 | Toshiba Corp | 高周波半導体装置 |
| JPS63263742A (ja) * | 1987-04-22 | 1988-10-31 | Seiko Epson Corp | ダイシング用スクライプライン |
| JPH01196850A (ja) * | 1988-02-02 | 1989-08-08 | Matsushita Electron Corp | 半導体ウエハーのダイシング方法 |
-
1989
- 1989-12-13 JP JP32325489A patent/JP2956097B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03184360A (ja) | 1991-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5157001A (en) | Method of dicing semiconductor wafer along protective film formed on scribe lines | |
| EP0678904A1 (en) | Multicut wafer saw process | |
| US9443808B2 (en) | Semiconductor wafer, semiconductor IC chip and manufacturing method of the same | |
| KR0178134B1 (ko) | 불연속 절연층 영역을 갖는 반도체 집적회로 소자 및 그 제조방법 | |
| JPH0621188A (ja) | 半導体ウェハ | |
| JP6100396B2 (ja) | 半導体素子の製造方法および半導体素子 | |
| JP2004146487A (ja) | 半導体装置の製造方法 | |
| CN101714562A (zh) | 半导体晶片 | |
| JP3395620B2 (ja) | 半導体発光素子及びその製造方法 | |
| US6326676B1 (en) | Semiconductor device | |
| JP2956097B2 (ja) | 半導体装置の製造方法 | |
| JP2002319554A (ja) | ウェーハ分割方法およびウェーハ分割装置 | |
| JP2005044901A (ja) | 半導体ウェハ分割方法 | |
| JP2001060567A (ja) | 半導体装置の製造方法 | |
| JP3316371B2 (ja) | ウエハのスクライブライン構造 | |
| JP2000263545A (ja) | シリコンインゴットの切断方法 | |
| JP2005101181A (ja) | 半導体装置のおよびその製造方法 | |
| JPH0963993A (ja) | 半導体ウェハのダイシング方法およびダイシング装置ならびにダイオードペレットの製造方法およびダイオードペレット | |
| CN100524680C (zh) | 包括被划片线划分的半导体芯片及形成于划片线上的工艺监测电极焊盘的半导体晶片 | |
| JP2005032983A (ja) | 半導体装置およびその製造方法 | |
| JP2002231659A (ja) | 半導体装置の製造方法 | |
| KR100289403B1 (ko) | 반도체패키지제조방법 | |
| JPH08279479A (ja) | 発光ダイオードアレイのダイシング方法 | |
| US20060214266A1 (en) | Bevel dicing semiconductor components | |
| KR100201912B1 (ko) | 대전된 금속 날을 이용한 웨이퍼 절단 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070723 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |