JP2956850B2 - バス実行スキヤン・テスト方法及び装置 - Google Patents
バス実行スキヤン・テスト方法及び装置Info
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- JP2956850B2 JP2956850B2 JP2024594A JP2459490A JP2956850B2 JP 2956850 B2 JP2956850 B2 JP 2956850B2 JP 2024594 A JP2024594 A JP 2024594A JP 2459490 A JP2459490 A JP 2459490A JP 2956850 B2 JP2956850 B2 JP 2956850B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は比較的ピン数の少い大規模集積（VLSI）回
路のテストに関する。
路のテストに関する。
コンピュータ支援設計及び製造（CAD/CAM）の利用は
集積回路の技術分野に大きな影響をもたらした。CAD/CA
Mはカウンタ，バッファ，フリップ・フロップ，コント
ローラなどの個々の回路要素の開発及び設計に役立つの
みでなく、個々の回路機能をライブラリとして記憶する
能力を有する。それらライブラリの各セルは超LSI回路
を形成するよう組立てられ、接続されて複雑な作用を実
行する。このようにして、CAD/CAMは簡単な単一機能集
積回路を全印刷回路ボードと交換する単一集積回路の製
造を可能にした。
集積回路の技術分野に大きな影響をもたらした。CAD/CA
Mはカウンタ，バッファ，フリップ・フロップ，コント
ローラなどの個々の回路要素の開発及び設計に役立つの
みでなく、個々の回路機能をライブラリとして記憶する
能力を有する。それらライブラリの各セルは超LSI回路
を形成するよう組立てられ、接続されて複雑な作用を実
行する。このようにして、CAD/CAMは簡単な単一機能集
積回路を全印刷回路ボードと交換する単一集積回路の製
造を可能にした。
マイクロプロセッサ，ランダム・アクセス・メモリ
ー，特定応用集積回路（ASIC）は複雑な機能を有する大
規模又は超LSI回路の共通な例である。これらLSI回路
は、屡々、完成したときに、電源及びそれを取付けたボ
ードに対する信号入出力のための接続ピンを約14〜280
本必要とする。
ー，特定応用集積回路（ASIC）は複雑な機能を有する大
規模又は超LSI回路の共通な例である。これらLSI回路
は、屡々、完成したときに、電源及びそれを取付けたボ
ードに対する信号入出力のための接続ピンを約14〜280
本必要とする。
問題はこの集積回路がボードに取付けられたとき、電
源及び信号入出力のために約14〜280本のピンだけで、
その集積回路内にある１万以上の装置をアクセスすると
いうことである。複雑な集積回路では、ある隠れたロジ
ック機能はテストすることができず、又他のあるロジッ
ク機能は関連するロジックとの組合わせでのみテストさ
れるだけである。
源及び信号入出力のために約14〜280本のピンだけで、
その集積回路内にある１万以上の装置をアクセスすると
いうことである。複雑な集積回路では、ある隠れたロジ
ック機能はテストすることができず、又他のあるロジッ
ク機能は関連するロジックとの組合わせでのみテストさ
れるだけである。
この問題解決の１つの方法は集積回路内のテスト位置
をアクセスするため内部テスト回路を加えること、及び
テスト信号を入力し及び（又は）出力するためのピン接
続を増加することである。しかし、一方、常にテスト回
路及びピン接続の増加によるコスト増が問題となり、複
雑な回路の動作又はメンテナンス中におけるテスト可能
性によってコストを下げることが望まれてきた。
をアクセスするため内部テスト回路を加えること、及び
テスト信号を入力し及び（又は）出力するためのピン接
続を増加することである。しかし、一方、常にテスト回
路及びピン接続の増加によるコスト増が問題となり、複
雑な回路の動作又はメンテナンス中におけるテスト可能
性によってコストを下げることが望まれてきた。
前の試みの中に、隠れたテスト位置にアクセスするこ
とができるテスト回路を集積回路に追加するものがあ
る。このピン接続の全体数を最少に押えるため、この集
積回路はテスト入出力のためにアクセスする点として通
常の入／出力ピン接続を使用している。しかし、動作す
る回路からテストされる回路を分離するため、この型の
集積回路はdc電圧値シフトに応答する特別ゲート装置を
使用する。しかして、テストを行うため、この集積回路
はdc電圧値を幾分シフトしなければならなかった。その
動作は、ピン接続の数の増加を最少にしてテスト性能を
改良することはできるが、テスト状態と動作状態の切換
により動作を遅く複雑なものにする。その上、dc値シフ
ト・テストは、印刷回路ボードに取付けた後はボードの
回路に電圧値のシフトに対する影響を与えるので実行困
難であった。
とができるテスト回路を集積回路に追加するものがあ
る。このピン接続の全体数を最少に押えるため、この集
積回路はテスト入出力のためにアクセスする点として通
常の入／出力ピン接続を使用している。しかし、動作す
る回路からテストされる回路を分離するため、この型の
集積回路はdc電圧値シフトに応答する特別ゲート装置を
使用する。しかして、テストを行うため、この集積回路
はdc電圧値を幾分シフトしなければならなかった。その
動作は、ピン接続の数の増加を最少にしてテスト性能を
改良することはできるが、テスト状態と動作状態の切換
により動作を遅く複雑なものにする。その上、dc値シフ
ト・テストは、印刷回路ボードに取付けた後はボードの
回路に電圧値のシフトに対する影響を与えるので実行困
難であった。
集積回路産業で出した１つの結論は、集積回路チップ
の寸法の増加は隠れたロジックのレベルにアクセスする
ことがテストを簡単にすることをもたらせばコスト的に
有益であるということである。この結論は、回路の増加
を当然意味するものであっても、ウェハ当りのチップ数
が少くなり、欠陥の増加によるロット当りの生産量が少
くなっても、それは達成可能であるというものである。
かくして、産業界は、複雑な集積回路の正しい動作を確
保するため、通常動作及びテスト・サイクル中に使用す
るテスト装置及び技術者にかかるコストは複雑な集積回
路に内部テスト回路を組込むコストのわずかな増加によ
って大きく減少することができるということを認めた。
の寸法の増加は隠れたロジックのレベルにアクセスする
ことがテストを簡単にすることをもたらせばコスト的に
有益であるということである。この結論は、回路の増加
を当然意味するものであっても、ウェハ当りのチップ数
が少くなり、欠陥の増加によるロット当りの生産量が少
くなっても、それは達成可能であるというものである。
かくして、産業界は、複雑な集積回路の正しい動作を確
保するため、通常動作及びテスト・サイクル中に使用す
るテスト装置及び技術者にかかるコストは複雑な集積回
路に内部テスト回路を組込むコストのわずかな増加によ
って大きく減少することができるということを認めた。
集積回路産業が出したもう１つの結論は、テスト回路
に対する入出力アクセスを与えるために集積回路にピン
接続を加えるということである。この結論は、外部の印
刷回路ボードに接続するピン数が増加して設計者に大き
な制限を与えたとしても出された結論である。この結論
はジョイント・テスト・アクション・グループ（JTAG）
及びIEEE P1149スタンダードによる大規模及び超LSI回
路のテスト装置としての１又はそれ以上のテスト・ピン
接続を許容するものとして発表された。
に対する入出力アクセスを与えるために集積回路にピン
接続を加えるということである。この結論は、外部の印
刷回路ボードに接続するピン数が増加して設計者に大き
な制限を与えたとしても出された結論である。この結論
はジョイント・テスト・アクション・グループ（JTAG）
及びIEEE P1149スタンダードによる大規模及び超LSI回
路のテスト装置としての１又はそれ以上のテスト・ピン
接続を許容するものとして発表された。
従って、この発明の目的はテスト・ピン接続の追加を
必要とせずに集積回路内の隠れたテスト位置をアクセス
する方法を提供することである。
必要とせずに集積回路内の隠れたテスト位置をアクセス
する方法を提供することである。
この発明の他の目的は、１又は１以上のピン接続のdc
値シフトを必要とせずに、集積回路内の隠れたテスト位
置をアクセスする方法を提供することである。
値シフトを必要とせずに、集積回路内の隠れたテスト位
置をアクセスする方法を提供することである。
この発明の他の目的は、テスト・ピン接続の追加を必
要とせずに隠れたテスト位置をアクセスする装置を提供
することである。
要とせずに隠れたテスト位置をアクセスする装置を提供
することである。
この発明の他の目的は、１又は１以上のピン接続のdc
値シフトを必要とせずに、集積回路内の隠れたテスト位
置をアクセスする装置を提供することである。
値シフトを必要とせずに、集積回路内の隠れたテスト位
置をアクセスする装置を提供することである。
本発明は、上記目的に鑑みて、アドレス・デコーダ及
びデータ・バスを有するディジタル集積回路に使用する
ためのテスト回路を提供するものであって、 データ・バスに接続され、スキャン路制御ワードを受
信する制御レジスタと、前記アドレス・デコーダでデコ
ードされ選択されたアドレスに対する書込命令に応答し
てスキャン・クロック信号を発生するスキャン・クロッ
ク手段と、前記データ・バスに接続され、そこからスキ
ャン・データ・ワードを受信し、前記スキャン・クロッ
ク信号に応答して前記スキャン・データ・ワードを一郡
の直列ビットとして出力するようにした直列シフト出力
を有するスキャン・データ入力レジスタ手段と、前記ス
キャン・データ入力レジスタ手段に接続され、前記スキ
ャン路制御ワードに応答して前記一郡の直列ビットを出
力してひとつのスキャン路を選択するスキャン路選択手
段と、前記スキャン路選択手段の出力に接続され、前記
一郡の直列ビットをアセンブルして前記集積回路の一部
をテストするためのスキャン・テスト・ワードを組立て
る組立手段と、前記組立手段に接続され、前記集積回路
の一部に前記スキャン・テスト・ワードをスキャンする
手段と、前記集積回路の一部に接続され、前記スキャン
・テスト・ワードに対するテスト結果を受信して出力す
る出力手段と、前記出力手段に接続され、前記テスト結
果を記憶し前記データ・バスに送信する出力レジスタ手
段と、を具備することを特徴とする。
びデータ・バスを有するディジタル集積回路に使用する
ためのテスト回路を提供するものであって、 データ・バスに接続され、スキャン路制御ワードを受
信する制御レジスタと、前記アドレス・デコーダでデコ
ードされ選択されたアドレスに対する書込命令に応答し
てスキャン・クロック信号を発生するスキャン・クロッ
ク手段と、前記データ・バスに接続され、そこからスキ
ャン・データ・ワードを受信し、前記スキャン・クロッ
ク信号に応答して前記スキャン・データ・ワードを一郡
の直列ビットとして出力するようにした直列シフト出力
を有するスキャン・データ入力レジスタ手段と、前記ス
キャン・データ入力レジスタ手段に接続され、前記スキ
ャン路制御ワードに応答して前記一郡の直列ビットを出
力してひとつのスキャン路を選択するスキャン路選択手
段と、前記スキャン路選択手段の出力に接続され、前記
一郡の直列ビットをアセンブルして前記集積回路の一部
をテストするためのスキャン・テスト・ワードを組立て
る組立手段と、前記組立手段に接続され、前記集積回路
の一部に前記スキャン・テスト・ワードをスキャンする
手段と、前記集積回路の一部に接続され、前記スキャン
・テスト・ワードに対するテスト結果を受信して出力す
る出力手段と、前記出力手段に接続され、前記テスト結
果を記憶し前記データ・バスに送信する出力レジスタ手
段と、を具備することを特徴とする。
さらに、本願は、アドレス・デコーダ及びデータ・バ
スを有する集積回路の一部をテストする方法を提供する
ものであって、スキャン路制御ワードを前記データ・バ
スに接続されている制御レジスタに記憶し、選択された
アドレスに対する複数の書込命令に応答してスキャン・
クロック信号を発生し、前記データ・バスからスキャン
・データ・ワードを受信してスキャン・データ・レジス
タに記憶し、前記スキャン・クロック信号に応答して、
前記スキャン・データ・レジスタの前記スキャン・デー
タ・ワードを一郡の直列データ・ビットにシフトし、前
記スキャン路制御ワードに対応するスキャン路を選択
し、該スキャン路上に前記一郡の直列データ・ビットを
送信し、前記一郡の直列データ・ビットをスキャン・テ
スト・ワードにアセンブルし、前記スキャン・テスト・
ワードを前記集積回路の一部にスキャンし、前記集積回
路の一部からの前記スキャン・テスト・ワードに対する
テスト結果を受信し、前記テスト結果を前記データ・バ
スに送信する、各工程からなる集積回路のテスト・スキ
ャン方法を提供するものである。
スを有する集積回路の一部をテストする方法を提供する
ものであって、スキャン路制御ワードを前記データ・バ
スに接続されている制御レジスタに記憶し、選択された
アドレスに対する複数の書込命令に応答してスキャン・
クロック信号を発生し、前記データ・バスからスキャン
・データ・ワードを受信してスキャン・データ・レジス
タに記憶し、前記スキャン・クロック信号に応答して、
前記スキャン・データ・レジスタの前記スキャン・デー
タ・ワードを一郡の直列データ・ビットにシフトし、前
記スキャン路制御ワードに対応するスキャン路を選択
し、該スキャン路上に前記一郡の直列データ・ビットを
送信し、前記一郡の直列データ・ビットをスキャン・テ
スト・ワードにアセンブルし、前記スキャン・テスト・
ワードを前記集積回路の一部にスキャンし、前記集積回
路の一部からの前記スキャン・テスト・ワードに対する
テスト結果を受信し、前記テスト結果を前記データ・バ
スに送信する、各工程からなる集積回路のテスト・スキ
ャン方法を提供するものである。
第1A図及び第1B図は、従来のLSI/VLSIデイジタル装置
である集積回路10を形成するブロック図である。集積回
路10は１又は１以上のアドレス・デコーダ13によって内
部でデコードされ、集積回路の各レジスタをアドレス
し、集積回路に送られるメモリー・マップド指令をデコ
ードするよう配置された複数導体並列アドレス・バス12
を有する。その上、集積回路10はチップ外プロセッサ及
び（又は）コントローラから集積回路10内の各レジスタ
への複数ビット・データ・ワードを送信し、集積回路10
の各レジスタの１つから複数導体データ・バス14に複数
ビット・データ・ワードを受信する複数導体並列データ
・バス14を有する。
である集積回路10を形成するブロック図である。集積回
路10は１又は１以上のアドレス・デコーダ13によって内
部でデコードされ、集積回路の各レジスタをアドレス
し、集積回路に送られるメモリー・マップド指令をデコ
ードするよう配置された複数導体並列アドレス・バス12
を有する。その上、集積回路10はチップ外プロセッサ及
び（又は）コントローラから集積回路10内の各レジスタ
への複数ビット・データ・ワードを送信し、集積回路10
の各レジスタの１つから複数導体データ・バス14に複数
ビット・データ・ワードを受信する複数導体並列データ
・バス14を有する。
集積回路10は同期ロジック，非同期ロジック又はそれ
らの組合せを使用する１又は複数の集積ロジック機能16
を有する。そのあるものはアドレス・バス12及び（又
は）データ・バス（接続は示していない）に直接接続さ
れるが、これらバス12,14に直接接続されているロジッ
ク機能は比較的テストが簡単であり、テスト回路の追加
は必要がない。かくして、この発明は集積回路10内に隠
れている集積回路ロジック機能16に対するものである。
らの組合せを使用する１又は複数の集積ロジック機能16
を有する。そのあるものはアドレス・バス12及び（又
は）データ・バス（接続は示していない）に直接接続さ
れるが、これらバス12,14に直接接続されているロジッ
ク機能は比較的テストが簡単であり、テスト回路の追加
は必要がない。かくして、この発明は集積回路10内に隠
れている集積回路ロジック機能16に対するものである。
バス実行スキャン・テスト装置18は集積回路10内に隠
れている複雑なロジック機能16とデータ・バス14との間
の、いわゆるスキャン路と呼ばれる１又は複数の制御さ
れたインタフェースを提供する。各スキャン路はスキャ
ン制御レジスタ20に書込まれた一群のワードによって規
定され、可能化される。この一群のワードは、テストの
ために選ばれた回路及びスキャン路のいずれにも準安定
性状態を含まずに同期及び非同期回路で動作するために
選ばれる。レジスタ及びフリップ・フロップのようなメ
モリー成分はすべてマスタ・リセット（MRESET）が与え
られる。プロセッサ／コントローラ（図に示していな
い）はデコーダ13のようなデコーダのメモリー・マップ
ド・アドレスのような制御装置に書込むことにより、複
雑なロジック機能16内のマスタ・リセット制御レジスタ
に書込むことによりリセット信号を発生することができ
る。マスタ・リセット信号を受信すると、特定の入力又
は入力群に応答してあるテストの署名をテストするよう
なパターン・テストに必須の選ばれた状態にほとんどの
メモリー成分をリセットする。ある他のレジスタはマス
タ・リセットと共に他の制御信号を使用してメモリーを
リセットする。スキャン制御レジスタ20に書込まれる第
１のワードはスキャン／システム・クロツク・セレクト
・ビット群を有し、他のすべての制御ビットをリセット
する。これは、あった場合、システム・クロックからス
キャン路の設定前にスキャン・クロックに変更しうるよ
うにする。これは異なるクロックに変化することによっ
て誘起されるかもしれない準安定状態を避けうるように
する。
れている複雑なロジック機能16とデータ・バス14との間
の、いわゆるスキャン路と呼ばれる１又は複数の制御さ
れたインタフェースを提供する。各スキャン路はスキャ
ン制御レジスタ20に書込まれた一群のワードによって規
定され、可能化される。この一群のワードは、テストの
ために選ばれた回路及びスキャン路のいずれにも準安定
性状態を含まずに同期及び非同期回路で動作するために
選ばれる。レジスタ及びフリップ・フロップのようなメ
モリー成分はすべてマスタ・リセット（MRESET）が与え
られる。プロセッサ／コントローラ（図に示していな
い）はデコーダ13のようなデコーダのメモリー・マップ
ド・アドレスのような制御装置に書込むことにより、複
雑なロジック機能16内のマスタ・リセット制御レジスタ
に書込むことによりリセット信号を発生することができ
る。マスタ・リセット信号を受信すると、特定の入力又
は入力群に応答してあるテストの署名をテストするよう
なパターン・テストに必須の選ばれた状態にほとんどの
メモリー成分をリセットする。ある他のレジスタはマス
タ・リセットと共に他の制御信号を使用してメモリーを
リセットする。スキャン制御レジスタ20に書込まれる第
１のワードはスキャン／システム・クロツク・セレクト
・ビット群を有し、他のすべての制御ビットをリセット
する。これは、あった場合、システム・クロックからス
キャン路の設定前にスキャン・クロックに変更しうるよ
うにする。これは異なるクロックに変化することによっ
て誘起されるかもしれない準安定状態を避けうるように
する。
第1A図において、デコーダ13はライン22によってクロ
ック・データ制御ロジック26に接続されている出力を持
つ。デコーダ13は、プロセッサ／コントローラ（図に示
していない）がスキャン・クロック信号をメモリー・マ
ップド・アドレスに書込むときはいつでもライン22を
“ロー”スキャン・クロック信号でストローブする。
ック・データ制御ロジック26に接続されている出力を持
つ。デコーダ13は、プロセッサ／コントローラ（図に示
していない）がスキャン・クロック信号をメモリー・マ
ップド・アドレスに書込むときはいつでもライン22を
“ロー”スキャン・クロック信号でストローブする。
第２図はスキャン制御レジスタ20及び、クロック及び
データ制御ロジック26の実施例を示す。スキャン制御レ
ジスタ20はデータ・バス14を介して制御ワードが書込ま
れるオクタルＤ型フリップ・フロップ・レジスタ21を有
する。制御ワードはロード・ストローブとも呼ばれる書
込ストローブがインアクテイブとなったときにフリップ
・フロップ（FF）に記憶され、スキャン制御レジスタ20
の成分はその後、フリップ・フロップの出力1Q〜8Qで使
用することができる。スキャン制御レジスタ20は、又出
力1Q〜8Qに取付けられている入力を有するトライステー
ト・オクタル・バッファ23を有する。オクタル・バッフ
ァ23はパルスでそのリード入力にストローブされるとき
はいつでも、データ・バス14に８ビット出力を発生す
る。かくして、スキャン制御レジスタ20の内容はデータ
・バス14を介してリード及びライトすることができる。
データ制御ロジック26の実施例を示す。スキャン制御レ
ジスタ20はデータ・バス14を介して制御ワードが書込ま
れるオクタルＤ型フリップ・フロップ・レジスタ21を有
する。制御ワードはロード・ストローブとも呼ばれる書
込ストローブがインアクテイブとなったときにフリップ
・フロップ（FF）に記憶され、スキャン制御レジスタ20
の成分はその後、フリップ・フロップの出力1Q〜8Qで使
用することができる。スキャン制御レジスタ20は、又出
力1Q〜8Qに取付けられている入力を有するトライステー
ト・オクタル・バッファ23を有する。オクタル・バッフ
ァ23はパルスでそのリード入力にストローブされるとき
はいつでも、データ・バス14に８ビット出力を発生す
る。かくして、スキャン制御レジスタ20の内容はデータ
・バス14を介してリード及びライトすることができる。
スキャン制御レジスタ20は単一制御データ・バイトを
記憶する。各バイトは６つの異なる長さのフイールドを
持ち、各フイールドの各ビットは夫々の出力1Q〜8Qにお
いて制御レベルをドライブする。前述のように、一群の
最初の制御データ・バイトは、セットアップ時間の問題
発生の可能性を避けるためにセットされる7Qに出力され
る単一ビット制御フイールドのスキャン／システム・ク
ロック・セレクト・ビット群のみを有する。そのデータ
群の第２の制御バイトはスキャン／システム・クロック
・セレクト・ビット群と、同様に6Qに出力された単一ビ
ット・フイールドであるスキャン／システム・データ・
セレクト制御ビット群を有する。このデータ群の第３の
制御バイトはスキャン／システム・クロック・セレクト
・ビット，スキャン／システム・データ・セレクト・ビ
ット群及び他のフイールドの１又は複数のビット群を有
する。
記憶する。各バイトは６つの異なる長さのフイールドを
持ち、各フイールドの各ビットは夫々の出力1Q〜8Qにお
いて制御レベルをドライブする。前述のように、一群の
最初の制御データ・バイトは、セットアップ時間の問題
発生の可能性を避けるためにセットされる7Qに出力され
る単一ビット制御フイールドのスキャン／システム・ク
ロック・セレクト・ビット群のみを有する。そのデータ
群の第２の制御バイトはスキャン／システム・クロック
・セレクト・ビット群と、同様に6Qに出力された単一ビ
ット・フイールドであるスキャン／システム・データ・
セレクト制御ビット群を有する。このデータ群の第３の
制御バイトはスキャン／システム・クロック・セレクト
・ビット，スキャン／システム・データ・セレクト・ビ
ット群及び他のフイールドの１又は複数のビット群を有
する。
制御バイトの残りの制御フイールドは3Q,4Q,5Qに出力
されるスキャン路セレクト・フイールドS0S1S2と、1Qに
出力されるSIPO/LFSRセレクト・フイールドと、2Qに出
力される循環シフト・セレクト・フイールドと、8Qに出
力される並列入力並列出力（PIPO）モード（モニタ・モ
ード）セレクト・フイールドとである。
されるスキャン路セレクト・フイールドS0S1S2と、1Qに
出力されるSIPO/LFSRセレクト・フイールドと、2Qに出
力される循環シフト・セレクト・フイールドと、8Qに出
力される並列入力並列出力（PIPO）モード（モニタ・モ
ード）セレクト・フイールドとである。
第1A図及び第1B図は、スキャン路セレクト・フイール
ドの出力が３導体バス28によって８−１デマルチプレク
サ30,32と、１−８マルチプレクサ34のセレクト入力に
接続される。デマルチプレクサ30,32は単極８位置スイ
ッチとして作用し、そのスイッチは夫々のスキャン・テ
スト入力のため、スキャン・フリップ・フロップ401,40
2の夫々の入力に対するスキャン路を選択する。マルチ
プレクサ34は、スキャン・フリップ・フロップ40nから
マルチプレクサ34へのスキャン路を選択することを除
き、単極８位置スイッチとして作用する。点線で示すよ
うに、更に多くのスキャン路を設けるよう他のデマルチ
プレクサ，マルチプレクサ及びスキャン・フリップ・フ
ロップを有するようにした他の実施例でもこの発明の範
囲に含まれる。その上、各デマルチプレクサ30,32及び
マルチプレクサ34は８スキャン路を有するが図を簡単に
するために省略してある。
ドの出力が３導体バス28によって８−１デマルチプレク
サ30,32と、１−８マルチプレクサ34のセレクト入力に
接続される。デマルチプレクサ30,32は単極８位置スイ
ッチとして作用し、そのスイッチは夫々のスキャン・テ
スト入力のため、スキャン・フリップ・フロップ401,40
2の夫々の入力に対するスキャン路を選択する。マルチ
プレクサ34は、スキャン・フリップ・フロップ40nから
マルチプレクサ34へのスキャン路を選択することを除
き、単極８位置スイッチとして作用する。点線で示すよ
うに、更に多くのスキャン路を設けるよう他のデマルチ
プレクサ，マルチプレクサ及びスキャン・フリップ・フ
ロップを有するようにした他の実施例でもこの発明の範
囲に含まれる。その上、各デマルチプレクサ30,32及び
マルチプレクサ34は８スキャン路を有するが図を簡単に
するために省略してある。
スキャン路が選ばれた後、スキャン・データは選ばれ
たスキャン路に沿ってスキャン・フリップ・フロップ40
1,402,……40nにクロックインされる。この実施例は他
のテスト・モードを与えることができるが、スキャン・
データはデータ・バス14からスキャン・データ入力レジ
スタ46に書き込まれる１又は複数のデータ・バイトから
成るものでよい。スキャン・データ入力レジスタ46は、
連続するビットが直列スキャン・データ出力ライン48を
ドライブするというように、レジスタ内に記憶されてい
るバイトをシフトまたは回転する並列入力直列出力（PI
SO）シフト・レジスタである。
たスキャン路に沿ってスキャン・フリップ・フロップ40
1,402,……40nにクロックインされる。この実施例は他
のテスト・モードを与えることができるが、スキャン・
データはデータ・バス14からスキャン・データ入力レジ
スタ46に書き込まれる１又は複数のデータ・バイトから
成るものでよい。スキャン・データ入力レジスタ46は、
連続するビットが直列スキャン・データ出力ライン48を
ドライブするというように、レジスタ内に記憶されてい
るバイトをシフトまたは回転する並列入力直列出力（PI
SO）シフト・レジスタである。
第３図はスキャン・データ入力レジスタ46の詳細を示
す。可能化ナンド・ゲート47はデータ・バス14から入力
されるデータを可能化し、MRESET又はWRITE信号が“ロ
ー”にドライブされたときに、スキャン・データ入力レ
ジスタ46にストローブする。データ・バス14の各ライン
は夫々のナンド・ゲート491,……498の１入力に接続さ
れ、可能化ナンド・ゲート47の出力は各夫々のナンド・
ゲート491,……498の第２の入力である。各データ・バ
ス入力から反転された各ナンド・ゲート491〜498の出力
は夫々のＤ型フリップ・フロップ521〜528の反転非同期
群入力に接続される。その上、各ナンド・ゲート491〜4
98の出力はナンド・ゲート511〜518の夫々の最初の入力
にも接続される。ナンド・ゲート511〜518の第２の入力
は夫々可能化ナンド・ゲート47の出力に接続される。ナ
ンド・ゲート511〜518はナンド・ゲート47からの“ハ
イ”レベルによって可能化されたとき、各ナンド・ゲー
ト491〜498からの入力を反転し、夫々のＤ型フリップ・
フロップ521〜528の反転非同期リセットをドライブす
る。この構成は、各フリップ・フロップ521〜528の非同
期セット及びリセット入力が逆ロジック信号によってド
ライブされ、データ・バス14からのスキャン・データ入
力バイトに従ってその状態を明白に書込むことを保証す
る。
す。可能化ナンド・ゲート47はデータ・バス14から入力
されるデータを可能化し、MRESET又はWRITE信号が“ロ
ー”にドライブされたときに、スキャン・データ入力レ
ジスタ46にストローブする。データ・バス14の各ライン
は夫々のナンド・ゲート491,……498の１入力に接続さ
れ、可能化ナンド・ゲート47の出力は各夫々のナンド・
ゲート491,……498の第２の入力である。各データ・バ
ス入力から反転された各ナンド・ゲート491〜498の出力
は夫々のＤ型フリップ・フロップ521〜528の反転非同期
群入力に接続される。その上、各ナンド・ゲート491〜4
98の出力はナンド・ゲート511〜518の夫々の最初の入力
にも接続される。ナンド・ゲート511〜518の第２の入力
は夫々可能化ナンド・ゲート47の出力に接続される。ナ
ンド・ゲート511〜518はナンド・ゲート47からの“ハ
イ”レベルによって可能化されたとき、各ナンド・ゲー
ト491〜498からの入力を反転し、夫々のＤ型フリップ・
フロップ521〜528の反転非同期リセットをドライブす
る。この構成は、各フリップ・フロップ521〜528の非同
期セット及びリセット入力が逆ロジック信号によってド
ライブされ、データ・バス14からのスキャン・データ入
力バイトに従ってその状態を明白に書込むことを保証す
る。
フリップ・フロップ528のＤ入力はフリップ・フロッ
プ527のＱ出力に接続され、フリップ・フロップ527のＤ
入力は次のフリップ・フロップのＱ出力に接続され、以
下同様に接続される。フリップ・フロップ521のＤ入力
はフリップ・フロップ528のＱ出力に接続される。この
配列により、フリップ・フロップ（FF）521〜528に非同
期に書込まれるスキャン・データ入力バイトは直列デー
タ出力ラインに出力される。各スキャン・データ入力バ
イトは並列入力直列出力クロックによってレジスタ46の
最高ビット位置にシフトされる。各ビットが、例えばFF
528の最高位にシフトされたとき、各ビットは直列スキ
ャン・データ出力ライン48に出力され、例えばFF521の
最下位ビット位置に入力される。このようにして循環シ
フト・レジスタが形成される。
プ527のＱ出力に接続され、フリップ・フロップ527のＤ
入力は次のフリップ・フロップのＱ出力に接続され、以
下同様に接続される。フリップ・フロップ521のＤ入力
はフリップ・フロップ528のＱ出力に接続される。この
配列により、フリップ・フロップ（FF）521〜528に非同
期に書込まれるスキャン・データ入力バイトは直列デー
タ出力ラインに出力される。各スキャン・データ入力バ
イトは並列入力直列出力クロックによってレジスタ46の
最高ビット位置にシフトされる。各ビットが、例えばFF
528の最高位にシフトされたとき、各ビットは直列スキ
ャン・データ出力ライン48に出力され、例えばFF521の
最下位ビット位置に入力される。このようにして循環シ
フト・レジスタが形成される。
スキャン・データ入力レジスタ46は非同期リセット又
はクリヤであるMRESET又はWRITE入力を“ロー”レベル
にドライブすることによって、データ・バス14を介して
入力された値にリセットしてクリヤ又は初期設定され
る。これは各SIPO/LFSRセレクト・スキャン・テスト前
に行われ、容易に反復可能な明確なレジスタ内容からス
タートすることができるイニシャライズ又は初期設定で
ある。
はクリヤであるMRESET又はWRITE入力を“ロー”レベル
にドライブすることによって、データ・バス14を介して
入力された値にリセットしてクリヤ又は初期設定され
る。これは各SIPO/LFSRセレクト・スキャン・テスト前
に行われ、容易に反復可能な明確なレジスタ内容からス
タートすることができるイニシャライズ又は初期設定で
ある。
第1A図及び第1B図のスキャン・データ出力レジスタ54
は８ビット出力バス561,562によってデータ・バス14に
接続される。スキャン・データ出力レジスタ54は夫々８
位置の２つの等しいグループに区分された16記録位置を
有する。各記憶位置グループは自己のリード入力を持
ち、第１のグループはリード入力の１つをストローブす
ることによって出力バス561を介して読出され、第２の
グループは第２のリード入力をストローブすることによ
って出力バス562を介して読出すことができる。
は８ビット出力バス561,562によってデータ・バス14に
接続される。スキャン・データ出力レジスタ54は夫々８
位置の２つの等しいグループに区分された16記録位置を
有する。各記憶位置グループは自己のリード入力を持
ち、第１のグループはリード入力の１つをストローブす
ることによって出力バス561を介して読出され、第２の
グループは第２のリード入力をストローブすることによ
って出力バス562を介して読出すことができる。
その上、第４図に示すデータ出力レジスタ54はテスト
を柔軟性にするため、２つのデータ入力モードを持つ。
その１つは並列入力並列出力モード（PIPO）であり、他
方は直列入力並列出力モード（SIPO）である。現在のデ
ータ入力モードはSIPO/LFSRセレクト・ビット及びPIPO
ビットによって制御される。スキャン制御レジスタ20
（第1A図，第２図）のSIPO/LFSRセレクト出力はライン5
8によりスキャン・データ出力レジスタSIPO/LFSR入力に
接続される。この制御ビットは実行オア・ゲート551〜5
516（第４図）を可能化又はデイセーブルし、データ圧
縮を行う。SIPO/LFSRセレクト出力はライン59を介して
クロック及びデータ制御ロジック・ユニット26のトリガ
回路60（第２図）に接続される。このトリガ回路60は、
SIPO/LFSRセレクト信号がSIPOセレクト・レベルからLFS
Rセレクト・レベルに変化する各ときにスキャン・デー
タ出力レジスタ54（第４図）の16メモリー位置を非同期
リセットする直線性（リニヤ）フイードバック・シフト
・レジスタ（LFSR）リセット信号を発生する。このトリ
ガ回路60のLFSRリセット出力はライン62（第1B図）を介
してスキャン・データ出力レジスタ54のLFSRリセット入
力に接続される。トリガ回路60（第２図）は、LFSRリセ
ット信号が少くとも、システム・クロック期間存続する
ことを保証する。LFSRは直列及び（又は）データ圧縮テ
ストのための所定の固定初期設定シフト・レジスタ値を
供給するようリセットされる。
を柔軟性にするため、２つのデータ入力モードを持つ。
その１つは並列入力並列出力モード（PIPO）であり、他
方は直列入力並列出力モード（SIPO）である。現在のデ
ータ入力モードはSIPO/LFSRセレクト・ビット及びPIPO
ビットによって制御される。スキャン制御レジスタ20
（第1A図，第２図）のSIPO/LFSRセレクト出力はライン5
8によりスキャン・データ出力レジスタSIPO/LFSR入力に
接続される。この制御ビットは実行オア・ゲート551〜5
516（第４図）を可能化又はデイセーブルし、データ圧
縮を行う。SIPO/LFSRセレクト出力はライン59を介して
クロック及びデータ制御ロジック・ユニット26のトリガ
回路60（第２図）に接続される。このトリガ回路60は、
SIPO/LFSRセレクト信号がSIPOセレクト・レベルからLFS
Rセレクト・レベルに変化する各ときにスキャン・デー
タ出力レジスタ54（第４図）の16メモリー位置を非同期
リセットする直線性（リニヤ）フイードバック・シフト
・レジスタ（LFSR）リセット信号を発生する。このトリ
ガ回路60のLFSRリセット出力はライン62（第1B図）を介
してスキャン・データ出力レジスタ54のLFSRリセット入
力に接続される。トリガ回路60（第２図）は、LFSRリセ
ット信号が少くとも、システム・クロック期間存続する
ことを保証する。LFSRは直列及び（又は）データ圧縮テ
ストのための所定の固定初期設定シフト・レジスタ値を
供給するようリセットされる。
第２図に示すよう、レジスタ20のPIPOセレクト・ビッ
トはライン66を介してインバータ64に接続される。PIPO
SEL′信号であるクロック及びデータ制御ロジック26
のインバータ64の出力はライン68を介してスキャン・デ
ータ出力レジスタ54（第1B図）の１入力に接続される。
スキャン・データ入力レジスタ20のPIPOセレクト・ビッ
トが“ロー”レベルにセットされると、インバータ64で
反転されてPIPO SEL′信号が“ハイ”となる。PIPO S
EL′が“ハイ”になると、集積回路16からスキャン・デ
ータ出力レジスタ54への16並列入力が選択される。この
16並列入力は複数導体ライン70（第1B図）を介して集積
回路16に接続される。このモードは集積回路16からの出
力を16まで記憶するので、モニタ・モードとも呼ばれ
る。PIPOセレクト・ビットが“ハイ”レベルにセットさ
れたときに、PIPO SEL′が“ロー”となるようインバ
ータ64で反転され、スキャンFF40nからマルチプレクサ3
4及び夫々のライン73,74を介して直列スキャン出力デー
タ入力に直列にシフトされる直列データを選択する。
トはライン66を介してインバータ64に接続される。PIPO
SEL′信号であるクロック及びデータ制御ロジック26
のインバータ64の出力はライン68を介してスキャン・デ
ータ出力レジスタ54（第1B図）の１入力に接続される。
スキャン・データ入力レジスタ20のPIPOセレクト・ビッ
トが“ロー”レベルにセットされると、インバータ64で
反転されてPIPO SEL′信号が“ハイ”となる。PIPO S
EL′が“ハイ”になると、集積回路16からスキャン・デ
ータ出力レジスタ54への16並列入力が選択される。この
16並列入力は複数導体ライン70（第1B図）を介して集積
回路16に接続される。このモードは集積回路16からの出
力を16まで記憶するので、モニタ・モードとも呼ばれ
る。PIPOセレクト・ビットが“ハイ”レベルにセットさ
れたときに、PIPO SEL′が“ロー”となるようインバ
ータ64で反転され、スキャンFF40nからマルチプレクサ3
4及び夫々のライン73,74を介して直列スキャン出力デー
タ入力に直列にシフトされる直列データを選択する。
第２図において、PIPOセレクト・ビットが“ハイ”レ
ベルのとき、それはインバータ64で反転されてノア・ゲ
ート67の入力に接続され、その他の入力はライン22を介
してスキャン・クロックに接続される。インバータ64か
らの“ロー”レベルはノア・ゲート67を可能化してライ
ン69にアクテイブ“ハイ”の反転スキャン・クロック信
号を供給する。この信号はデマルチプレクサ30によって
スキャンFF401〜40n（第1A図）にスイッチされる。
ベルのとき、それはインバータ64で反転されてノア・ゲ
ート67の入力に接続され、その他の入力はライン22を介
してスキャン・クロックに接続される。インバータ64か
らの“ロー”レベルはノア・ゲート67を可能化してライ
ン69にアクテイブ“ハイ”の反転スキャン・クロック信
号を供給する。この信号はデマルチプレクサ30によって
スキャンFF401〜40n（第1A図）にスイッチされる。
スキャン・クロック・ライン22（第２図）はインバー
タ71の入力に接続され、そこから発生したPIPOクロック
出力はライン72を介してスキャン・データ出力レジスタ
54のSIPOクロック入力に接続される。
タ71の入力に接続され、そこから発生したPIPOクロック
出力はライン72を介してスキャン・データ出力レジスタ
54のSIPOクロック入力に接続される。
スキャン・データ入力レジスタ20の2Q出力である循環
シフト・セレクト・ビットはライン78を介して２−１マ
ルチプレクサ76に接続される。第２のライン79は反転循
環シフト・セレクト・ビットをノア・ゲート80の入力に
接続する。ノア・ゲート80の第２の入力はデコーダ13の
スキャン・クロック出力ライン22に接続される。循環シ
フト・セレクト・ビットは切換えられるスキャン・クロ
ックのためのエネーブルとして動作し、循環シフトが選
ばれないときにPISOクロック出力となる。クロック及び
データ制御ロジック・ユニット26のPISOクロック出力は
ライン82を介してスキャン・データ入力レジスタ46に接
続される。
シフト・セレクト・ビットはライン78を介して２−１マ
ルチプレクサ76に接続される。第２のライン79は反転循
環シフト・セレクト・ビットをノア・ゲート80の入力に
接続する。ノア・ゲート80の第２の入力はデコーダ13の
スキャン・クロック出力ライン22に接続される。循環シ
フト・セレクト・ビットは切換えられるスキャン・クロ
ックのためのエネーブルとして動作し、循環シフトが選
ばれないときにPISOクロック出力となる。クロック及び
データ制御ロジック・ユニット26のPISOクロック出力は
ライン82を介してスキャン・データ入力レジスタ46に接
続される。
循環シフト・ビットはライン82のPISOクロック出力を
制御しないだけでなく、ライン48を介してスキャン・デ
ータ入力レジスタ46からの直列データ出力の選択も、ラ
イン74にあるマルチプレクサ34（第1B図）からの直列テ
スト・データ出力の制御もしない。後者の選択は第1A
図，第1B図にみられるように、循環シフト・テスト選択
であり、ライン74のシステム出力がマルチプレクサ76に
より入力としてスイッチバックされるという事実に特徴
を有する。循環シフトが可能化されない場合、ライン82
のPISOクロックはライン48にあるスキャン・データ入力
レジスタ46に記憶されている各データ・ワードを１度に
１ビットづつマルチプレクサ76にシフトする。循環シフ
トが可能化されない場合、ライン48の入力はライン48に
対するマルチプレクサ76の出力として選択されるもので
ある。
制御しないだけでなく、ライン48を介してスキャン・デ
ータ入力レジスタ46からの直列データ出力の選択も、ラ
イン74にあるマルチプレクサ34（第1B図）からの直列テ
スト・データ出力の制御もしない。後者の選択は第1A
図，第1B図にみられるように、循環シフト・テスト選択
であり、ライン74のシステム出力がマルチプレクサ76に
より入力としてスイッチバックされるという事実に特徴
を有する。循環シフトが可能化されない場合、ライン82
のPISOクロックはライン48にあるスキャン・データ入力
レジスタ46に記憶されている各データ・ワードを１度に
１ビットづつマルチプレクサ76にシフトする。循環シフ
トが可能化されない場合、ライン48の入力はライン48に
対するマルチプレクサ76の出力として選択されるもので
ある。
スキャン／システム・クロック・ビットはライン86
（第1A図，第1B図）を介し各スキャンFF401,……40nの
一部である２−１クロック・マルチプレクサのセレクト
入力に接続される。スキャン／システム・クロック・セ
レクト・ビット出力はFF401,……40nを制御してFFクロ
ック入力としてシステム・クロックか又はスキャン・ク
ロックのどちらかを選択する。スキャン・クロック信号
はデマルチプレクサ30から接続されてFF401,……40nの
クロック入力（ライン88）をスキャンする。システム・
クロックはライン891,……89nを介してFF401,……40nの
システム・クロック入力に接続される。
（第1A図，第1B図）を介し各スキャンFF401,……40nの
一部である２−１クロック・マルチプレクサのセレクト
入力に接続される。スキャン／システム・クロック・セ
レクト・ビット出力はFF401,……40nを制御してFFクロ
ック入力としてシステム・クロックか又はスキャン・ク
ロックのどちらかを選択する。スキャン・クロック信号
はデマルチプレクサ30から接続されてFF401,……40nの
クロック入力（ライン88）をスキャンする。システム・
クロックはライン891,……89nを介してFF401,……40nの
システム・クロック入力に接続される。
スキャン／システム・データ・セレクト制御ビットは
ライン90を介して各スキャンFF401,……40nの一部であ
る２−１データ・マルチプレクサのセレクト入力に接続
される。スキャン／システム・データ・セレクト・ビッ
ト出力はFF401,……40nを制御して、FFのデータ入力と
してシステム・データか、スキャン・データを選択す
る。スキャン・データ入力信号はデマルチプレクサ32か
らライン911を介してFF401のデータ入力に接続される。
各その後のスキャンFF402,……40nは夫々のライン912,
……91nを介して直前のスキャンFF401,……40n-1のＱ出
力に接続されるスキャン・データ入力を有する。FF401,
……40nに対するシステム・データ入力はライン921,…
…92nを介して集積回路ロジック機能16の出力に接続さ
れる。
ライン90を介して各スキャンFF401,……40nの一部であ
る２−１データ・マルチプレクサのセレクト入力に接続
される。スキャン／システム・データ・セレクト・ビッ
ト出力はFF401,……40nを制御して、FFのデータ入力と
してシステム・データか、スキャン・データを選択す
る。スキャン・データ入力信号はデマルチプレクサ32か
らライン911を介してFF401のデータ入力に接続される。
各その後のスキャンFF402,……40nは夫々のライン912,
……91nを介して直前のスキャンFF401,……40n-1のＱ出
力に接続されるスキャン・データ入力を有する。FF401,
……40nに対するシステム・データ入力はライン921,…
…92nを介して集積回路ロジック機能16の出力に接続さ
れる。
その上、スキャンFF401,……40nの各Ｑ出力は夫々の
ライン941,……94nの１つを介して集積回路ロジック機
能16の夫々の入力に接続される。各ライン941,……94n
は必要に応じ集積回路16の夫々のロジック機能部分に対
し１又は複数のテスト・ワード又はベクトルを供給す
る。
ライン941,……94nの１つを介して集積回路ロジック機
能16の夫々の入力に接続される。各ライン941,……94n
は必要に応じ集積回路16の夫々のロジック機能部分に対
し１又は複数のテスト・ワード又はベクトルを供給す
る。
動作 バス実行スキャン・テスト装置18は外部のプロセッサ
／コントローラ（図に示していない）によって制御さ
れ、集積回路ロジック機能16の各種テストを実行する。
前述のように、各テスト・シーケンス群はセットアップ
問題の可能性を避けるため、スキャン／システム・クロ
ック・セレクト・ビットのみをアクテイブにして第１の
制御データ・バイトを書込むことによってスタートされ
る。そのシーケンスの第２の制御バイトが再びスキャン
／システム・クロック・セレクト・ビットをアクテイブ
にし、スキャン／システム・データ・セレクト制御ビッ
トをアクテイブにして、スキャンFF401,……40nに対す
るデータ入力を選択し、マルチプレクサ76及びデマルチ
プレクサ32を介してスキャン・データ・レジスタ46から
データを直列にクロックアウトする。このシーケンスの
第３の制御バイトはスキャン／システム・クロック・セ
レクト・ビット，スキャン／システム・データ・セレク
ト・ビット群及び／又は複数の他のフイールドの１つの
ビット群を有する。スキャン路セレクト・フイールドは
その３ビット・フイールドの値に従って所定の８スキャ
ン路の１つを選択する。循環セレクト・ビットがアクテ
イブの場所、マルチプレクサ76はフイードバック入力と
してマルチプレクサ34を通してスイッチされた（適当な
スキャン路が選ばれたものと仮定する）ラインのスキャ
ンFF40nの出力を選択する。１つのテストの結果が循環
され、次のスキャン・テスト入力として使用されるか、
テスト中の集積回路16の前のテスト状態が診断のために
循環され、エラーがない場合に前の状態に戻されるよう
にするため、循環スキャン方式は有益である。
／コントローラ（図に示していない）によって制御さ
れ、集積回路ロジック機能16の各種テストを実行する。
前述のように、各テスト・シーケンス群はセットアップ
問題の可能性を避けるため、スキャン／システム・クロ
ック・セレクト・ビットのみをアクテイブにして第１の
制御データ・バイトを書込むことによってスタートされ
る。そのシーケンスの第２の制御バイトが再びスキャン
／システム・クロック・セレクト・ビットをアクテイブ
にし、スキャン／システム・データ・セレクト制御ビッ
トをアクテイブにして、スキャンFF401,……40nに対す
るデータ入力を選択し、マルチプレクサ76及びデマルチ
プレクサ32を介してスキャン・データ・レジスタ46から
データを直列にクロックアウトする。このシーケンスの
第３の制御バイトはスキャン／システム・クロック・セ
レクト・ビット，スキャン／システム・データ・セレク
ト・ビット群及び／又は複数の他のフイールドの１つの
ビット群を有する。スキャン路セレクト・フイールドは
その３ビット・フイールドの値に従って所定の８スキャ
ン路の１つを選択する。循環セレクト・ビットがアクテ
イブの場所、マルチプレクサ76はフイードバック入力と
してマルチプレクサ34を通してスイッチされた（適当な
スキャン路が選ばれたものと仮定する）ラインのスキャ
ンFF40nの出力を選択する。１つのテストの結果が循環
され、次のスキャン・テスト入力として使用されるか、
テスト中の集積回路16の前のテスト状態が診断のために
循環され、エラーがない場合に前の状態に戻されるよう
にするため、循環スキャン方式は有益である。
循環テストを使用しないスキャン・テスト・モードを
選択した場合、スキャン・テスト・データ入力ワードは
選ばれたスキャン路911,……91nを介してスキャン入力
データ・レジスタ46から直列にシフトされ、必要に応じ
て多くのスキャンFF401,……40nに送られる。必要に応
じ、２以上のワードをスキャン・データ入力レジスタ46
に転送し、FF401,……40nにシフトすることができる。
このシフトはスキャン・クロックから引出されたPISOク
ロックの制御の下に行われる。入力スキャン・データが
スキャンFF401,……40nに組立てられると、スキャン／
システム・クロックが１又は複数サイクル出力され、ス
キャンFF401,……40nからデータをクロックアウトする
ことができ、テスト入力にシステム応答又は結果を発生
することができる。その上、スキャン入力データからラ
イン891,……89nに供給されたシステム・データにスキ
ャンFF401,……40nを切換えることにより、スキャンFF4
01,……40nに複数ビット出力を記憶することができる。
その複数ビット出力はライン73にその後スキャンFF40n
からシフトアウトされ、最後にスキャン・データ・レジ
スタ46から直列にシフトアウトされる方法と同様に、ス
キャン・データ出力レジスタ54のSIPO入力に送られる。
選択した場合、スキャン・テスト・データ入力ワードは
選ばれたスキャン路911,……91nを介してスキャン入力
データ・レジスタ46から直列にシフトされ、必要に応じ
て多くのスキャンFF401,……40nに送られる。必要に応
じ、２以上のワードをスキャン・データ入力レジスタ46
に転送し、FF401,……40nにシフトすることができる。
このシフトはスキャン・クロックから引出されたPISOク
ロックの制御の下に行われる。入力スキャン・データが
スキャンFF401,……40nに組立てられると、スキャン／
システム・クロックが１又は複数サイクル出力され、ス
キャンFF401,……40nからデータをクロックアウトする
ことができ、テスト入力にシステム応答又は結果を発生
することができる。その上、スキャン入力データからラ
イン891,……89nに供給されたシステム・データにスキ
ャンFF401,……40nを切換えることにより、スキャンFF4
01,……40nに複数ビット出力を記憶することができる。
その複数ビット出力はライン73にその後スキャンFF40n
からシフトアウトされ、最後にスキャン・データ・レジ
スタ46から直列にシフトアウトされる方法と同様に、ス
キャン・データ出力レジスタ54のSIPO入力に送られる。
スキャン・データ出力レジスタ54は16ビット幅であ
り、16ビットまでのテスト結果（応答）を直列に記憶す
ることができる。スキャン・データ出力レジスタ54は、
又該レジスタ54の２以上のビットを現にシフトインされ
ている第１のビットと組合わされるロジカル・フイード
バック装置99（例えば、マルチプル入力排他的オア・ゲ
ートの場合として第４図に示してある）を有する。この
方法により、多数のテスト・データ・サイクルをそのテ
ストの終りで通過／失敗の結果をチェックする独特な形
に圧縮することができる。このデータ圧縮動作はライン
58のSIPO/LFSRセレクト入力に対するロジック・レベル
によって可能化又はデイセーブルされる。
り、16ビットまでのテスト結果（応答）を直列に記憶す
ることができる。スキャン・データ出力レジスタ54は、
又該レジスタ54の２以上のビットを現にシフトインされ
ている第１のビットと組合わされるロジカル・フイード
バック装置99（例えば、マルチプル入力排他的オア・ゲ
ートの場合として第４図に示してある）を有する。この
方法により、多数のテスト・データ・サイクルをそのテ
ストの終りで通過／失敗の結果をチェックする独特な形
に圧縮することができる。このデータ圧縮動作はライン
58のSIPO/LFSRセレクト入力に対するロジック・レベル
によって可能化又はデイセーブルされる。
第1A図及び第1B図において、SIPOモードの代りにPIPO
/モニタ・モードが選ばれた場合、何がFF401,……40nの
入力941,……94nに供給されていようと、１又は複数の
システム・クロック期間の後、集積回路機能16内の16モ
ニタ点からの応答結果は複数導体ライン70を介してスキ
ャン・データ出力レジスタ54に送信される。このデータ
はSIPOクロック信号によってスキャン・データ出力レジ
スタにラッチされる。この並列データは独特な形に圧縮
することができる。
/モニタ・モードが選ばれた場合、何がFF401,……40nの
入力941,……94nに供給されていようと、１又は複数の
システム・クロック期間の後、集積回路機能16内の16モ
ニタ点からの応答結果は複数導体ライン70を介してスキ
ャン・データ出力レジスタ54に送信される。このデータ
はSIPOクロック信号によってスキャン・データ出力レジ
スタにラッチされる。この並列データは独特な形に圧縮
することができる。
各スキャン・テストの結果はそのタイプに関係なく、
第１のリード・ラインをストローブし、出力ビット１〜
８を並列にストローブし、第２のリード・ラインをスト
ローブし、出力ビット９〜16を並列にストローブしてス
キャン・データ・レジスタ54から読出すことができる。
第１のリード・ラインをストローブし、出力ビット１〜
８を並列にストローブし、第２のリード・ラインをスト
ローブし、出力ビット９〜16を並列にストローブしてス
キャン・データ・レジスタ54から読出すことができる。
以上の説明から、この発明は外部のピン接続を１本も
加えずに、及び１本又は複数の入力／出力ピンのdcレベ
ル・シフトを使用せずに、複雑な集積回路に深く隠れた
ロジック回路にアクセスすることができるバス実行スキ
ャン・テスト方法及び装置を提供することであるという
ことがわかった。
加えずに、及び１本又は複数の入力／出力ピンのdcレベ
ル・シフトを使用せずに、複雑な集積回路に深く隠れた
ロジック回路にアクセスすることができるバス実行スキ
ャン・テスト方法及び装置を提供することであるという
ことがわかった。
第1A図及び第1B図は、この発明によりバス実行スキャン
回路が加えられたデイジタル集積回路のブロック図、 第２図は、第1A図のスキャン制御レジスタ及びクロック
及び制御ロジックのブロック図、 第３図は、第1A図のスキャン・データ入力レジスタのブ
ロック図、 第４図は、第1B図のスキャン・データ出力レジスタのブ
ロック図である。 図中、10……集積回路、12,14……バス、16……集積回
路、18……バス実行スキャン・テスト装置、13……アド
レス・デコーダ、20……スキャン制御レジスタ、26……
クロック及びデータ制御ロジック、28……３導体バス、
30,32……８−１デマルチプレクサ、34……１−８マル
チプレクサ、401,……40n……スキャン・フリップ・フ
ロップ、46……スキャン・データ入力レジスタ、48……
直列スキャン・データ出力ライン、491,……498……ナ
ンド・ゲート、521,……528……Ｄ型FF、54……スキャ
ン・データ出力レジスタ、561……出力バス、60……ト
リガ回路。
回路が加えられたデイジタル集積回路のブロック図、 第２図は、第1A図のスキャン制御レジスタ及びクロック
及び制御ロジックのブロック図、 第３図は、第1A図のスキャン・データ入力レジスタのブ
ロック図、 第４図は、第1B図のスキャン・データ出力レジスタのブ
ロック図である。 図中、10……集積回路、12,14……バス、16……集積回
路、18……バス実行スキャン・テスト装置、13……アド
レス・デコーダ、20……スキャン制御レジスタ、26……
クロック及びデータ制御ロジック、28……３導体バス、
30,32……８−１デマルチプレクサ、34……１−８マル
チプレクサ、401,……40n……スキャン・フリップ・フ
ロップ、46……スキャン・データ入力レジスタ、48……
直列スキャン・データ出力ライン、491,……498……ナ
ンド・ゲート、521,……528……Ｄ型FF、54……スキャ
ン・データ出力レジスタ、561……出力バス、60……ト
リガ回路。
フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 フイリツプ ウイリアム ブリンガー アメリカ合衆国 67226 カンザス ウ イチタ，イースト 37ス ストリート ノース 7627 アパートメント ナンバ ー 1203 (72)発明者 トーマス リー ラングフオード，ザ セカンド アメリカ合衆国 67204 カンザス，ウ イチタ ノース デラウエア 5441 (72)発明者 ジョン ウエイン スチュワート アメリカ合衆国 67332 カンザス，ウ イチタ ポニー メドウズ＃１ (56)参考文献 特開 昭62−877（ＪＰ，Ａ) 特開 昭59−52771（ＪＰ，Ａ) 特開 昭63−296144（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/22 G01R 31/28 - 31/30
Claims (2)
- 【請求項１】アドレス・デコーダ及びデータ・バスを有
するディジタル集積回路に使用するためのテスト回路で
あって、 データ・バスに接続され、スキャン路制御ワードを受信
する制御レジスタと、 前記アドレス・デコーダでデコードされ選択されたアド
レスに対する書込命令に応答してスキャン・クロック信
号を発生するスキャン・クロック手段と、 前記データ・バスに接続され、そこからスキャン・デー
タ・ワードを受信し、前記スキャン・クロック信号に応
答して前記スキャン・データ・ワードを一郡の直列ビッ
トとして出力するようにした直列シフト出力を有するス
キャン・データ入力レジスタ手段と、 前記スキャン・データ入力レジスタ手段に接続され、前
記スキャン路制御ワードに応答して前記一郡の直列ビッ
トを出力してひとつのスキャン路を選択するスキャン路
選択手段と、 前記スキャン路選択手段の出力に接続され、前記一郡の
直列ビットをアセンブルして前記集積回路の一部をテス
トするためのスキャン・テスト・ワードを組立てる組立
手段と、 前記組立手段に接続され、前記集積回路の一部に前記ス
キャン・テスト・ワードをスキャンする手段と、 前記集積回路の一部に接続され、前記スキャン・テスト
・ワードに対するテスト結果を受信して出力する出力手
段と、 前記出力手段に接続され、前記テスト結果を記憶し前記
データ・バスに送信する出力レジスタ手段と、 を具備することを特徴とする集積回路のスキャン・テス
ト装置。 - 【請求項２】アドレス・デコーダ及びデータ・バスを有
する集積回路の一部をテストする方法であって、 スキャン路制御ワードを前記データ・バスに接続されて
いる制御レジスタに記憶し、 選択されたアドレスに対する複数の書込命令に応答して
スキャン・クロック信号を発生し、 前記データ・バスからスキャン・データ・ワードを受信
してスキャン・データ・レジスタに記憶し、 前記スキャン・クロック信号に応答して、前記スキャン
・データ・レジスタの前記スキャン・データ・ワードを
一郡の直列データ・ビットにシフトし、 前記スキャン路制御ワードに対応するスキャン路を選択
し、該スキャン路上に前記一郡の直列データ・ビットを
送信し、 前記一郡の直列データ・ビットをスキャン・テスト・ワ
ードにアセンブルし、 前記スキャン・テスト・ワードを前記集積回路の一部に
スキャンし、 前記集積回路の一部からの前記スキャン・テスト・ワー
ドに対するテスト結果を受信し、 前記テスト結果を前記データ・バスに送信する、 各工程からなる集積回路のテスト・スキャン方法。
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-
1990
- 1990-02-05 JP JP2024594A patent/JP2956850B2/ja not_active Expired - Fee Related
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- 1990-02-09 EP EP90301385A patent/EP0388001B1/en not_active Expired - Lifetime
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