JP2960242B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JP2960242B2 JP2960242B2 JP4048315A JP4831592A JP2960242B2 JP 2960242 B2 JP2960242 B2 JP 2960242B2 JP 4048315 A JP4048315 A JP 4048315A JP 4831592 A JP4831592 A JP 4831592A JP 2960242 B2 JP2960242 B2 JP 2960242B2
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- JP
- Japan
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- power supply
- cell
- pad
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- circuit
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、集積回路装置に係り、
特にセミカスタム集積回路の電源パッド配置の改善に関
する。
特にセミカスタム集積回路の電源パッド配置の改善に関
する。
【０００２】
【従来の技術】一般に、集積回路装置のチップレイアウ
トは、図５に示すように、チップ１の周辺部パッド割当
領域に複数個のパッド２が配置され、その内側領域に入
出力回路セルや電源セル等の周辺回路３等が、ある一定
のピッチで配置されており、さらにその内側領域に回路
素子４が配置されている。これらの回路素子を駆動する
ための電源を供給する電源ライン５は、入力回路セルや
電源セル上に電気的に分離されて積層され、チップ周辺
部に配置されている。
トは、図５に示すように、チップ１の周辺部パッド割当
領域に複数個のパッド２が配置され、その内側領域に入
出力回路セルや電源セル等の周辺回路３等が、ある一定
のピッチで配置されており、さらにその内側領域に回路
素子４が配置されている。これらの回路素子を駆動する
ための電源を供給する電源ライン５は、入力回路セルや
電源セル上に電気的に分離されて積層され、チップ周辺
部に配置されている。
【０００３】他の従来例として、図６（ａ）には、例え
ば二段接続されたインバータからなる出力バッファ用出
力セル６ａ，６ｂ、入力バッファ用入力セル７、電源ラ
インに電源を供給するための電源セル８を配置した場合
に、複数設けられるパッド９ａ，９ｂ，…，９ｎについ
て説明する。
ば二段接続されたインバータからなる出力バッファ用出
力セル６ａ，６ｂ、入力バッファ用入力セル７、電源ラ
インに電源を供給するための電源セル８を配置した場合
に、複数設けられるパッド９ａ，９ｂ，…，９ｎについ
て説明する。
【０００４】前記出力バッファ用出力セル６ａ，６ｂ
は、入力用配線１０により並列に接続され使用されてお
り、その出力用配線１１によりパッド９ａに接続されて
いる。前記出力セル６ａに対応するパッド割当領域に
は、パッド９ａが設けられるが、前記出力セル６ｂに対
応するパッド割当領域は、パッド空スペース１２となっ
ている。
は、入力用配線１０により並列に接続され使用されてお
り、その出力用配線１１によりパッド９ａに接続されて
いる。前記出力セル６ａに対応するパッド割当領域に
は、パッド９ａが設けられるが、前記出力セル６ｂに対
応するパッド割当領域は、パッド空スペース１２となっ
ている。
【０００５】また、前記入力バッファ用入力セル７は、
パッド９ｂと配線１３で接続され、内部回路領域１４と
配線１５で接続されている。前記電源セル８は、パッド
９ｃと配線１６で接続されている。
パッド９ｂと配線１３で接続され、内部回路領域１４と
配線１５で接続されている。前記電源セル８は、パッド
９ｃと配線１６で接続されている。
【０００６】このように前記出力セル６ａ，６ｂを並列
に接続しているが、トランジスタ・トランジスタロジッ
ク（ＴＴＬ）を複数個駆動させたり、ＬＥＤドライバと
して出力セルを用いる場合には、所定の大電流出力を必
要とし、１個の出力バッファセル分の出力電流では不足
であり、２個以上の出力セルを並列接続して、大電流出
力を得るという手法が一般的に用いられている。
に接続しているが、トランジスタ・トランジスタロジッ
ク（ＴＴＬ）を複数個駆動させたり、ＬＥＤドライバと
して出力セルを用いる場合には、所定の大電流出力を必
要とし、１個の出力バッファセル分の出力電流では不足
であり、２個以上の出力セルを並列接続して、大電流出
力を得るという手法が一般的に用いられている。
【０００７】また図６（ｂ）に示すような従来例として
は、例えば、二段接続されたインバータからなる内部回
路駆動用回路セル１７、入力バッファセル１８、電源セ
ル１９が、それぞれ内部回路領域２０に配線２１で接続
された構成がある。
は、例えば、二段接続されたインバータからなる内部回
路駆動用回路セル１７、入力バッファセル１８、電源セ
ル１９が、それぞれ内部回路領域２０に配線２１で接続
された構成がある。
【０００８】前記内部回路駆動用回路セル１７は、直接
的なパッドとの接続が不要であり、この接続のための配
線も形成されず、対応すべきチップ周辺部のパッド割当
領域にはパッドが形成されていない空スペース２２とな
っている。
的なパッドとの接続が不要であり、この接続のための配
線も形成されず、対応すべきチップ周辺部のパッド割当
領域にはパッドが形成されていない空スペース２２とな
っている。
【０００９】近年デバイス微細化技術の進歩によりチッ
プの集積度が向上しており、非常に多数の順序回路を１
チップ内に構成するシステムでは、その順序回路で使用
されているクロックラインの負荷が非常に大きくなって
おり、それらを駆動するためのバッファセルに対する大
電流出力やバッファスイッチング時の電流ノイズを考慮
し、図２（ｂ）に示すように、周辺部入出力回路領域に
内部回路駆動用回路セルを配置する手法が一般的に用い
られている。
プの集積度が向上しており、非常に多数の順序回路を１
チップ内に構成するシステムでは、その順序回路で使用
されているクロックラインの負荷が非常に大きくなって
おり、それらを駆動するためのバッファセルに対する大
電流出力やバッファスイッチング時の電流ノイズを考慮
し、図２（ｂ）に示すように、周辺部入出力回路領域に
内部回路駆動用回路セルを配置する手法が一般的に用い
られている。
【００１０】
【発明が解決しようとする課題】前述した半導体集積回
路のパッドの配置において、集積回路の集積度が高まる
につれ回路素子が増え、これらの入出力信号や電源供給
のためのパッド等の数の増大が必須となり、また高機能
で入出力端子数の多いセルをチップへ搭載することによ
ってもチップ当りの端子数はますます増加の傾向にあ
る。
路のパッドの配置において、集積回路の集積度が高まる
につれ回路素子が増え、これらの入出力信号や電源供給
のためのパッド等の数の増大が必須となり、また高機能
で入出力端子数の多いセルをチップへ搭載することによ
ってもチップ当りの端子数はますます増加の傾向にあ
る。
【００１１】しかし、配線による寄生インダクタンスや
例えば、出力バッファセルの出力線に接続された負荷容
量からなる共振回路によって、出力バッファセル駆動時
には接続される電源線、出力線に電圧振動を与え、その
結果、供給される電源電圧に変動をまねき、前記出力回
路と同一電源線に接続されている回路素子の誤動作やラ
ッチアップ現象を誘発する場合がある。従って、電源電
圧レベルを安定に保つために、大電流出力バッファ近傍
に、電源パッドを配置する等のチップの配置の考慮が必
要になる。
例えば、出力バッファセルの出力線に接続された負荷容
量からなる共振回路によって、出力バッファセル駆動時
には接続される電源線、出力線に電圧振動を与え、その
結果、供給される電源電圧に変動をまねき、前記出力回
路と同一電源線に接続されている回路素子の誤動作やラ
ッチアップ現象を誘発する場合がある。従って、電源電
圧レベルを安定に保つために、大電流出力バッファ近傍
に、電源パッドを配置する等のチップの配置の考慮が必
要になる。
【００１２】さらに前述した従来例においては、システ
ム構成上頻繁に使用されている２個の出力セルを並列接
続して使用するセルや内部回路駆動用回路セルでは、そ
のセル自身にパッドを必要としないパッド空スペースが
あるにもかかわらず、その領域が有効に使用されていな
かった。このような配置のチップで、システムより要求
された所定の端子数を実現しても、端子数を増加させた
ことにより、未使用領域を含め、チップ面積が必要以上
に大きくなってしまい、結果としてチップ製造コストが
高価になってしまうという問題点がある。
ム構成上頻繁に使用されている２個の出力セルを並列接
続して使用するセルや内部回路駆動用回路セルでは、そ
のセル自身にパッドを必要としないパッド空スペースが
あるにもかかわらず、その領域が有効に使用されていな
かった。このような配置のチップで、システムより要求
された所定の端子数を実現しても、端子数を増加させた
ことにより、未使用領域を含め、チップ面積が必要以上
に大きくなってしまい、結果としてチップ製造コストが
高価になってしまうという問題点がある。
【００１３】そこで本発明は、パッドをチップ周辺部セ
ルに内蔵させ、端子数増加によるチップ面積の増大を抑
制し且つ、回路素子のスイッチング動作時に発生する電
源電圧の変動を抑制する集積回路装置を提供することを
目的とする。
ルに内蔵させ、端子数増加によるチップ面積の増大を抑
制し且つ、回路素子のスイッチング動作時に発生する電
源電圧の変動を抑制する集積回路装置を提供することを
目的とする。
【００１４】
【課題を解決するための手段】本発明は上記目的を達成
するために、基板上に形成された回路素子領域と、前記
回路素子領域の周辺で、該回路素子領域と同一の層に形
成されたそれぞれが少なくとも１つの入・出力バッファ
用セル及び回路素子駆動用セルと、前記セル領域上に電
気的に分離され形成される複数の電源配線層と、前記電
源配線層の上層で、前記セル領域内に形成された電源パ
ッドを有する集積回路装置を提供する。
するために、基板上に形成された回路素子領域と、前記
回路素子領域の周辺で、該回路素子領域と同一の層に形
成されたそれぞれが少なくとも１つの入・出力バッファ
用セル及び回路素子駆動用セルと、前記セル領域上に電
気的に分離され形成される複数の電源配線層と、前記電
源配線層の上層で、前記セル領域内に形成された電源パ
ッドを有する集積回路装置を提供する。
【００１５】
【作用】以上のような構成の本発明の集積回路装置によ
り、パッドが配置されていないパッド空スペースを有す
るチップ周辺部に配置される入出力回路セル及び内部回
路駆動用回路セルに電源パッドが内蔵される。また、出
力セルを複数用いて構成される大電流出力バッファセル
に電源パッドが内蔵される。
り、パッドが配置されていないパッド空スペースを有す
るチップ周辺部に配置される入出力回路セル及び内部回
路駆動用回路セルに電源パッドが内蔵される。また、出
力セルを複数用いて構成される大電流出力バッファセル
に電源パッドが内蔵される。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１７】図１には、本発明による第１実施例として
の集積回路装置の構成を示し、図２（ａ）には、ゲート
電極線分Ａ−Ａ´の断面図を示し、同図（ｂ）には、ゲ
ート電極線分Ｂ−Ｂ´の断面図を示し説明する。ここ
で、図１及び図２には、本発明の特徴部分のみを図示す
る。
の集積回路装置の構成を示し、図２（ａ）には、ゲート
電極線分Ａ−Ａ´の断面図を示し、同図（ｂ）には、ゲ
ート電極線分Ｂ−Ｂ´の断面図を示し説明する。ここ
で、図１及び図２には、本発明の特徴部分のみを図示す
る。
【００１８】この構成は、半導体基板上に、例えば二段
接続されたインバータからなる２個の出力セルが並設し
接続された出力バッファ用出力セルが設けられ、この出
力セル領域上に電気的に分離された配線及びパッドが形
成されたものである。
接続されたインバータからなる２個の出力セルが並設し
接続された出力バッファ用出力セルが設けられ、この出
力セル領域上に電気的に分離された配線及びパッドが形
成されたものである。
【００１９】まず、半導体基板３１の所定表面領域に拡
散層３２ａ，３２ｂ，３２ｃ，３２ｄを形成する。前記
拡散層３２ａ，３２ｂ，３２ｃ，３２ｄに接合する出力
バッファ用出力セル３３ａ，３３ｂを形成し、前記拡散
層３２ａ，３２ｂの間にゲート電極３４ａを、３２ｃ，
３２ｄの間にゲート電極３４ｂを形成する。これらの素
子を例えばＳｉＯ2 等の層間絶縁膜３５を充填し電気的
に分離する。さらに前記層間絶縁膜３５上に導電体から
なる電源ライン３６，３７を形成する。その電源ライン
３６，３７上に層間絶縁膜３８を形成した後、その所定
位置にフォトリソグラフィ技術と例えばＥＣＲ等の異方
向性エッチングにより、コンタクトホール３９を開口
し、層間絶縁膜３８を露出させる。
散層３２ａ，３２ｂ，３２ｃ，３２ｄを形成する。前記
拡散層３２ａ，３２ｂ，３２ｃ，３２ｄに接合する出力
バッファ用出力セル３３ａ，３３ｂを形成し、前記拡散
層３２ａ，３２ｂの間にゲート電極３４ａを、３２ｃ，
３２ｄの間にゲート電極３４ｂを形成する。これらの素
子を例えばＳｉＯ2 等の層間絶縁膜３５を充填し電気的
に分離する。さらに前記層間絶縁膜３５上に導電体から
なる電源ライン３６，３７を形成する。その電源ライン
３６，３７上に層間絶縁膜３８を形成した後、その所定
位置にフォトリソグラフィ技術と例えばＥＣＲ等の異方
向性エッチングにより、コンタクトホール３９を開口
し、層間絶縁膜３８を露出させる。
【００２０】次にＣＶＤ等を用いて、前記コンタクトホ
ール３９を導電体で埋め、前記電源ライン３６とコンタ
クトホール３９を介して接続するように導電体の配線４
０を形成する。そして前記配線４０上に絶縁膜４１を形
成した後、所定領域を除去して開口し、電源パッド４２
ａ，４２ｂ，…４２ｎを形成する。
ール３９を導電体で埋め、前記電源ライン３６とコンタ
クトホール３９を介して接続するように導電体の配線４
０を形成する。そして前記配線４０上に絶縁膜４１を形
成した後、所定領域を除去して開口し、電源パッド４２
ａ，４２ｂ，…４２ｎを形成する。
【００２１】従って前記出力セル３３ａに対応するパッ
ド割当領域には電源パッド４２ａを配置し、前記出力セ
ル３３ｂに対応するパッド割当領域には電源パッド４２
ｂを配置し、電源ライン３６と配線４０及びコンタクト
ホール３９を介して接続している。前記配線４０を形成
してる配線層は、電源ライン３６，３７及び出力セル３
３、配線４３を形成している配線層と異なる層で形成さ
れ、電気的に分離されている。また前記出力セル３３
ａ，３３ｂ、入力バッファ用入力セル４４が、それぞれ
内部回路４６に入力用配線４７，配線４８で接続され
る。よって、前記集積回路装置においては、電源パッド
をセル形成領域に内蔵したセルが形成される。
ド割当領域には電源パッド４２ａを配置し、前記出力セ
ル３３ｂに対応するパッド割当領域には電源パッド４２
ｂを配置し、電源ライン３６と配線４０及びコンタクト
ホール３９を介して接続している。前記配線４０を形成
してる配線層は、電源ライン３６，３７及び出力セル３
３、配線４３を形成している配線層と異なる層で形成さ
れ、電気的に分離されている。また前記出力セル３３
ａ，３３ｂ、入力バッファ用入力セル４４が、それぞれ
内部回路４６に入力用配線４７，配線４８で接続され
る。よって、前記集積回路装置においては、電源パッド
をセル形成領域に内蔵したセルが形成される。
【００２２】次に、図３に第２実施例としての集積回路
装置の構成を示し説明する。ここで、図３の構成部材で
第１実施例と同等のものには同じ参照番号を付し、その
説明を省略する。
装置の構成を示し説明する。ここで、図３の構成部材で
第１実施例と同等のものには同じ参照番号を付し、その
説明を省略する。
【００２３】この構成で、例えば、内部回路駆動用回路
セル４５は、外部インターフェース用の入出力信号端子
用パッドを必要とせず、該内部回路駆動用回路セル４５
に対応すべきパッド割当領域には、電源パッド５０が配
置される。前記電源パッド５０と電源ライン３６とは、
図２と同様に、電源ライン３６，３７及び内部回路駆動
用回路セル４５を形成している配線層と異なる配線層５
１によりコンタクトホール３９を介して電気的に接続
し、電源パッドを内蔵した内部回路駆動用回路セルを構
成している。
セル４５は、外部インターフェース用の入出力信号端子
用パッドを必要とせず、該内部回路駆動用回路セル４５
に対応すべきパッド割当領域には、電源パッド５０が配
置される。前記電源パッド５０と電源ライン３６とは、
図２と同様に、電源ライン３６，３７及び内部回路駆動
用回路セル４５を形成している配線層と異なる配線層５
１によりコンタクトホール３９を介して電気的に接続
し、電源パッドを内蔵した内部回路駆動用回路セルを構
成している。
【００２４】次に図４に第３実施例としての集積回路装
置の構成を示し説明する。ここで、図４の構成部材で第
１実施例と同等のものには同じ参照番号を付し、その説
明を省略する。
置の構成を示し説明する。ここで、図４の構成部材で第
１実施例と同等のものには同じ参照番号を付し、その説
明を省略する。
【００２５】この構成で、内部回路駆動用回路セル５２
に対応したパッド割当領域には電源パッド５３を配置
し、回路素子を形成するチップの最も外周に配置された
電源ライン３７と同じ階層に形成された配線５４で前記
電源パッド５３と電源ライン３７とを電気的に接続する
ことにより、電源パッドを内蔵した内部回路駆動用回路
セルを構成している。
に対応したパッド割当領域には電源パッド５３を配置
し、回路素子を形成するチップの最も外周に配置された
電源ライン３７と同じ階層に形成された配線５４で前記
電源パッド５３と電源ライン３７とを電気的に接続する
ことにより、電源パッドを内蔵した内部回路駆動用回路
セルを構成している。
【００２６】前述した各実施例においては、出力バッフ
ァ用出力セルを２個並列にインバータ接続した構成を説
明しているが、他に入出力回路の組合せや個数等におい
て、種々の組み合わせられた回路に好適し、又電源パッ
ドと電源ラインの接続構造においても入出力回路及び電
源ライン、電源パッドと電源ラインを同一の配線層によ
り構成する設計も可能である。
ァ用出力セルを２個並列にインバータ接続した構成を説
明しているが、他に入出力回路の組合せや個数等におい
て、種々の組み合わせられた回路に好適し、又電源パッ
ドと電源ラインの接続構造においても入出力回路及び電
源ライン、電源パッドと電源ラインを同一の配線層によ
り構成する設計も可能である。
【００２７】以上詳述したように、図１、図３に示され
る本発明の集積回路装置は、図５，図６に示した従来装
置とを比較すると、同じ規模の回路構成を実現している
にもかかわらず、本発明は入出力回路セル１個分少ない
面積で構成することを可能にしている。
る本発明の集積回路装置は、図５，図６に示した従来装
置とを比較すると、同じ規模の回路構成を実現している
にもかかわらず、本発明は入出力回路セル１個分少ない
面積で構成することを可能にしている。
【００２８】よって、本発明は、セミカスタム集積回路
でパッドが配置されていないパッド空スペースを有する
チップ周辺部に配置される入出力回路セル及び同様にチ
ップ周辺部に配置される内部回路駆動用回路セルに電源
パッドを内蔵することにより端子数増加によるチップ面
積の増大を抑制しチップ製造コストを安価にする効果が
ある。また出力セルを複数用いて構成される大電流出力
バッファセルに電源パッドを内蔵させることにより、出
力バッファセルスイッチング時に配線等の寄生インダク
タンスにより形成された共振回路によって発生する電源
電圧振動を抑制し電源電圧変動による同一電源線に接続
されている他素子の誤動作やラッチアップ現象の誘発を
も抑制するという効果もある。また本発明は、前述した
実施例に限定されるものではなく、他にも発明の要旨を
逸脱しない範囲で種々の変形や応用が可能であることは
勿論である。
でパッドが配置されていないパッド空スペースを有する
チップ周辺部に配置される入出力回路セル及び同様にチ
ップ周辺部に配置される内部回路駆動用回路セルに電源
パッドを内蔵することにより端子数増加によるチップ面
積の増大を抑制しチップ製造コストを安価にする効果が
ある。また出力セルを複数用いて構成される大電流出力
バッファセルに電源パッドを内蔵させることにより、出
力バッファセルスイッチング時に配線等の寄生インダク
タンスにより形成された共振回路によって発生する電源
電圧振動を抑制し電源電圧変動による同一電源線に接続
されている他素子の誤動作やラッチアップ現象の誘発を
も抑制するという効果もある。また本発明は、前述した
実施例に限定されるものではなく、他にも発明の要旨を
逸脱しない範囲で種々の変形や応用が可能であることは
勿論である。
【００２９】
【発明の効果】以上のように、本発明はパッドをチップ
周辺部セルに内蔵させ、端子数増加によるチップ面積の
増大を抑制し且つ、回路素子のスイッチング動作時に発
生する電源電圧の変動を抑制する集積回路装置を提供す
る
周辺部セルに内蔵させ、端子数増加によるチップ面積の
増大を抑制し且つ、回路素子のスイッチング動作時に発
生する電源電圧の変動を抑制する集積回路装置を提供す
る
【図１】図１は、本発明による第１実施例としての集積
回路装置の構成を示す図である。
回路装置の構成を示す図である。
【図２】図２（ａ）は、図１の線分Ａ−Ａ´断面を示す
断面図であり、図２（ｂ）は、図１の線分Ｂ−Ｂ´断面
を示す断面図である。
断面図であり、図２（ｂ）は、図１の線分Ｂ−Ｂ´断面
を示す断面図である。
【図３】図３は、第２実施例としての集積回路装置の構
成を示す図である。
成を示す図である。
【図４】図４は、第３実施例としての集積回路装置の構
成を示す図である。
成を示す図である。
【図５】図５は、従来の集積回路装置のチップ内の配置
構成を示す図である。
構成を示す図である。
【図６】図６（ａ），（ｂ）は、従来の集積回路装置の
セルとパッドの配置構成を示す図である。
セルとパッドの配置構成を示す図である。
１…ＬＳＩチップ、２…パッド、３…周辺回路、４…回
路素子、５…電源ライン、６ａ，６ｂ，３３ａ，３３ｂ
…出力バッファ用出力セル、７，４４…入力バッファ用
入力セル、８…電源セル、９ａ，９ｂ，…，９ｎ…パッ
ド、１０，４７…入力用配線、１１…出力用配線、１
２，２２…パッド空スペース、１３，１５，１６，２
１，４０，４８，５４…配線、１４…内部回路領域、１
７，４５，５２…内部回路駆動用回路セル、１８…入力
バッファセル、１９…電源セル、２０，４６…内部回
路、２２…パッド空スペース、３１…半導体基板、３２
ａ，３２ｂ，３２ｃ，３２ｄ…拡散層、３４…ゲート電
極、３５，３８…層間絶縁膜、３６，３７…電源ライ
ン、３９…コンタクトホール、４１…絶縁膜、４２ａ，
４２ｂ，…４２ｎ，５０，５２，５３…電源パッド、５
１…配線層。
路素子、５…電源ライン、６ａ，６ｂ，３３ａ，３３ｂ
…出力バッファ用出力セル、７，４４…入力バッファ用
入力セル、８…電源セル、９ａ，９ｂ，…，９ｎ…パッ
ド、１０，４７…入力用配線、１１…出力用配線、１
２，２２…パッド空スペース、１３，１５，１６，２
１，４０，４８，５４…配線、１４…内部回路領域、１
７，４５，５２…内部回路駆動用回路セル、１８…入力
バッファセル、１９…電源セル、２０，４６…内部回
路、２２…パッド空スペース、３１…半導体基板、３２
ａ，３２ｂ，３２ｃ，３２ｄ…拡散層、３４…ゲート電
極、３５，３８…層間絶縁膜、３６，３７…電源ライ
ン、３９…コンタクトホール、４１…絶縁膜、４２ａ，
４２ｂ，…４２ｎ，５０，５２，５３…電源パッド、５
１…配線層。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 基板上に形成された回路素子領域と、 前記回路素子領域の周辺で、該回路素子領域と同一の層
に形成されたそれぞれが少なくとも１つの入・出力バッ
ファ用セル及び回路素子駆動用セルと、 前記セル領域上に電気的に分離され形成される複数の電
源配線層と、 前記電源配線層の上層で、前記セル領域内に形成された
電源パッドを具備することを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048315A JP2960242B2 (ja) | 1992-03-05 | 1992-03-05 | 集積回路装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048315A JP2960242B2 (ja) | 1992-03-05 | 1992-03-05 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251562A JPH05251562A (ja) | 1993-09-28 |
| JP2960242B2 true JP2960242B2 (ja) | 1999-10-06 |
Family
ID=12799984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048315A Expired - Fee Related JP2960242B2 (ja) | 1992-03-05 | 1992-03-05 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960242B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4510370B2 (ja) | 2002-12-25 | 2010-07-21 | パナソニック株式会社 | 半導体集積回路装置 |
| JP5557709B2 (ja) * | 2010-11-19 | 2014-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1992
- 1992-03-05 JP JP4048315A patent/JP2960242B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05251562A (ja) | 1993-09-28 |
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