JP2964232B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2964232B2
JP2964232B2 JP9367428A JP36742897A JP2964232B2 JP 2964232 B2 JP2964232 B2 JP 2964232B2 JP 9367428 A JP9367428 A JP 9367428A JP 36742897 A JP36742897 A JP 36742897A JP 2964232 B2 JP2964232 B2 JP 2964232B2
Authority
JP
Japan
Prior art keywords
voltage
ions
low
semiconductor device
nmos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9367428A
Other languages
English (en)
Other versions
JPH114004A (ja
Inventor
載 甲 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH114004A publication Critical patent/JPH114004A/ja
Application granted granted Critical
Publication of JP2964232B2 publication Critical patent/JP2964232B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するもので、特に同一基板上に相互に異なるゲ
ート絶縁膜の厚さを有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】一般的に、半導体装置の高集積化及び機
能の複雑化により、集積回路の特殊な性能が要求されて
いる。ハーフマイクロン(half micron) 以下の半導体装
置では、電力消耗の減少及び信頼性確保のために、供給
電源が５Ｖから３．３Ｖまたはその以下の低い電圧に減
少される。例えば、マイクロプロセッサやメモリ装置
は、すでに３．３Ｖまたは２．５Ｖの低い電圧の電源に
供給電源が標準化された。このような低い電圧の供給電
源が要求される低電圧半導体装置は、まだ５Ｖの高電圧
を用いる他の多くの周辺装置と同一なシステム内で相互
に連結され用いられる。従って、高電圧を用いる外部チ
ップから供給される入力電圧を支援するために、低電圧
半導体装置内に高電圧に耐えられるゲート絶縁膜を有す
る高電圧トランジスタを備えなければならない。
【０００３】前記高電圧トランジスタは、高電圧に対す
るゲート絶縁膜の信頼性を確保するために、低電圧トラ
ンジスタのゲート絶縁膜の厚さより更に厚いゲート絶縁
膜の厚さを有する。また、ゲート絶縁膜が厚くなると、
しきい値電圧も増加する。一般的にゲート絶縁膜の厚さ
が１０Å増加すると、しきい値電圧は０．０５乃至０．
１Ｖ増加するので、高電圧トランジスタのしきい値電圧
調節用の不純物濃度を、低電圧トランジスタのしきい値
電圧調節用の不純物濃度とは異なるように設定しなけれ
ばならない。
【０００４】従来は、同一基板上で相互に異なるゲート
絶縁膜の厚さを有するトランジスタのしきい値電圧を調
節するために、高電圧及び低電圧トランジスタが形成さ
れるウェルの濃度を異ならせるように設定した。しか
し、同一基板上で、異なるゲート絶縁膜の厚さを有する
それぞれのＮＭＯＳトランジスタとそれぞれのＰＭＯＳ
トランジスタのしきい値電圧とを最適化するためには、
４回のマスク工程が要求される。すなわち、低電圧ＮＭ
ＯＳトランジスタが形成される第１Ｐウェルの形成のた
めの第１マスク工程；高電圧ＮＭＯＳトランジスタが形
成される第２Ｐウェル形成のための第２マスク工程；低
電圧ＰＭＯＳトランジスタが形成される第１Ｎウェル形
成のための第３マスク工程；高電圧ＰＭＯＳトランジス
タが形成される第２Ｎウェル形成のための第４マスク工
程が要求される。従って、工程が複雑であり、工程時間
も長くなる。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、同一基板上でそれぞれ異なるゲート絶縁膜の厚さを
有する高電圧及び低電圧トランジスタのしきい値電圧
を、簡単な工程で最適化することができる新しい半導体
装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、相互に異なるゲート絶縁膜の厚さを有す
るそれぞれのＮＭＯＳトランジスタと、それぞれのＰＭ
ＯＳトランジスタとを備える半導体装置の製造方法にお
いて、素子分離膜によって低電圧ＮＭＯＳトランジスタ
領域、高電圧ＮＭＯＳトランジスタ領域、低電圧ＰＭＯ
Ｓトランジスタ領域及び高電圧ＰＭＯＳトランジスタ領
域が定義された半導体基板を提供する段階；低電圧及び
高電圧ＰＭＯＳトランジスタ領域にＮウェルを形成する
段階；Ｎウェルに高電圧ＰＭＯＳトランジスタ用のしき
い値電圧調節イオンを注入する段階；低電圧及び高電圧
ＮＭＯＳトランジスタ領域にＰウェルを形成する段階；
Ｐウェルに低電圧ＮＭＯＳトランジスタ用のしきい値電
圧調節イオンを注入する段階；基板上に高電圧ＮＭＯＳ
トランジスタ領域及び低電圧ＰＭＯＳトランジスタ領域
を露出させるマスクパターンを形成する段階；露出され
た高電圧ＮＭＯＳトランジスタ領域のＰウェルと低電圧
ＰＭＯＳトランジスタ領域のＮウェルに低電圧ＰＭＯＳ
トランジスタ用のしきい値電圧調節イオンを注入する段
階；マスクパターンを除去する段階；基板上に第１ゲー
ト絶縁膜を形成する段階；低電圧ＮＭＯＳ及びＰＭＯＳ
トランジスタ領域に形成された第１ゲート絶縁膜を除去
する段階；及び基板上に第２ゲート絶縁膜を形成する段
階とよりなる。
【０００７】また、本発明は、相互に異なるゲート絶縁
膜の厚さを有するそれぞれのＮＭＯＳトランジスタとそ
れぞれのＰＭＯＳトランジスタを備える半導体装置の製
造方法において、素子分離膜によって低電圧ＮＭＯＳト
ランジスタ領域、高電圧ＮＭＯＳトランジスタ領域、低
電圧ＰＭＯＳトランジスタ領域及び高電圧ＰＭＯＳトラ
ンジスタ領域が定義された半導体基板を提供する段階；
低電圧及び高電圧ＰＭＯＳトランジスタ領域にＮウェル
を形成する段階；Ｎウェルに低電圧ＰＭＯＳトランジス
タ用のしきい値電圧調節イオンを注入する段階；低電圧
及び高電圧ＮＭＯＳトランジスタ領域にＰウェルを形成
する段階；Ｐウェルに高電圧ＮＭＯＳトランジスタ用の
しきい値電圧調節イオンを注入する段階；基板上に低電
圧ＮＭＯＳトランジスタ領域及び高電圧ＰＭＯＳトラン
ジスタ領域を露出させるマスクパターンを形成する段
階；露出された低電圧ＮＭＯＳトランジスタ領域のＰウ
ェルと高電圧ＰＭＯＳトランジスタ領域のＮウェルに、
低電圧ＮＭＯＳトランジスタ用のしきい値電圧調節イオ
ンを注入する段階；マスクパターンを除去する段階；基
板上に第１ゲート絶縁膜を形成する段階；低電圧ＮＭＯ
Ｓ及びＰＭＯＳトランジスタ領域に形成された第１ゲー
ト絶縁膜を除去する段階；及び基板上に第２ゲート絶縁
膜を形成する段階とよりなる。
【０００８】前記本発明によると、高電圧ＰＭＯＳトラ
ンジスタと低電圧ＮＭＯＳトランジスタのしきい値電圧
が調節されてから、低電圧ＰＭＯＳトランジスタ用のし
きい値電圧調節イオンにより、高電圧ＮＭＯＳトランジ
スタと低電圧ＰＭＯＳトランジスタのしきい値電圧が調
節される。または、低電圧ＰＭＯＳトランジスタと高電
圧ＮＭＯＳトランジスタのしきい値電圧が調節されてか
ら、低電圧ＮＭＯＳトランジスタ用のしきい値電圧調節
イオンにより、低電圧ＮＭＯＳトランジスタと高電圧Ｐ
ＭＯＳトランジスタのしきい値電圧が調節される。従っ
て、同一基板上でそれぞれ異なるゲート絶縁膜の厚さを
有する高電圧及び低電圧トランジスタのしきい値電圧が
少ない工程に最適化される。
【０００９】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の一形態を説明する。図１から図７は、本発明の
実施の一形態による半導体装置の製造方法を示した断面
図である。
【００１０】図１を参照すると、半導体基板１上に公知
のＬＯＣＯＳ(LOCal Oxidation ofSilicon)技術によっ
て素子分離膜２が形成され、相互に異なるゲート絶縁膜
の厚さを有する高電圧及び低電圧ＮＭＯＳトランジスタ
領域ＨＮ、ＬＮと、低電圧及び高電圧ＰＭＯＳトランジ
スタ領域ＬＰ、ＨＰがそれぞれ定義される。それから、
基板１上にスクリーン酸化膜３が形成される。基板１上
にＰＭＯＳトランジスタ領域ＬＰとＨＰとを露出させる
と共にＮＭＯＳトランジスタ領域ＨＮ、ＬＮをマスキン
グする第１マスクパターン４がフォトリソグラフィによ
り形成される。それから、露出されたＰＭＯＳトランジ
スタ領域ＬＰ、ＨＰにＮ型不純物イオン、好ましくはＰ
イオンが７００ＫｅＶ乃至１．５ＭｅＶのエネルギー
と、１×１０13乃至５×１０13ｉｏｎｓ／cm2 の濃度で
イオン注入されてから、熱処理されてＮウェル５が形成
される。それから、高電圧ＰＭＯＳトランジスタのしき
い値電圧（Ｖｔ）調節用の第１Ｎ型不純物イオン６、好
ましくはＰイオンがＮウェル５に２回にかけてイオン注
入される。まず、１８０乃至２５０ＫｅＶのエネルギー
と、５×１０12乃至２×１０13ｉｏｎｓ／cm2 の濃度で
Ｐイオンがイオン注入されてから、また３０乃至８０Ｋ
ｅＶのエネルギーと、５×１０11乃至５×１０12ｉｏｎ
ｓ／cm2 の濃度でイオン注入される。この時、高電圧Ｐ
ＭＯＳトランジスタのしきい値電圧（Ｖｔ）は、−０．
５乃至−０．８Ｖほどとなる。
【００１１】図２を参照すると、公知の方法により第１
マスクパターン４が除去される。基板１上にＮＭＯＳト
ランジスタ領域ＨＮ、ＬＮを露出させると共に、ＰＭＯ
Ｓトランジスタ領域ＬＰとＨＰとをマスキングする第２
マスクパターン７がフォトリソグラフィにより形成され
る。それから、露出されたＮＭＯＳトランジスタ領域Ｈ
Ｎ、ＬＮにＰ型不純物イオン、好ましくはＢイオンが５
００乃至７００ＫｅＶのエネルギーと、１×１０13乃至
５×１０13ｉｏｎｓ／cm2 の濃度でイオン注入されてか
ら熱処理されてＰウェル８が形成される。それから、低
電圧ＮＭＯＳトランジスタのしきい値電圧（Ｖｔ）調節
用のＰ型不純物イオン９、好ましくはＢイオンがＰウェ
ル８に２回にかけてイオン注入される。まず、７０乃至
１２０ＫｅＶのエネルギーと、５×１０12乃至２×１０
13ｉｏｎｓ／cm2 の濃度で第１イオン注入されてから、
また１０乃至３０ＫｅＶのエネルギーと、１×１０12乃
至５×１０12ｉｏｎｓ／cm2 の濃度で第２イオン注入さ
れる。この時、低電圧ＮＭＯＳトランジスタのしきい値
電圧（Ｖｔ）は、０．５乃至０．８Ｖほどとなる。
【００１２】図３を参照すると、公知の方法により第２
マスクパターン７が除去される。基板１上に高電圧ＮＭ
ＯＳトランジスタ領域ＨＮと低電圧ＰＭＯＳトランジス
タ領域ＬＰを露出させると共に、低電圧ＮＭＯＳトラン
ジスタ領域ＬＮ、高電圧ＰＭＯＳトランジスタ領域ＨＰ
をマスキングする第３マスクパターン１０が、フォトリ
ソグラフィによって形成される。それから、露出された
高電圧ＮＭＯＳトランジスタ領域ＨＮのＰウェル８と、
低電圧ＰＭＯＳトランジスタ領域ＬＰのＮウェル５に、
低電圧ＰＭＯＳトランジスタのしきい値電圧（Ｖｔ）調
節用の第２Ｎ型不純物イオン１１、好ましくはＰイオン
が約３０乃至８０ＫｅＶのエネルギーと、１×１０12乃
至８×１０12ｉｏｎｓ／cm2 の濃度でイオン注入され
る。従って、低電圧ＰＭＯＳトランジスター領域ＬＰで
は、第１Ｎ型不純物イオン６と第２Ｎ型不純物イオン１
１が合算され、低電圧ＰＭＯＳトランジスタのしきい値
電圧（Ｖｔ）が約−０．５乃至−０．８Ｖほどとなる。
また、高電圧ＮＭＯＳトランジスタ領域ＨＮでは、Ｐ型
不純物イオン９に対して、第２Ｎ型不純物イオン１１が
カウンタードーピングされ、高電圧ＮＭＯＳトランジス
タのしきい値電圧（Ｖｔ）が約０．５乃至０．８Ｖほど
となる。
【００１３】前記のように、Ｎウェル５及びＰウェル８
形成時に用いられた第１及び第２マスクパターン４、７
をイオン注入マスクとするそれぞれのイオン注入によっ
て、高電圧ＰＭＯＳトランジスタと低電圧ＮＭＯＳトラ
ンジスタのしきい値電圧（Ｖｔ）が調節される。それか
ら、第３マスクパターン１０をイオン注入マスクとする
イオン注入によって、高電圧ＮＭＯＳトランジスタと低
電圧ＰＭＯＳトランジスタのしきい値電圧（Ｖｔ）が調
節された。従って、同一基板上で以後にそれぞれ異なる
ゲート絶縁膜の厚さを有する高電圧及び低電圧トランジ
スタのしきい値電圧が３回のマスク工程だけでも最適化
される。
【００１４】図４を参照すると、公知の方法により第３
マスクパターン１０とスクリーン酸化膜３が除去され
る。図５を参照すると、基板１上に第１ゲート絶縁膜１
２が形成される。その後、低電圧ＮＭＯＳ及びＰＭＯＳ
トランジスタ領域ＬＮ、ＬＰの第１ゲート絶縁膜１２を
露出させると共に、高電圧ＮＭＯＳ及びＰＭＯＳトラン
ジスタ領域ＨＮ、ＨＰの第１ゲート絶縁膜１２をマスキ
ングする第４マスクパターン１３が、フォトリソグラフ
ィによって基板１上に形成される。第４マスクパターン
１３をマスクとする蝕刻工程によって、露出された第１
ゲート絶縁膜１２が除去される。
【００１５】図６を参照すると、公知の方法により第４
マスクパターン１３が除去されてから、基板１上に第２
ゲート絶縁膜１４が形成される。従って、高電圧ＮＭＯ
Ｓ及びＰＭＯＳトランジスタ領域ＨＮ、ＨＰのゲート絶
縁膜１５が、第１及び第２ゲート絶縁膜１２、１４から
なることによって、低電圧ＮＭＯＳ及びＰＭＯＳトラン
ジスタ領域ＬＮ、ＬＰのゲート絶縁膜１４より厚いゲー
ト絶縁膜の厚さを有する。
【００１６】一方、前記実施の形態においては、高電圧
ＰＭＯＳトランジスタと低電圧ＮＭＯＳトランジスタの
しきい値電圧（Ｖｔ）が、高電圧ＰＭＯＳトランジスタ
のしきい値電圧（Ｖｔ）調節用の第１Ｎ型不純物イオン
６と低電圧ＮＭＯＳトランジスタのしきい値電圧（Ｖ
ｔ）調節用のＰ型不純物イオン９とにより調節されてか
ら、低電圧ＰＭＯＳトランジスタのしきい値電圧（Ｖ
ｔ）調節用の第２Ｎ型不純物イオン１１により、低電圧
ＰＭＯＳトランジスタ及び高電圧ＮＭＯＳトランジスタ
のしきい値電圧（Ｖｔ）が調節された。このような方法
とは異なって、低電圧ＰＭＯＳトランジスタのしきい値
電圧Ｖｔ調節用のＮ型不純物イオンと高電圧ＮＭＯＳト
ランジスタのしきい値電圧（Ｖｔ）調節用の第１Ｐ型不
純物イオンにより、まず低電圧ＰＭＯＳトランジスタと
高電圧ＮＭＯＳトランジスタのしきい値電圧（Ｖｔ）が
調節されてから、高電圧ＮＭＯＳトランジスタのしきい
値電圧（Ｖｔ）調節用の第２Ｐ型不純物イオンにより、
高電圧ＰＭＯＳトランジスタ及び低電圧ＮＭＯＳトラン
ジスタのしきい値電圧（Ｖｔ）が調節される。
【００１７】図７〜図１２は、前記方法を利用した本発
明の他の実施の形態による半導体素子の製造方法を示し
た断面図である。
【００１８】図７を参照すると、半導体基板２１上に公
知のＬＯＣＯＳ(LOCal Oxidation of Silicon)技術によ
って素子分離膜２２が形成され、相互に異なるゲート絶
縁膜の厚さを有する高電圧及び低電圧ＮＭＯＳトランジ
スタ領域ＨＮ、ＬＮと、低電圧及び高電圧ＰＭＯＳトラ
ンジスタ領域ＬＰ、ＨＰがそれぞれ定義される。それか
ら、基板２１上にスクリーン酸化膜２３が形成される。
基板２１上にＰＭＯＳトランジスタ領域ＬＰ、ＨＰを露
出させると共に、ＮＭＯＳトランジスタ領域ＨＮ、ＬＮ
をマスキングする第１マスクパターン２４がフォトリソ
グラフィにより形成される。それから、露出されたＰＭ
ＯＳトランジスタ領域ＬＰ、ＨＰにＮ型不純物イオン、
好ましくはＰイオンが７００ＫｅＶ乃至１．５ＭｅＶの
エネルギーと、１×１０13乃至５×１０13ｉｏｎｓ／cm
2 の濃度でイオン注入されてから、熱処理されてＮウェ
ル２５が形成される。それから、低電圧ＰＭＯＳトラン
ジスタのしきい値電圧（Ｖｔ）調節用のＮ型不純物イオ
ン２６、好ましくはＰイオンがＮウェル２５に２回にか
けてイオン注入される。まず、１８０乃至２５０ＫｅＶ
のエネルギーと、５×１０12乃至２×１０13ｉｏｎｓ／
cm2 の濃度でイオン注入されてから、また３０乃至８０
ＫｅＶのエネルギーと、２×１０11乃至８×１０12ｉｏ
ｎｓ／cm2 の濃度でイオン注入される。この時、低電圧
ＰＭＯＳトランジスタのしきい値電圧（Ｖｔ）は−０．
５乃至−０．８Ｖほどとなる。
【００１９】図８を参照すると、公知の方法により第１
マスクパターン２４が除去される。基板２１上にＮＭＯ
Ｓトランジスタ領域ＨＮ、ＬＮを露出させると共に、Ｐ
ＭＯＳトランジスタ領域ＬＰ、ＨＰをマスキングする第
２マスクパターン２７がフォトリソグラフィにより形成
される。それから、露出されたＮＭＯＳトランジスタ領
域ＨＮ、ＬＮにＰ型不純物イオン、好ましくはＢイオン
が５００乃至７００ＫｅＶのエネルギーと、１×１０13
乃至５×１０13ｉｏｎｓ／cm2 の濃度でイオン注入され
てから、熱処理されてＰウェル２８が形成される。それ
から、高電圧ＮＭＯＳトランジスタのしきい値電圧（Ｖ
ｔ）調節用の第１Ｐ型不純物イオン２９、好ましくはＢ
イオンがＰウェル２８に２回にかけてイオン注入され
る。まず、Ｂイオンが７０乃至１２０ＫｅＶのエネルギ
ーと、５×１０12乃至２×１０13ｉｏｎｓ／cm2 の濃度
で第１イオン注入されてから、また１０乃至３０ＫｅＶ
のエネルギーと２×１０11乃至３×１０12ｉｏｎｓ／cm
2 の濃度で第２イオン注入されるか、またはイオン注入
されない。この時、高電圧ＮＭＯＳトランジスタのしき
い値電圧（Ｖｔ）は、約０．５乃至０．８Ｖほどとな
る。
【００２０】図９を参照すると、公知の方法により第２
マスクパターン２７が除去される。基板２１上に低電圧
ＮＭＯＳトランジスタ領域ＬＮと高電圧ＰＭＯＳトラン
ジスタ領域ＨＰを露出させると共に、高電圧ＮＭＯＳト
ランジスタ領域ＨＮと低電圧ＰＭＯＳトランジスタ領域
ＬＰとをマスキングする第３マスクパターン３０がフォ
トリソグラフィによって形成される。それから、露出さ
れた低電圧ＮＭＯＳトランジスタ領域ＬＮのＰウェル２
８と高電圧ＰＭＯＳトランジスタ領域ＨＰのＮウェル２
５に、低電圧ＮＭＯＳトランジスタのしきい値電圧（Ｖ
ｔ）調節用の第２Ｐ型不純物イオン３１、好ましくはＢ
イオンが約１０乃至３０ＫｅＶのエネルギーと、１×１
０12乃至５×１０12ｉｏｎｓ／cm2 の濃度でイオン注入
される。従って、低電圧ＮＭＯＳトランジスタ領域ＬＮ
では、第１Ｐ型不純物イオン２９と第２Ｐ型不純物イオ
ン３１とが合算され、低電圧ＮＭＯＳトランジスタのし
きい値電圧（Ｖｔ）が約０．５乃至０．８Ｖほどとな
る。また、高電圧ＰＭＯＳトランジスタ領域ＨＰではＮ
型不純物イオン２６に対して、第２Ｐ型不純物イオン３
１がカウンタードーピングされ、高電圧ＰＭＯＳトラン
ジスタのしきい値電圧（Ｖｔ）が約−０．５乃至−０．
８Ｖほどとなる。
【００２１】前記のように、Ｎウェル２５及びＰウェル
２８の形成時に利用された第１及び第２マスクパターン
２４、２７をイオン注入マスクとするそれぞれのイオン
注入により、高電圧ＮＭＯＳトランジスタと低電圧ＰＭ
ＯＳトランジスタのしきい値電圧が調節された。それか
ら、第３マスクパターン３０をイオン注入マスクとする
イオン注入により、低電圧ＮＭＯＳトランジスタと高電
圧ＰＭＯＳトランジスタのしきい値電圧が調節された。
従って、同一基板上で以後にそれぞれ異なるゲート絶縁
膜の厚さを有する高電圧及び低電圧トランジスタのしき
い値電圧が３回のマスク工程だけで最適化される。
【００２２】図１０を参照すると、公知の方法により第
３マスクパターン３０とスクリーン酸化膜２３がそれぞ
れ除去される。図１１を参照すると、基板２１上に第１
ゲート絶縁膜３２が形成される。それから、低電圧ＮＭ
ＯＳ及びＰＭＯＳトランジスタ領域ＬＮ、ＬＰの第１ゲ
ート絶縁膜３２を露出させると共に、高電圧ＮＭＯＳ及
びＰＭＯＳトランジスタ領域ＨＮ、ＨＰの第１ゲート絶
縁膜３２をマスキングする第４マスクパターン３３がフ
ォトリソグラフィにより基板３１上に形成される。第４
マスクパターン３３をマスクとする蝕刻工程によって、
露出された第１ゲート絶縁膜３２が除去される。
【００２３】図１２を参照すると、公知の方法により第
４マスクパターン３３が除去されてから、基板２１上に
第２ゲート絶縁膜３４が形成される。従って、高電圧Ｎ
ＭＯＳ及びＰＭＯＳトランジスタ領域ＨＮ、ＨＰのゲー
ト絶縁膜３５が第１及び第２ゲート絶縁膜３２、３４か
らなることにより、低電圧ＮＭＯＳ及びＰＭＯＳトラン
ジスタ領域ＬＮ、ＬＰのゲート絶縁膜３４より厚いゲー
ト絶縁膜の厚さを有する。また、本発明は、前記実施の
形態に限定されず、本発明の技術的な要旨から外れない
範囲内で多様に変形させて実施することができる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
同一基板上に相互に異なるゲート絶縁膜の厚さを有する
それぞれのＰＭＯＳ及びＮＭＯＳトランジスタの製造に
おいて、３回のマスク工程だけで前記のトランジスタの
しきい値電圧を調節することができる。従って、工程段
階が減少されると共に、工程時間が短縮され、製造効率
が向上する。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体装置の製造
方法を示した断面図である。
【図２】本発明の一実施の形態による半導体装置の製造
方法を示した断面図である。
【図３】本発明の一実施の形態による半導体装置の製造
方法を示した断面図である。
【図４】本発明の一実施の形態による半導体装置の製造
方法を示した断面図である。
【図５】本発明の一実施の形態による半導体装置の製造
方法を示した断面図である。
【図６】本発明の一実施の形態による半導体装置の製造
方法を示した断面図である。
【図７】本発明の他の実施の形態による半導体装置の製
造方法を示した断面図である。
【図８】本発明の他の実施の形態による半導体装置の製
造方法を示した断面図である。
【図９】本発明の他の実施の形態による半導体装置の製
造方法を示した断面図である。
【図１０】本発明の他の実施の形態による半導体装置の
製造方法を示した断面図である。
【図１１】本発明の他の実施の形態による半導体装置の
製造方法を示した断面図である。
【図１２】本発明の他の実施の形態による半導体装置の
製造方法を示した断面図である。
【符号の説明】
１、２１ 半導体基板 ２、２２ 素子分離膜 ３、２３ スクリーン酸化膜 ４、７、１０、１３、２４、２７、３０、３３ マス
クパターン ５、２５ Ｎウェル ６、１１、２６ Ｎ型不純物イオン ８、２８ Ｐウェル ９、２９、３１ Ｐ型不純物イオン １２、３２ 第１ゲート絶縁膜 １４、３４ 第２ゲート絶縁膜 １５、３５ ゲート絶縁膜
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8238 H01L 27/092

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 相互に異なるゲート絶縁膜の厚さを有す
    るそれぞれのＮＭＯＳトランジスタとそれぞれのＰＭＯ
    Ｓトランジスタを備える半導体装置の製造方法におい
    て、 素子分離膜によって、低電圧ＮＭＯＳトランジスタ領
    域、高電圧ＮＭＯＳトランジスタ領域、低電圧ＰＭＯＳ
    トランジスタ領域及び高電圧ＰＭＯＳトランジスタ領域
    が定義された半導体基板を提供する段階；前記低電圧及
    び高電圧ＰＭＯＳトランジスタ領域にＮウェルを形成す
    る段階；前記Ｎウェルに高電圧ＰＭＯＳトランジスタ用
    のしきい値電圧調節イオンを注入する段階；前記低電圧
    及び高電圧ＮＭＯＳトランジスタ領域にＰウェルを形成
    する段階；前記Ｐウェルに低電圧ＮＭＯＳトランジスタ
    用のしきい値電圧調節イオンを注入する段階；前記基板
    上に高電圧ＮＭＯＳトランジスタ領域及び低電圧ＰＭＯ
    Ｓトランジスタ領域を露出させるマスクパターンを形成
    する段階；前記露出された高電圧ＮＭＯＳトランジスタ
    領域のＰウェルと、前記低電圧ＰＭＯＳトランジスタ領
    域のＮウェルとに低電圧ＰＭＯＳトランジスタ用のしき
    い値電圧調節イオンを注入する段階；及び前記マスクパ
    ターンを除去する段階とよりなることを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】 前記基板上に第１ゲート絶縁膜を形成す
    る段階；前記低電圧ＮＭＯＳ及びＰＭＯＳトランジスタ
    領域に形成された前記第１ゲート絶縁膜を除去する段
    階；及び前記基板上に第２ゲート絶縁膜を形成する段階
    を更に備えることを特徴とする請求項１記載の半導体装
    置の製造方法。
  3. 【請求項３】 前記Ｎウェルは、Ｐイオンを７００Ｋｅ
    Ｖ乃至１．５ＭｅＶのエネルギーと、１×１０13乃至５
    ×１０13ｉｏｎｓ／cm2 の濃度でイオン注入して形成す
    ることを特徴とする請求項１記載の半導体装置の製造方
    法。
  4. 【請求項４】 前記高電圧ＰＭＯＳ用のしきい値電圧調
    節イオンを注入する段階は、Ｐイオンを１８０乃至２５
    ０ＫｅＶのエネルギーと、５×１０12乃至２×１０13ｉ
    ｏｎｓ／cm2 の濃度で第１イオン注入してから、また３
    ０乃至８０ＫｅＶのエネルギーと、５×１０11乃至５×
    １０12ｉｏｎｓ／cm2 の濃度で第２イオン注入すること
    を特徴とする請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記Ｐウェルは、Ｂイオンを５００乃至
    ７００ＫｅＶのエネルギーと、１×１０13乃至５×１０
    13ｉｏｎｓ／cm2 の濃度でイオン注入して形成すること
    を特徴とする請求項１記載の半導体装置の製造方法。
  6. 【請求項６】 前記低電圧ＮＭＯＳトランジスタ用のし
    きい値電圧調節イオンを注入する段階は、Ｂイオンを７
    ０乃至１２０ＫｅＶのエネルギーと、５×１０12乃至２
    ×１０13ｉｏｎｓ／cm2 の濃度で第１イオン注入してか
    ら、また１０乃至３０ＫｅＶのエネルギーと、１×１０
    12乃至５×１０12ｉｏｎｓ／cm2 の濃度で第２イオン注
    入することを特徴とする請求項１記載の半導体装置の製
    造方法。
  7. 【請求項７】 前記低電圧ＰＭＯＳトランジスタ用のし
    きい値電圧調節イオンを注入する段階は、Ｐイオンを３
    ０乃至８０ＫｅＶのエネルギーと、１×１０12乃至８×
    １０12ｉｏｎｓ／cm2 の濃度でイオン注入することを特
    徴とする請求項１記載の半導体装置の製造方法。
  8. 【請求項８】 相互に異なるゲート絶縁膜の厚さを有す
    るそれぞれのＮＭＯＳトランジスタとそれぞれのＰＭＯ
    Ｓトランジスタとを備える半導体装置の製造方法におい
    て、 素子分離膜により、低電圧ＮＭＯＳトランジスタ領域、
    高電圧ＮＭＯＳトランジスタ領域、低電圧ＰＭＯＳトラ
    ンジスタ領域及び高電圧ＰＭＯＳトランジスタ領域が定
    義された半導体基板を提供する段階；前記低電圧及び高
    電圧ＰＭＯＳトランジスター領域にＮウェルを形成する
    段階；前記Ｎウェルに低電圧ＰＭＯＳトランジスタ用の
    しきい値電圧調節イオンを注入する段階；前記低電圧及
    び高電圧ＮＭＯＳトランジスタ領域にＰウェルを形成す
    る段階；前記Ｐウェルに高電圧ＮＭＯＳトランジスタ用
    のしきい値電圧調節イオンを注入する段階；前記基板上
    に低電圧ＮＭＯＳトランジスタ領域及び高電圧ＰＭＯＳ
    トランジスタ領域を露出させるマスクパターンを形成す
    る段階；前記露出された低電圧ＮＭＯＳトランジスタ領
    域のＰウェルと前記高電圧ＰＭＯＳトランジスタ領域の
    Ｎウェルに低電圧ＮＭＯＳトランジスタ用のしきい値電
    圧調節イオンを注入する段階；及び前記マスクパターン
    を除去する段階を含むことを特徴とする半導体装置の製
    造方法。
  9. 【請求項９】 前記マスクパターンを除去する段階以後
    に、 前記基板上に第１ゲート絶縁膜を形成する段階；前記低
    電圧ＮＭＯＳ及びＰＭＯＳトランジスタ領域に形成され
    た前記第１ゲート絶縁膜を除去する段階；及び前記基板
    上に第２ゲート絶縁膜を形成する段階を更に含むことを
    特徴とする請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 前記Ｎウェルは、Ｐイオンを７００Ｋ
    ｅＶ乃至１．５ＭｅＶのエネルギーと、１×１０13乃至
    ５×１０13ｉｏｎｓ／cm2 の濃度でイオン注入して形成
    することを特徴とする請求項８記載の半導体装置の製造
    方法。
  11. 【請求項１１】 前記低電圧ＰＭＯＳ用のしきい値電圧
    調節イオンを注入する段階は、Ｐイオンを１８０乃至２
    ５０ＫｅＶのエネルギーと、５×１０12乃至２×１０13
    ｉｏｎｓ／cm2 の濃度で第１イオン注入してから、また
    ３０乃至８０ＫｅＶのエネルギーと、２×１０12乃至８
    ×１０12ｉｏｎｓ／cm2 の濃度で第２イオン注入するこ
    とを特徴とする請求項８記載の半導体装置の製造方法。
  12. 【請求項１２】 前記Ｐウェルは、Ｂイオンを５００乃
    至７００ＫｅＶのエネルギーと、１×１０13乃至５×１
    ０13ｉｏｎｓ／cm2 の濃度でイオン注入して形成するこ
    とを特徴とする請求項８記載の半導体装置の製造方法。
  13. 【請求項１３】 前記高電圧ＮＭＯＳトランジスタ用の
    しきい値電圧調節イオンを注入する段階は、Ｂイオンを
    ７０乃至１２０ＫｅＶのエネルギーと、５×１０12乃至
    ２×１０13ｉｏｎｓ／cm2 の濃度でイオン注入すること
    を特徴とする請求項８記載の半導体装置の製造方法。
  14. 【請求項１４】 前記高電圧ＮＭＯＳトランジスタ用の
    しきい値電圧調節イオンを注入する段階は、Ｂイオンを
    ７０乃至１２０ＫｅＶのエネルギーと、５×１０12乃至
    ２×１０13ｉｏｎｓ／cm2 の濃度で第１イオン注入して
    から、また１０乃至３０ＫｅＶのエネルギーと２×１０
    11乃至３×１０12ｉｏｎｓ／cm2 の濃度で第２イオン注
    入することを特徴とする請求項８記載の半導体装置の製
    造方法。
  15. 【請求項１５】 前記低電圧ＮＭＯＳトランジスタ用の
    しきい値電圧調節イオンを注入する段階は、Ｂイオンを
    １０乃至３０ＫｅＶのエネルギーと、１×１０12乃至５
    ×１０12ｉｏｎｓ／cm2 の濃度でイオン注入することを
    特徴とする請求項８記載の半導体装置の製造方法。
JP9367428A 1996-12-28 1997-12-25 半導体装置の製造方法 Expired - Fee Related JP2964232B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960075454A KR100220252B1 (ko) 1996-12-28 1996-12-28 반도체 소자의 제조방법
KR1996P75454 1996-12-28

Publications (2)

Publication Number Publication Date
JPH114004A JPH114004A (ja) 1999-01-06
JP2964232B2 true JP2964232B2 (ja) 1999-10-18

Family

ID=19491887

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9367428A Expired - Fee Related JP2964232B2 (ja) 1996-12-28 1997-12-25 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6090652A (ja)
JP (1) JP2964232B2 (ja)
KR (1) KR100220252B1 (ja)
TW (1) TW355822B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589383B2 (en) 2005-05-27 2009-09-15 Nec Corporation Thin film semiconductor device and method of manufacturing the same

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6268250B1 (en) * 1999-05-14 2001-07-31 Micron Technology, Inc. Efficient fabrication process for dual well type structures
US6693331B2 (en) * 1999-11-18 2004-02-17 Intel Corporation Method of fabricating dual threshold voltage n-channel and p-channel MOSFETS with a single extra masked implant operation
US6899804B2 (en) * 2001-04-10 2005-05-31 Applied Materials, Inc. Electrolyte composition and treatment for electrolytic chemical mechanical polishing
JP2002368126A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 半導体集積回路装置の製造方法
US6562675B1 (en) * 2001-08-17 2003-05-13 Cypress Semiconductor Corp. Adjustment of threshold voltages of selected NMOS and PMOS transistors using fewer masking steps
JP2003152102A (ja) * 2001-11-15 2003-05-23 Hitachi Ltd 半導体集積回路装置の製造方法
US6861341B2 (en) * 2002-02-22 2005-03-01 Xerox Corporation Systems and methods for integration of heterogeneous circuit devices
KR100482994B1 (ko) * 2002-09-27 2005-04-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 제조 방법
JP4942009B2 (ja) 2003-04-10 2012-05-30 富士通セミコンダクター株式会社 半導体装置
US7772063B2 (en) * 2004-08-11 2010-08-10 Identifi Technologies, Inc. Reduced-step CMOS processes for low-cost radio frequency identification devices
KR101147372B1 (ko) 2004-10-25 2012-05-22 매그나칩 반도체 유한회사 반도체 소자의 듀얼 게이트 산화막 방법
KR100739246B1 (ko) * 2005-04-11 2007-07-12 주식회사 하이닉스반도체 반도체 소자의 소스/드레인영역 형성방법
KR100796500B1 (ko) * 2005-12-29 2008-01-21 동부일렉트로닉스 주식회사 고전압 반도체 소자의 방법
KR100801706B1 (ko) * 2006-10-25 2008-02-11 삼성전자주식회사 다중 게이트 유전막들을 갖는 반도체소자의 제조방법 및그에 의해 제조된 반도체소자
CN100552920C (zh) * 2007-04-11 2009-10-21 联华电子股份有限公司 半导体元件及其制造方法
CN101635310B (zh) * 2009-06-09 2011-07-06 上海宏力半导体制造有限公司 一种多阈值高压mosfet器件
US8247280B2 (en) * 2009-10-20 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of low and high voltage CMOS devices
US8853701B2 (en) * 2010-04-28 2014-10-07 Sharp Kabushiki Kaisha Semiconductor device, display device, and production method for semiconductor device and display device
CN101916720B (zh) * 2010-07-23 2013-05-29 上海宏力半导体制造有限公司 改善60纳米以下高压器件阈值电压变化曲线的方法
CN101916721A (zh) * 2010-07-23 2010-12-15 上海宏力半导体制造有限公司 改善60纳米以下高压器件阈值电压变化曲线的方法
US8377772B2 (en) * 2010-08-17 2013-02-19 Texas Instruments Incorporated CMOS integration method for optimal IO transistor VT
JP5605134B2 (ja) * 2010-09-30 2014-10-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN104425370B (zh) * 2013-08-27 2017-10-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US11114348B2 (en) 2017-12-04 2021-09-07 Microsemi Soc Corp. Hybrid high-voltage low-voltage FinFET device
US10971216B2 (en) 2017-12-04 2021-04-06 Microsemi Soc Corp. SRAM configuration cell for low-power field programmable gate arrays
CN108807281B (zh) * 2018-06-28 2020-09-01 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
US5023193A (en) * 1986-07-16 1991-06-11 National Semiconductor Corp. Method for simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks
US5047358A (en) * 1989-03-17 1991-09-10 Delco Electronics Corporation Process for forming high and low voltage CMOS transistors on a single integrated circuit chip
US5468666A (en) * 1993-04-29 1995-11-21 Texas Instruments Incorporated Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip
US5472887A (en) * 1993-11-09 1995-12-05 Texas Instruments Incorporated Method of fabricating semiconductor device having high-and low-voltage MOS transistors
US5498554A (en) * 1994-04-08 1996-03-12 Texas Instruments Incorporated Method of making extended drain resurf lateral DMOS devices
DE69528961T2 (de) * 1995-03-09 2003-09-04 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zur Herstellung von intergrierten Schaltungen mit Hochspannungs- und Niederspannungs-lateralen-DMOS-Leistungsbauelementen und nichtflüchtigen Speicherzellen
KR100190020B1 (ko) * 1996-02-21 1999-06-01 윤종용 고전압 트랜지스터 및 그의 제조방법
US5804497A (en) * 1996-08-07 1998-09-08 Advanced Micro Devices, Inc. Selectively doped channel region for increased IDsat and method for making same
US5830789A (en) * 1996-11-19 1998-11-03 Integrated Device Technology, Inc. CMOS process forming wells after gate formation
KR100244248B1 (ko) * 1997-04-10 2000-03-02 김영환 반도체 소자의 웰 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589383B2 (en) 2005-05-27 2009-09-15 Nec Corporation Thin film semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
JPH114004A (ja) 1999-01-06
US6090652A (en) 2000-07-18
TW355822B (en) 1999-04-11
KR19980056190A (ko) 1998-09-25
KR100220252B1 (ko) 1999-09-15

Similar Documents

Publication Publication Date Title
JP2964232B2 (ja) 半導体装置の製造方法
KR100463970B1 (ko) 반도체 장치 및 그 제조 방법
US6137144A (en) On-chip ESD protection in dual voltage CMOS
US6261888B1 (en) Method of forming CMOS integrated circuitry
JPS5843563A (ja) 高度集積ｃｍｏｓ電界効果トランジスタ回路の製造方法
KR940005891B1 (ko) 반도체기억장치 및 그 제조방법
JPH10308458A (ja) Ｃｍｏｓ素子の製造方法
JPH11186405A (ja) 半導体装置及びその製造方法
JP3031880B2 (ja) 半導体装置およびその製造方法
JP3101515B2 (ja) Ｃｍｏｓ半導体装置の製造方法
JP3189819B2 (ja) 半導体装置の製造方法
US6268250B1 (en) Efficient fabrication process for dual well type structures
US5985709A (en) Process for fabricating a triple-well structure for semiconductor integrated circuit devices
US6713334B2 (en) Fabricating dual voltage CMOSFETs using additional implant into core at high voltage mask
US6066523A (en) Method for fabricating a semiconductor device having triple wells
US20020052083A1 (en) Cost effective split-gate process that can independently optimize the low voltage(LV) and high voltage (HV) transistors to minimize reverse short channel effects
JPH098123A (ja) 半導体素子及びその製造方法
JP2000012483A (ja) 半導体集積回路の多重ウエル形成方法
CN110783340B (zh) 一种浮栅型nor闪存的制作方法、电路以及其应用
JPH0340463A (ja) 半導体装置及びその製造方法
KR950014113B1 (ko) 반도체장치의 제조방법
KR100212174B1 (ko) 4중 웰 구조의 반도체 장치 제조방법
KR0176158B1 (ko) 특성 개선을 위한 반도체소자의 제조방법
JPH0616525B2 (ja) Ｍｏｓｆｅｔデバイスの製造方法
KR980012437A (ko) 이중-웰(Twin-Well) 구조의 반도체 집적회로의 제조 방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080813

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080813

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090813

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090813

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090813

Year of fee payment: 10

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090813

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100813

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100813

Year of fee payment: 11

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100813

Year of fee payment: 11

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100813

Year of fee payment: 11

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100813

Year of fee payment: 11

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100813

Year of fee payment: 11

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100813

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110813

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120813

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees