JP2976200B2 - Ｄ／ａコンバータのためのバイアス回路 - Google Patents

Ｄ／ａコンバータのためのバイアス回路

Info

Publication number
JP2976200B2
JP2976200B2 JP10002870A JP287098A JP2976200B2 JP 2976200 B2 JP2976200 B2 JP 2976200B2 JP 10002870 A JP10002870 A JP 10002870A JP 287098 A JP287098 A JP 287098A JP 2976200 B2 JP2976200 B2 JP 2976200B2
Authority
JP
Japan
Prior art keywords
current
transistor
coupled
bias
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10002870A
Other languages
English (en)
Other versions
JPH10224222A (ja
Inventor
ヨン・イン・バク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ERU JII SEMIKON CO Ltd
Original Assignee
ERU JII SEMIKON CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ERU JII SEMIKON CO Ltd filed Critical ERU JII SEMIKON CO Ltd
Publication of JPH10224222A publication Critical patent/JPH10224222A/ja
Application granted granted Critical
Publication of JP2976200B2 publication Critical patent/JP2976200B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
    • H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル信号をア
ナログ信号に変換するＤ／Ａコンバータ及びそのための
バイアス回路に関する。
【０００２】
【従来の技術】Ｄ／Ａコンバータは、デジタルデータを
等価値のアナログデータに変換するに使用される。この
種のＤ／Ａコンバータは、デジタルコンピューター、デ
ータ処理システム、プロセス制御コンピューター、測定
装置、通信設備、及び多様な装備を含む各種の装置に用
いられる。例えば、パーソナルコンピュータ（ＰＣ）の
ビデオボードのためのＤ／Ａコンバータは、ＰＣによっ
て生成されたデジタルビデオデータを、ビデオディスプ
レイを駆動可能なアナログ信号に変換させる。最新のカ
ラービデオディスプレイは、数百或いは数千の色調及び
明暗を表現することができるから、ディスプレイされた
イメージにおいてエラーを回避するには非常に正確なＤ
／Ａ変換が重要である。デジタルコンピューターとデー
タ処理装置は、産業界に広く浸透し、さらには家庭でも
広く使用されるに至っている。そのため、デジタル情報
をアナログ情報へ変換するための経済的、簡易的、且つ
信頼性のある装置が必要になった。よって、経済的、簡
易的、且つ信頼性のあるＤ／Ａコンバータを提供するた
めにかなりの努力が注がれてきた。
【０００３】米国特許、Ｃｏｌｌｅｓの４,９０４,９
２、Ｈｉｓａｎｏの５,０７０,３３１、Ｔａの５,９３,
１６６、及びＤｉｆｆｅｎｄｅｒｆｅｒの５,４０６,２
８５は、多様なタイプのＤ／Ａコンバータを示してい
る。図１に示すように、従来のＤ／Ａコンバータ１は、
一般的に、デコーダ２、電流セル(current cell)６のア
レイ４、バイアス発生器８を含む。アレイ４の電流セル
６は並列連結されており、それぞれのセルは電流ソース
５を含む。データバス９からのデジタルデータは、デコ
ーダ２に印加され、デコーダ２は選択的に一つ以上の電
流セル６を起動して、データバス９上のデジタルデータ
に相当する累積電流を作り出し、アナログ出力ライン７
上に出力する。バイアス発生器８は、各電流セル６の電
流ソースを制御するバイアスライン３上にバイアス電圧
を出力する。
【０００４】Ｄ／Ａコンバータは、微分及び積分の比較
的に高い非線形に対して単調量である必要がある。ここ
で、「単調量」という表現は、デジタル値が次第に増加
する際、次第に増加する値のデジタル情報が、アナログ
値で何ら減少もなく、次第に増加するアナログ情報に変
換することを意味する。積分非線形は、アナログとデジ
タル値間の広範囲な変換時に発生するエラーに起因して
生成される。微分非線形は、アナログとデジタル値間の
比較的に狭い範囲での変換時に発生するエラーに起因し
て生じる。従来のＤ／Ａコンバータを完成するためのＤ
／Ａコンバータの関連技術は相当に高コストで且つ複雑
である。例えば、アレイ４にあるセル６の個数（ｎ）
は、関係式のｎ＝２b に基づいてデータバス９上のビッ
ト（ｂ）の個数と相関関係がある。データバス９が０〜
１５の中の何れか１つのデジタル値を示す４ビット幅か
ら構成されているとすると記デジタル値のうち何れか一
つに相当するアナログ電流値を作り出すために１６個
（ｎ＝２4 ＝１６）の電流セルが必要になる。データバ
スにデジタル２進値「０１００」のデータが送られてく
ると、１０進値４に相当する４個のセル１６が起動さ
れ、そのデジタル２進値に相当する累積電流を発生させ
る。すなわち、起動される電流セルの個数はデータバス
９上のデータの数値に対応する。
【０００５】上記したように、最新のカラービデオディ
スプレイは、数百或いは数千の色調及び明暗をディスプ
レイする。現在、アナログ信号を使用するカラービデオ
ディスプレイのための多数の色調、明暗を作り出すため
に、セル６の個数はデジタル値の増加につれて増加する
必要がある。例えば、５１２個のデジタル値、つまり０
から５１１までの数に該当するアナログ値を作り出すた
めに、データバス９には９ビットの信号を送る必要があ
る。単調量とするためには、アレイにあるセル１６の個
数が５１２（ｎ＝２9 ＝５１２）個まで増加する。かか
るセルの増加は、Ｄ／Ａコンバータを構成するデバイス
の数が増加し、そのために必要な面積が増加する。さら
に、セルの個数の増加を図るために多くの周辺装置が必
要である。又、セルの個数が多くなるとＤ／Ａコンバー
タの作動速度が低減する傾向があるため、例えば１００
ＭＨｚ以上の高周波数で作動させなければならない装置
としては使用することができない。
【０００６】バイアス回路８は、ソース電圧Ｖｄｄの電
圧変動△Ｖに敏感に反応し、基板に存在するノイズにも
敏感に反応する。電圧変動とノイズはＰＳＲＲ(Power S
upply Rejection Ratio)を低下させ、Ｄ／Ａコンバータ
の正確度に影響を及ぼす高い線形エラー(high linearit
y error)をもたらす。Ｄ／Ａコンバータの正確度は電流
セルに対するデバイスの数が増加するほど悪くなる。図
示しているように、バイアス回路８は電流セルに基準電
圧Ｖｒｅｆを供給する。ソース電圧Ｖｄｄの電圧変動△
Ｖに因り、一定の基準電圧Ｖｒｅｆがバイアス回路１８
によって発生されず、起動された各電流セル６によって
エラー電流Ｉｅが発生される。全ての電流セル１６の出
力が並列連結されているため、累積エラー電流ＩＥ＝ｅ
２b をもたらす。デジタル値の増加に伴うデータバス９
上のビット数の増加につれて電流セルの個数が増加する
ため、累積エラー電流は相当に大きくなる。
【０００７】上述した従来のデジタル／アナログコンバ
ータは以下のような問題点があった。Ｄ／Ａコンバータ
が比較的に高い周波数で作動するうち、最小の積分及び
微分エラーで単調量出力を提供することが難くなる。ま
た、構成するデバイス数が少なく、使用面積が少ないＤ
／Ａコンバータを提供するのが困難になる。さらに、低
コスト、簡易、且つ正確なＤ／Ａコンバータを提供し難
くなる。
【０００８】
【発明が解決しようとする課題】上記の問題点を解決す
るための本発明は、正確なＤ／Ａコンバータを提供する
ことが目的である。本発明の他の目的は、高速のＤ／Ａ
コンバータを提供することである。本発明のさらに他の
目的は、比較的に経済的であり、且つ複雑でないＤ／Ａ
コンバータを提供することである。本発明のさらに他の
目的は、使用するデバイス数が少なくかつ利用する面積
が少ないＤ／Ａコンバータを提供することである。
【０００９】本発明のさらに他の目的は、高いＳ／Ｎ比
を有するＤ／Ａコンバータを提供することである。本発
明のさらに他の目的は、不整合を改善させることであ
る。本発明のさらに他の目的は、電源供給ノイズに対す
るＰＳＲＲを向上させることである。本発明のさらに目
的は、Ｄ／Ａコンバータの線形エラーを減少させること
である。本発明のさらに他の目的は、作動中実質的に故
障がないＤ／Ａコンバータを提供することにある。
【００１０】
【課題を解決するための手段】かかる目的を達成するた
めの本発明のデジタル／アナログコンバータは、所定の
第１電流を発生させる第１電流セルからなる第１アレイ
と、第１電流とは違う大きさの第２電流を発生させる少
なくとも１つの第２電流セルを有する第２アレイと、第
１及び第２アレイと結合され、第１所定個数の前記第１
電流セル及び第２所定個数の前記第２電流セルをデジタ
ル信号に基づいて起動する選択回路部と、記選択回路部
によって選択された第１電流セルと第２電流セルとによ
って出力される電流を合算して出力する出力回路と、第
１及び第２アレイと前記選択回路部のうち少なくとも１
つと連結される一つ以上の電圧及びクロック信号発生部
と、を備えることを特徴とする。
【００１１】本発明のｂビットＤ／Ａコンバータのため
のセルアレイは、複数個の第１電流セルと、少なくとも
一つの第２電流セルとを含む。ここで、前記第１電流セ
ルの各々は所定の第１電流を発生させ、前記第２電流セ
ルの各々は所定の第２電流を発生させ、前記所定の第１
電流は第２電流と異なる大きさを有する。
【００１２】本発明のＤ／Ａコンバータのための電流セ
ルは、第１電位とノードとの間に連結される電流ソース
と、ノートと第２電位との間に結合されて直列連結され
る複数個のトランジスタ、直列連結されたトランジスタ
と並列結合される第１トランジスタ、コンバータの出力
ラインと前記ノードとの間に結合される第２トランジス
タとを含み、前記ノードに連結されるスイッチング回路
とを備える。
【００１３】本発明のＤ／Ａコンバータのためのバイア
ス回路は、第１電位と第１ノードとの間に結合される第
１抵抗と、第１及び第２電位間に結合される一対の第１
及び第２バイアストランジスタと、第１及び第２バイア
ストランジスタと結合され、第１及び第２電位間に結合
される電流ソースと、第１ノード及び第２バイアストラ
ンジスタと結合する第１入力、第２バイアストランジス
タ及び電流ソースと結合する第２入力、第１バイアスト
ランジスタ及び電流ソースと結合する出力を有する演算
増幅器とを備えることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付図面に基づいて本発明
実施形態のデジタル／アナログコンバータ並びにそれの
ためのバイアス回路を説明する。図２は本実施形態に係
る９ビットのＤ／Ａコンバータを示す。本実施形態は、
データバス上の「０００００００００」から「１１１１
１１１１」までのデジタル２進値、つまり５１２個の異
なる１０進値に相当する累積電流Ｉcum を発生させるこ
とができる。Ｄ／Ａコンバータは、ラインＡ8〜Ａ2を介
して複数個の第１デコード信号を第１ラッチ回路２０へ
与える第１デコーダ３０と、ラインＢ7〜Ｂ1を介して複
数個の第２デコード信号を第２ラッチ回路４０へ与える
第２デコーダ５０とを有し、さらに、第１ラッチ回路２
０から行ラインＸk、m （ｋ＝１〜２、ｍ＝１〜８）上の
行入力信号を受けるとともに第２ラッチ回路４０から列
入力ラインＹn （ｎ＝１〜８）上の列入力信号をける第
１電流セルＣm、n （Ｃ1、1からＣ8、7）からなる第１アレ
イ１００を含む。
【００１５】本Ｄ／Ａコンバータは、又、第２電流セル
Ｃu1〜Ｃu3とＣL1からなる第２アレイ６０を含む。第２
電流セルＣu1〜Ｃu3は、第３デコーダ８０が接続されて
いる第３ラッチ回路７０からラインｂ1〜ｂ3上の信号を
受け、第２電流セルＣL1は従属接続された第１、第２ラ
ッチＬ1、Ｌ2からラインＤ0 上のラッチ信号を受信す
る。９ビットデータＤ8〜Ｄ0が入力されると、データビ
ットＤ8〜Ｄ6は第１デコーダ３０に与えられ、データビ
ットＤ5〜Ｄ3は第２デコーダ５０に与えられる。これに
対して、データビットＤ2〜Ｄ1は第３デコーダ８０に与
えられ、データビットＤ0は第１ラッチＬ1に与えられ
る。
【００１６】第１デコーダ３０は、データビットＤ８〜
Ｄ６をデコーディングしてビットラインＡ８〜Ａ２に第
１のデコード信号を発生させる。ラインＡ８〜Ａ２上の
第１デコード信号がそれぞれ第１ラッチ回路２０に入力
される。第１ラッチ回路２０は入力ラインＸk、m上に行
入力信号を出力する。接地電位Ｖgnd、ソース電位Ｖｄ
ｄにそれぞれ連結された入力ラインＸ1、1、Ｘ2、8だけを
除外すると、入力ラインＸk、mの入力信号が、入力ライ
ンＸ2、m-1（ここで、１＜ｍ＜８）上の入力信号であ
る。一行にある各第１電流セルは、対応する入力ライン
Ｘk、m 上の入力信号を受信する。
【００１７】第２デコーダ５０は、データビットＤ５〜
Ｄ３をデコーディングしてラインＢ７〜Ｂ１上に第２の
デコード信号を発生させる。ラインＢ７〜Ｂ１上の第２
のデコード信号はそれぞれ第２ラッチ回路４０に入力さ
れる。第２ラッチ回路４０は列入力ラインＹn 上に列入
力信号を出力する。入力ラインＹ8 はソース電位Ｖｄｄ
に連結されている。一列にある各第１電流セルは、対応
する入力信号Ｙn を受信する。
【００１８】第３デコーダ８０は、データビットＤ２〜
Ｄ０をデコーディングしてラインａ３〜ａ１上の第３の
デコード信号を発生させる。この信号は第３ラッチ回路
７０に提供される。そのラッチ信号はそれぞれラインｂ
１〜ｂ３を介して第２電流セルＣｕ１〜Ｃｕ３に入力さ
れる。最下位ビット（ＬＳＢ）Ｄ０は第１及び第２ラッ
チＬ１、Ｌ２に提供され、さらにラインＤ0 を介して第
２電流セルＣL1に提供される。
【００１９】前記第１、第２、第３ラッチ回路２０、４
０、７０、第１、第２、第３デコーダ３０、５０、８
０、そして第１、第２ラッチＬ１、Ｌ２は選択回路を備
える。図２は前記部品を個別的に示しているが、通常の
知識を有する者ならば、選択回路が単一部品或いは一体
部品となることができるのが判る。
【００２０】バイアス回路９０は、バイアス電圧
Ｖbias、比較電圧Ｖcompを第１及び第２アレイ１０、６
０にある各々のセルに供給する。クロック発生器は、ク
ロック信号ＣＫに対する応答として４つのクロック信号
ＣＫ１、／ＣＫ１、ＣＫ２、／ＣＫ２を発生させる。こ
こで、ＣＫ１、ＣＫ２は、Ｄ／Ａコンバータの回路を同
期させるべく、／ＣＫ１、／ＣＫ２とそれぞれ１８０度
の位相差を有する。電圧発生器ＶGENは、Ｄ／Ａコンバ
ータの多様な回路にソース電位Ｖｄｄと接地電位Ｖgnd
を与える。
【００２１】５１２個の電流セルを要求する従来の技術
とは異なり、本Ｄ／Ａコンバータは重みづけられた電流
を使用してデータバス上にあるビットＤ８〜Ｄ０の５１
２個の発生可能なデジタル値に相当する累積電流Ｉcum
を発生させる。重みづけられた電流によって、第１アレ
イ１０の第１電流セルＣm、n の６３個の上部電流セルＣ
1、1〜Ｃ8、7と、第２アレイ６０の第２電流セルの３個の
単位電流セルＣu1〜Ｃu3と、１個の下部電流セルＣL1だ
けでよい。下部電流セルＣL1が起動すると、出力ライン
ＯL上の所定の下部電流ＩLを発生させ、起動された各単
位電流セルＣu1〜Ｃu3は出力ラインＯUN（Ｎ＝１〜３）
上の２＊ＩLの単位電流ＩUN を発生させる。これに対し
て、起動された各部電流セルＣm、nは列出力ラインＯn上
の８＊ＩLの上部電流ＩO、mn を発生させる。列にある各
々の上部電流セルの全ての出力は対応する列出力ライン
Ｏnに連結され、出力ラインＯL、ＯUNはともに連結され
る。さらに、全ての出力ラインＯ1〜Ｏ8、ＯU1〜ＯU3、
ＯL上の電流ＩL、ＩUN、ＩO、 mnが合計され、結局９ビッ
トデータバス上のデジタル値に対応する累積電流Ｉcum
となる。
【００２２】下記の一般方程式は、ｂビットデータバス
上のデジタル値に対応した累積電流Ｉcum に要求され
る、起動された上部電流セルＣm、n、単位電流セル
ＣUN、及び下部電流セルＣLの個数に対する規則を決め
たものである。 Ｉcum ＝Ａ＊（８＊ＩL）＋Ｂ＊（２＊ＩL）＋Ｃ＊（１
＊ＩL） ここで、Ａは上部電流セルの個数、Ｂは単位電流セルの
個数、Ｃは下部セルの個数である。
【００２３】本実施形態において、データバス９上でビ
ット（ｂ）の個数が９であれば、Ｉcum は総数５１２個
の相異なる値を有しなければならない。累積電流Ｉcum
が線形に変わるためには、Ａ＝０〜６３、Ｂ＝０〜３、
そしてＣ＝０〜１である。累積電流Ｉcum は０から５１
１＊ＩL ＝６３＊（８＊ＩL）＋３＊（２＊ＩL）＋１＊
（１＊ＩL）であり、累積電流Ｉcumに対して５１２個の
値の範囲を有する。累積電流Ｉcum を発生させるための
重みづけられた電流方程式に基づいた上部、下部、単位
電流セルの個数は以下の通りである。 ｎ1＝上部電流セルの個数 ＝（２b／Ｉ0,mn）の整数切り捨て； ｎ2＝下部電流セルの個数 ＝（２b−ｎ1＊Ｉo,mn）／ＩUNの整数切り捨て；そして ｎ3＝単位電流セルの個数＝２b−ｎ1＊Ｉo,mn−ｎ2＊Ｉ
UN。 これにより、データビット（ｂ）が９であるとき、９ビ
ットＤ／Ａコンバータに対しては、上部電流セルの総数
は６３、単位電流セルの総数は３、下部電流セルの総数
は１である。
【００２４】重みづけられた電流の新規な特徴は容易に
ｂビットＤ／Ａコンバータに適用できることである。例
えば、８ビットＤ／Ａコンバータのようにデータビット
が８ビットであれば、累積電流Ｉcum は総計２５６（２
8 ）個の相違値を有すればよい。累積電流Ｉcum に対し
て重みづけられた電流方程式を使用すると、Ａ＝０〜３
１、Ｂ＝０〜３、そしてＣ＝０〜１である。累積電流Ｉ
cum は、０から２５５＊ＩLまで変わることができ、２
５６種類の異なる累積電流Ｉcumが得られる。したがっ
て、８ビットＤ／Ａコンバータは、合計３１個の上部電
流セル、３個の単位電流セル、そして１個の下部電流セ
ルで作ることができる。
【００２５】さらに、８：２：１に重みづけられた電流
の割合が上部電流セル、下部電流セル、単位電流セルに
対して好ましい。しかし、重みづけられた電流セルの割
合は、好ましい結果を得るために、別の適切な電流の割
合に容易に変更することができさ、上部、下部、及び単
位電流セルの個数も重みづけられた電流の割合に基づい
て容易に変更して重みづけられた電流方程式を変更する
ことができる。
【００２６】本発明のＤ／Ａコンバータは、又、上部電
流セルＣm、n の新たなグループの起動を行うことができ
る。９ビットデータバス上のデジタル値に基づいてＣ
1、1 （第１アレイ１０の中央に位置する）からＣ1、8 ま
での上部電流セル、Ｃ2、1 からＣ2、8 までの上部電流セ
ル、Ｃ3、1からＣ3、8までの電流セル、以下同様の組み合
わせが同時に起動されるようにしてもよい。言い換えれ
ば、上部電流セルは、行両方向起動と列両方向起動とが
同時にアレイの中央から起動されるようにグループ分け
する。例えば、９ビットデータバス上のデジタル値「０
１００１００１１」は１０進数「１４７」と同一であ
る。重みづけられた電流方程式に基づいて、累積電流は
Ｉcum＝１８＊（８＊ＩL）＋１＊（２＊ＩL）＋１＊
（１＊ＩL）＝１４７ＩL である。したがって、１８個
の上部電流セル、１個の単位電流セル、そして１個の下
部電流セルがデジタル値に対応するように起動される。
ラインＸk、m、Ｙn上の信号に基づいた上部電流セルＣ
1、1〜Ｃ1、8、Ｃ2、1〜Ｃ2、8、Ｃ3、1、Ｃ3、2などが起動さ
れ、各上部電流セルは対応する出力ラインＯn 上の上部
電流Ｉo,mn＝８＊ＩL を出力する。下部電流セルＣL1及
び単位電流セルＣu1が起動され、出力ラインＯL、ＯU1
上の下部電流ＩL及び単位電流ＩU1＝２＊ＩLをそれぞれ
出力する。
【００２７】図３は、本実施形態のＤ／Ａコンバータの
第１アレイ１０中の上部電流セルＣm、nの概略回路図で
ある。上部電流セルは、第１定電流ＩC1を供給する電流
ソース１２と、上部電流Ｉo、 mn又は／Ｉo,mnをそれぞれ
出力ラインＯn 又はＯ/n上に加えるスイッチング回路１
４とを含む。ここで、Ｉo,mnと／Ｉo,mnは互いに１８０
度の位相差を有する。電流ソース１２は並列連結された
複数の第１トランジスタＰ１〜Ｐ４を含み、スイッチン
グ回路１４は複数の第２トランジスタＰ５〜Ｐ８を含
む。好ましくは、複数の第１及び第２トランジスタＰ１
〜Ｐ４、Ｐ５〜Ｐ８はＰＭＯＳトランジスタである。し
かし、前記トランジスタの導電型は任意である。
【００２８】ラインＸ1、m、Ｘ2、m、Ｙn 上の信号と比較
電圧Ｖcompとの比較に基づいた定電流Ｉc1がトランジス
タＰ５又はＰ８を通ることにより、上部電流Ｉo,mn＝Ｉ
C1又は／Ｉo,mn＝ＩC1となる。上記したように、上部電
流セルＣm、n から発生し、対応する出力ラインＯnに出
力された各上部電流Ｉo,mnが合算されて累積電流Ｉcum
を発生させる。出力ラインＯ/nは好ましくは接地され
る。
【００２９】図３に示すように、電流ソース１２のトラ
ンジスタＰ１〜Ｐ４はソース電位Ｖｄｄの基板バイアス
に連結される。トランジスタＰ１〜Ｐ４のソースもやは
りソース電位と連結される。トランジスタＰ１〜Ｐ４の
ドレインはノードＮ１に連結される。トランジスタＰ１
〜Ｐ４のゲートはバイアス回路９０からバイアス電圧Ｖ
ｂｉａｓを受信するように接続されている。スイッチン
グ回路１４のトランジスタＰ５〜Ｐ８はソース電位Ｖｄ
ｄの基板バイアスと連結される。そのトランジスタＰ
５、Ｐ６、Ｐ８のソースはノードＮ１と連結される。ト
ランジスタＰ６、Ｐ７は直列連結され、トランジスタＰ
５と並列連結され、ドレインは出力Ｏ／ｎと結合され
る。トランジスタＰ５、Ｐ６、Ｐ７のゲートは、それぞ
れ各入力ラインＸ2、m、Ｘ1、m、Ｙn から信号を受信する
ように結合される。トランジスタＰ８のドレインは出力
ラインＯn と結合され、ゲートは比較電圧Ｖcompを受信
するように結合されている。
【００３０】ラッチ回路２０、４０から入力ラインＸ
1、m、Ｘ2、m、Ｙn へ出力された信号に基づく電流セルＣ
m,nの作動を下記の表１に示す。 表１ Ｙn Ｘ1、m Ｘ2,m Ｃm,n ０ ０ ０ OFF ０ ０ １ OFF ０ １ ０ OFF ０ １ １ ON １ ０ ０ OFF １ ０ １ ON １ １ ０ OFF １ １ １ ON 電流セルＣm,n が表１でＯＮであれば、定電流Ｉc1が上
部電流Ｉo,mnとしてトランジスタＰ８を介して出力ライ
ンＯnへ流れる。電流セルＣm、nがＯＦＦであれば、定電
流Ｉc1は上部電流／Ｉo,mnとしてトランジスタＰ５又は
トランジスタＰ６、Ｐ７を介して出力ラインＯ/nに流れ
る。
【００３１】図４は第２アレイ６０にある単位電流セル
ＣUN又は下部電流セルＣL1の概略回路図である。各々の
単位電流セルＣUN（又は下部電流セルＣL）は、ノード
Ｎ2から第２定電流ＩC2（又は第３定電流ＩC3）を供給
する電流ソース６２と、単位電流ＩUN、／ＩUN（下部電
流ＩL又は／ＩL）を出力ラインＯUN、Ｏ/UNにそれぞれ
与えるスイッチング回路６４とを含む。電流ソース６２
はトランジスタＰ９を含み、スイッチング回路６４は複
数の第３トランジスタＰ１０〜Ｐ１３を含む。好ましく
は、トランジスタＰ９〜Ｐ１３がＰＭＯＳトランジスタ
である。しかし、この導電型は任意である。
【００３２】入力ラインｂN（Ｄo″）上の信号と比較電
圧Ｖcompとの比較に基づいた定電流ＩC2（ＩC3）がトラ
ンジスタＰ１０又はＰ１３を通ることにより単位電流Ｉ
UN＝ＩC2又は／ＩUN＝ＩC2（ＩL＝ＩC3又は／ＩL＝
ＩC3）となる。上記したように、起動された単位電流セ
ルＣUNから発生する各単位電流ＩUNと下部電流ＩL は、
累積電流Ｉcum を発生させるように、上部電流Ｉo,mnと
合わせられて対応する出力ラインＯ/UN、Ｏ/L供給され
る。出力ラインＯ/UN又はＯ/Lが好ましくはグラウンド
と連結される。トランジスタＰ９〜Ｐ１３はＶｄｄの基
板バイアスに連結される。電流ソース６２のトランジス
タＰ９は、ソース電位を受信するためにＶｄｄに連結さ
れたソースと、第２ノードＮ２に連結されたドレイン
と、そしてバイアス回路９０からバイアス電圧Ｖｂｉａ
ｓを受信するゲートとを含む。スイッチング回路６４に
おいて、トランジスタＰ１１、Ｐ１２は、トランジスタ
Ｐ１２のソースがトランジスタＰ１１のドレインと接続
された直列連結が構成されており、ゲートは前記ソース
電位Ｖｄｄを受信するように連結される。直列連結され
たトランジスタＰ１１、Ｐ１２はトランジスタＰ１０と
並列連結され、トランジスタＰ１０、Ｐ１２のドレイン
は出力ラインＯ/UN （Ｏ/L）に連結される。トランジス
タＰ１３により、ソースはノードＮ2 に連結され、ゲー
トは比較電圧Ｖcompを受信するように連結される。トラ
ンジスタＰ１３のドレイン電極は出力ラインＯ
UN（ＯL ）に連結される。
【００３３】単位電流セルＣu1〜Ｃu3及び下部電流セル
ＣLの作動は、入力データＤ2〜Ｄ0に基づいて表IIに示
す。 単位電流セルＣUN又は下部電流セルＣL が表２でＯＮで
あれば、基準電流ＩC2又はＩC3は単位電流ＩUN又は下部
電流ＩL としてトランジスタ（Ｐ１３）を介して出力ラ
インＯUN又はＯL に流れる。単位電流セルＣUN又は下部
電流セルＣL がＯＦＦであれば、定電流Ｉc2又はＩc3は
単位電流／ＩUN又は下部電流／ＩL としてトランジスタ
Ｐ１０を介して出力ラインＯ/UN又はＯ/Lに流れる。
【００３４】上部電流セルＣm,n及び単位電流セルＣUN
又は下部電流セルＣLのレイアウトが図５、図６にそれ
ぞれ示されている。図５に示すように、トランジスタＰ
１〜Ｐ４のソース電極はソース電位Ｖｄｄと結合した金
属層に連結される。全てのトランジスタＰ１〜Ｐ４がチ
ャネル幅「Ｗ」と同一のサイズを有しているため、第１
及び第２アレイ１０、２０にあるセル間の整合を向上さ
せる。したがって、トランジスタＰ１〜Ｐ４の累積チャ
ネル幅は４Ｗである。ポリシリコン層は、トランジスタ
Ｐ１〜Ｐ４のゲートの役割を果たし、バイアス電圧Ｖ
biasと結合される。前記トランジスタＰ１〜Ｐ４のドレ
イン電極はノードＮ１の役割を果たす金属層と接触され
る。
【００３５】トランジスタＰ６、Ｐ７は直列連結され、
これらのゲートポリシリコンはそれぞれラインＸ1、m、
Ｙn上の信号を受信する。これに対して、トランジスタ
Ｐ５のゲートポリシリコンはトランジスタＰ５のために
ラインＸ2、m 上の信号を受信する。トランジスタＰ８
は、上部電流／Ｉo,mnを出力するために金属層に連結さ
れるドレインと、ノードＮ１の役割を果たす金属層に連
結されるソースとを有する。ノードＮ１の２つの金属層
に連結されたポリシリコン層は、寄生低域フィルタの役
割を果し、入力信号からデジタルノイズをフィルタリン
グする作用をする。比較電圧Ｖcompは、上部電流Ｉo、mn
を出力するためにノードＮ１の役割を果たす金属層に連
結されるソース電極と金属層に連結されるドレイン電極
とを有するトランジスタＰ８のゲートポリシリコンに印
加される。各トランジスタＰ５〜Ｐ８のチャネル幅はト
ランジスタＰ１〜Ｐ４のチャネル幅「Ｗ」の和と同一で
ある。すなわち、各トランジスタＰ５〜Ｐ８のチャネル
幅は４Ｗである。
【００３６】図６に示すように、トランジスタＰ９のソ
ース電極は、ソース電位Ｖｄｄと結合された金属層に連
結される。単位電流セルＣUNのために、トランジスタＰ
９は「Ｗ」のチャネル幅を有する。ポリシリコン層はト
ランジスタＰ９のゲート電極の役割を果たし、バイアス
電圧Ｖbiasと結合される。トランジスタＰ９のドレイン
電極はノードＮ２の役割をする金属層に接触する。トラ
ンジスタＰ１１、Ｐ１２は直列連結され、ゲートポリシ
リコンはソース電位Ｖｄｄを受信するように結合され
る。トランジスタＰ１０のゲートポリシリコンはライン
ｂN （Ｎ＝１〜３）上の信号を受信し、トランジスタＰ
１０は、単位電流／ＩUNを出力するために金属層に連結
されるドレイン電極と、ノードＮ２の役割を果たす金属
層に連結されるソースとを有する。又、ノードＮ２の役
割を果たす２つの金属層に連結されているポリシリコン
層は、入力信号からデジタルノイズをフィルタリングす
る寄生低域フィルタの役割を果たす。比較電圧Ｖ
compは、ノードＮ２の機能をする金属層に連結されるソ
ース電極と、単位電流セルＣＵＮの電流ＩＵＮを出力す
るために金属層に連結されたドレイン電極とを有するト
ランジスタＰ１３のゲートポリシリコンに印加される。
各トランジスタＰ１０〜Ｐ１３のチャネル幅はトランジ
スタＰ９のチャネル幅Ｗと同一である。
【００３７】上記したように、下部電流セルＣL の回路
概略図は単位電流セルＣUNと同様である。したがって、
下部電流セルＣL のレイアウト図は図６に示したものと
同じである。しかし、下部電流セルのチャネル幅は１／
２Ｗである。このため、下部電流セルが下部電流ＩL を
発生させると、単位電流セルＣUNは単位電流セルトラン
ジスタの幅が下部電流セルトランジスタの２倍の幅であ
ることから、２＊ＩLの単位電流を発生させる。さら
に、トランジスタの幅が下部電流セルトランジスタの幅
の８倍であるから、各上部電流セルＣm、nは８＊ＩLの上
部電流を発生させる。このような大きさに基づいて、こ
の分野の通常の知識を有する者が上部、単位、及び下部
電流セルに使用されるトランジスタの幅の割合を変更す
ることによって電流の重み割合を変更してもよい。一般
に、上部セルの電流ソースにあるトランジスタの個数は
Ｉo,mn／ＩUNと同一である。これにより、スイッチング
トランジスタの幅は（Ｉo,mn／ＩUN）＊Ｗである。さら
に、下部電流セルにあるトランジスタの幅は（ＩL ／Ｉ
UN）＊Ｗと同一である。電流の重み割合に基づいて代替
案の結果を達成するためのトランジスタのチャネル幅を
得られる。
【００３８】図３及び図４に示す実施形態は、全てのト
ランジスタに印加される基板バイアスを有する。又、ト
ランジスタＰ１１、Ｐ１２のゲート電極はソース電位に
連結される。明らかなように、上部、単位、及び下部電
流セルは基板バイアシングに先行するように変更される
ことがある。さらに、ゲート電極は、ソース電位Ｖｄｄ
と結合する必要が無く、例えばｂNの残りのラインに連
結されてもよい。
【００３９】バイアス回路９０は、バイアス電圧
Ｖbias、比較電圧Ｖcompを各々の上部電流セルＣm、n、
単位電流セルＣUN、及び下部電流セルＣLに供給する。
図７はバイアス回路９０の概略図である。バイアス回路
９０は、ノードＮ３からソース電位Ｖｄｄを分離するた
めの電圧分割器として動作する、直列に結合された第１
抵抗Ｒ１、トランジスタ９２、好ましくはＮＭＯＳトラ
ンジスタを含む。トランジスタ９２は、ノードＮ３に連
結されたゲート及びドレイン電極と、接地電位Ｖgnd と
連結されたソース電極とを有する。分割された電圧は、
比較電圧Ｖcompとして電流セルに印加される。演算増幅
器９４の反転端子（−）は比較電圧Ｖcompを受信するよ
うに連結され、非反転端子（＋）はノードＮ４に連結さ
れている第２抵抗Ｒ２に連結される。演算増幅器９４の
出力は、第１バイアストランジスタＭc1、複数の第１電
流ソーストランジスタ９６1〜９６p（ｐ＝１〜５１１）
のゲート電極、そして第１キャパシタＣ１の電極に連結
される。第１バイアストランジスタＭc1及び第１電流ソ
ーストランジスタ９６１〜９６ｐのソース電極と第１キ
ャパシタＣ１の他電極はソース電位Ｖｄｄに連結され
る。比較電圧Ｖcompは、又、第２バイアストランジスタ
ＭC2及び複数個の第２電流ソーストランジスタ９８1〜
９８q（ｑ＝１〜５１１）のゲートに印加される。第１
バイアストランジスタＭC1及び第１電流ソーストランジ
スタ９６1〜９６pに対応するドレイン電極は、第２バイ
アストランジスタＭC2及び第２電流ソーストランジスタ
９８1〜９８qに対応するソース電極に連結される。第２
バイアストランジスタＭC2及び第２電流ソーストランジ
スタ９８1〜９８qのドレイン電極は、接地電位Ｖgnd に
連結される第２抵抗Ｒ２、第３抵抗Ｒ３にそれぞれ連結
される。第１及び第２バイアストランジスタ、複数の第
１及び第２電流ソーストランジスタは好ましくはＰＭＯ
Ｓトランジスタである。
【００４０】比較電圧Ｖcompがトランジスタ９２のしき
い電圧Ｖth92により決定されるため、従来の技術に比べ
て安定的である。比較電圧Ｖcompにおける変動がＤ／Ａ
コンバータの作動を悪くするため、比較電圧Ｖcompの安
定性は非常に大切である。しきい電圧Ｖth92は、一般的
に電圧を分割するに用いられる抵抗ネットワークにより
決定される分割電圧に比べて遥かに安定的である。さら
に、しきい電圧Ｖth92はソース電位Ｖｄｄから発生され
るノイズを防止する。レジスタネットワークの割合によ
り比較電圧Ｖcompを決定する代わりに、比較電圧Ｖcomp
をトランジスタ９２のしきい電圧Ｖth92と同じ（Ｖcomp
＝Ｖth92）としてもよい。演算増幅器９４のフィードバ
ック特性に因り、基準電圧Ｖref は電圧Ｖcompと同一で
あり、基準電流Ｉref＝Ｖref／Ｒ２＝Ｖcomp／Ｒ２であ
る。基準電流Ｉre f が第１バイアストランジスタＭC1を
介して流れる際、演算増幅器９４は第１電流ソーストラ
ンジスタ９６1〜９６pのゲートに印加されるバイアス電
圧Ｖbiasを発生させる。Ｄ／Ａコンバータの特性がバイ
アス電圧Ｖbiasの変動に起因して悪くなるため、キャパ
シタＣ１はバイアス電圧Ｖbiasとソース電位Ｖｄｄとの
間の電圧を保持する。
【００４１】図２に示すように、ラッチ回路２０、４
０、７０は第１、２、３デコーダ３０、５０、７０から
デコード信号を受ける。第１及び第２デコーダ３０、５
０は、好ましくはそれぞれ入力データＤ８〜Ｄ６、Ｄ５
〜Ｄ３に応答する８ビットデコード信号を発生させる３
対８デコーダである。しかし、ビットのうち一つは使用
しない方が好ましい。例えば、第１デコーダ３０のため
の最下位ビット（ＬＳＢ）と第２デコーダ５０のための
最上位ビット（ＭＳＢ）を使用せず、７ビットデコード
信号がラインＡ８〜Ａ２、及びＢ７〜Ｂ１上に与える。
第３デコーダ７０は、入力データＤ２〜Ｄ１に応答して
４ビットデコード信号を発生させる二対４デコーダであ
る。第１及び第２デコーダ３０、５０と同様に前記ビッ
トのうち一つは使用されない。例えば、最上位ビットが
使用されずに、３ビット信号がラインａ３〜ａ１上に与
えられる。上記のデコーダを容易に変形することができ
る。デコーダへの入力がｄビットであれば、ｄ対２d デ
コーダが第１及び第２デコーダとして使用できる。デザ
インのために同じデコーダが使用されてもよく、使用さ
れない出力ビットは無視してもよい。選択回路の多様な
変形の代案実施形態は本発明の教示から明らかになる。
【００４２】第１及び第２デコーダ３０、５０からの７
ビットデコード信号が第１及び第２ラッチ回路２０、４
０によりそれぞれラッチされるとき、第３デコーダ８０
からの３ビットデコード信号は第３ラッチ回路７０によ
りラッチされる。７ビットデコード信号をラッチできる
ように第１及び第２ラッチ回路２０、４０はそれぞれ７
個のラッチを含むが、第３ラッチ７０は３ビットデコー
ド信号をラッチするように３個のラッチを含む。第１及
び第２ラッチＬ１、Ｌ２は入力データＤ０をラッチす
る。
【００４３】図８は、第１、第２、及び第３ラッチ回路
２０、４０、７０、ラッチＬ１、Ｌ２で使用されるラッ
チ１００を示す図である。ラッチ１００は、デコード信
号Ｄｉｎを受信し、ラッチ出力信号Ｄｏｕｔを出力する
ために第１の３状態インバータ１１０を含む。それは第
２の３状態インバータ１２０に連結されている。第１の
３状態インバータ１１０はクロック発生器により発生さ
れたクロック信号ＣＫ１、／ＣＫ１を受信し、第２の３
状態インバータ１２０はクロック発生器に発生されたク
ロック信号ＣＫ２、／ＣＫ２を受信する。キャパシタＣ
ｐ１は第１及び第２の３状態インバータ１１０、１２０
の連結点と接地との間にある。
【００４４】図９は、直列連結された二対のトランジス
タを含む３状態インバータ１２０の回路詳細図である。
トランジスタの第１の対は第１トランジスタ１２１、１
２２を含み、第２の対は第２トランジスタ１２３、１２
４を含む。トランジスタ１２１、１２４のゲートはノー
ドＡから信号を受信するように結合する。トランジスタ
１２２のゲートはクロック信号／ＣＫ２を受信するよう
に結合し、トランジスタ１２３のゲートはクロック信号
ＣＫ２を受信するように結合する。トランジスタ１２１
のソースはソース電位Ｖｄｄと連結され、トランジスタ
１２４のソースは接地電位Ｖgnd と連結される。ラッチ
された信号Ｄｏｕｔは第１の対トランジスタ１２１-１
２２と第２の対のトランジスタ１２３-１２４との間の
連結点に与えられる。トランジスタの第１の対はＰＭＯ
Ｓトランジスタを含み、第２の対はＮＭＯＳトランジス
タを含むのが好ましい。
【００４５】図１０はラッチ１００のレイアウト図であ
る。図示しているように、第１及び２の３状態インバー
タ１１０、１２０に連結されるポリシリコン配線層は、
適当なキャパシタンスを形成する程度に大きく作る。す
なわち、第１の３状態インバータの出力が所定の時間の
間キャパシタンスＣｐ１に蓄積される程度に十分に大き
く作る。ポリシリコン配線層の箇所は、所定の時間の
間、デコード信号Ｄｉｎを適切に格納することができる
ように選択される。したがって、キャパシタンスＣｐ１
のキャパシタンス値は、格納された信号を悪化させる漏
洩電流を防止しようとする必要性とＤ／Ａコンバータの
速度を最適化しようする必要性との調和に基づいて選択
される。好ましくは、キャパシタンスの値は約３ｆＦ−
１００ｆＦである。クロックサイクルは、動作中の故障
を防止する、クロック信号ＣＫ１、ＣＫ２のオーバーラ
ップを防ぐように選択される。
【００４６】図１１はラッチ１００の動作タイミング図
である。ｔ１の周期の間クロック信号ＣＫ１が高い場合
には、第１インバータ１１０はＯＮとなり、反転された
デコード信号は寄生キャパシタンスＣｐ１に蓄積され
る。クロック信号ＣＫ２が低いので、第２インバータ１
２はＯＦＦであり、反転されたデコード信号Ｄｉｎから
隔離される。クロック信号ＣＫ１、ＣＫ２のオーバーラ
ップを防止するため、ハイからローへのクロック信号Ｃ
Ｋ１の変化とローからハイへのクロック信号ＣＫ２の変
化との間のタイミング差△ｔ１が生じる。キャパシタＣ
ｐ１によってその反転されたデコード信号はタイミング
差△ｔ１の間蓄積される。
【００４７】クロック信号ＣＫ２が高状態に変わると
き、第２インバータ１２０はＯＮとなり、第１インバー
タはＯＦＦとなる。キャパシタンスＣｐ１に蓄積された
反転されたデコード信号Ｄｉｎは第２インバータ１２０
により出力信号Ｄｏｕｔに反転されて出力される。クロ
ック信号ＣＫ１、ＣＫ２がハイからローに変わるとき、
第１及び２の３状態インバータ或いはバッファの出力が
クロック信号ＣＫ１、ＣＫ２によりローからハイに変わ
るまで以前の出力状態を維持する。このような作動はク
ロック信号ＣＫ１、ＣＫ２のクロックサイクルの間繰り
返される。図示しているように、タイミング差△ｔ２は
ハイからローへのクロック信号ＣＫ２の変化とローから
ハイへのクロック信号ＣＫ１の変化との間の差を示す。
タイミング差△ｔ１、△ｔ２は同一でもよく、そうでな
くてもよい。
【００４８】例えば、デジタル値「０１００１００１
１」がデータバス上の９ビットデジタルデータＤ８〜Ｄ
０として印加される。その場合上記したように、１８個
の上部電流セルＣ1、1〜Ｃ1、8、Ｃ2、1〜Ｃ2、8、Ｃ3、1、
Ｃ3、2、１個の単位電流セルＣu1、そして１個の下部電
流セルＣL が、デジタル値に対応するために起動される
必要がある。「０１０」の３ビットデジタルデータＤ８
〜Ｄ６が第１デコーダ３０に印加され、「０００００１
１」のデコード信号はラインＡ８〜Ａ２上に発生し、第
１ラッチ回路２０の対応するラッチに入力される。ラッ
チは、各々のデコード信号を正確に同期化し、その信号
を入力ラインＸ1、m及びＸ2、m-1（１＜ｍ＜８）に供給す
る。この間、第２デコーダ５０は、「０１０」の３ビッ
トデジタルデータＤ５〜Ｄ３をデコーディングしてデコ
ード信号「０００００１１」をラインＢ７〜Ｂ１に供給
する。デコード信号は、第２ラッチ回路４０にある対応
するラッチに入力され、入力ラインＹ７〜Ｙ１に供給さ
れる。入力ラインＸk、m、Ｙn上の信号に基づいて上部電
流セルＣ1、1〜Ｃ1、8、Ｃ2、1〜Ｃ2、8、Ｃ3、1、及びＣ3、2
が起動されて加算された上部電流を供給する。
【００４９】第３デコーダは「０１」の２ビットデジタ
ルデコーダＤ２〜Ｄ１をデコーディングして、第３ラッ
チ７０にラッチされるラインａ３〜ａ１上に「００１」
の出力信号を与える。ラッチした後、「００１」のラッ
チ信号はラインｂ３〜ｂ１上に供給される。ラッチされ
た信号は単位電流セルＣu1を起動するが、ほかの電流セ
ルは続いてＯＦＦ状態にある。「１」の最下位ビットＤ
０はラインＤ０を介して第１及び第２ラッチＬ１、Ｌ２
に与えられて下部電流セルＣL を起動する。これによ
り、単位電流セルＣu1、下部電流電流セルＣL は単位電
流ＩU1、下部電流ＩLを出力ラインＯU1、ＯLに出力す
る。上部電流Ｉo,mn、単位電流ＩU1、そして下部電流Ｉ
L は合算されて、データバス上のデジタル値に該当する
累積電流Ｉcum を提供する。例えば、ソース電位Ｖｄｄ
が５．０Ｖであれば、充分なバイアス電圧がトランジス
タＰ１〜Ｐ４を飽和するために印加される。バイアス回
路９０が３．０Ｖのバイアス電圧Ｖbiasと２．０Ｖの比
較電圧Ｖcompを発生させると、上部、単位、及び下部電
流はそれぞれ約４０８μＡ、１０２μＡ、そして５１μ
Ａである。上記の実施形態において、Ｉcum ＝（１８＊
４０８μＡ）＋（１＊１０２μＡ）＋（１＊５１μＡ）
＝７４９７μＡである。
【００５０】図１２は、第１アレイ１０の各々の上部電
流セルＣm、nのレイアウト図である。本実施形態におい
て、図５に示す上部電流セルのレイアウト図を用いるこ
とができる。その場合、ｘ、ｙ方向にある互いに隣接す
る上部電流セルは同じ方向に向けられる。
【００５１】図１３は、第１アレイ１０にある上部電流
セルＣm、n の他のレイアウト図であり、図１４は本発明
の他の実施形態による４つの隣接の上部電流セルのレイ
アウト図である。図示しているように、ｘ、ｙ方向で互
いに隣接する上部電流セルは逆方向を向いている。この
ような逆向き配置は微分及び積分非線形を向上させ、デ
ジタル雑音により生じるクロストークを低下させる。全
ての上部電流セルが逆向きでなくてもよい。例えば、第
１アレイ１０の一グループの上部電流セルだけが逆向き
でもよい。
【００５２】上記の実施形態は、単なる例であるだけ、
本発明を制限するよう構成されてない。本発明は容易に
他の種類の装置に適用され得る。本発明の説明は図示さ
れ、請求項の範囲は制限しない。この分野の通常の知識
を有する者は、多様の他の実施形態、変形を明らかに判
ることができる。
【００５３】
【発明の効果】以上のように、本発明は、入力されたデ
ジタル信号を複数のブロックに分割し、それぞれをデコ
ードしてその値に対応する電流を出力させる電流セルか
らなるアレイを備え、それらの出力電流を合算させてい
るので、従来のように、回路に使用するデバイスの数が
多くなく、少ないデバイスで構成させることができる。
したがって、回路構成が簡単になり、小型化を図ること
ができると同時に、安価に製造することができる。
【図面の簡単な説明】
【図１】 従来のＤ／Ａコンバータを示す図。
【図２】 本発明実施形態のＤ／Ａコンバータを示す
図。
【図３】 図２の第１アレイの上部電流セルの回路図。
【図４】 図２の第２アレイの単位電流セル或いは下部
電流セルの回路図。
【図５】 上部電流セルのレイアウト図。
【図６】 単位電流セル或いは下部電流セルのレイアウ
ト図。
【図７】 本発明実施形態のバイパス回路の概略図。
【図８】 ラッチ回路で使用されるラッチ及び図２のラ
ッチを示す図。
【図９】 そのラッチで使用される３状態インバータの
詳細回路図。
【図１０】 そのラッチのレイアウト図。
【図１１】 そのラッチの作動タイミング図。
【図１２】 本発明の一実施形態の第１アレイの各上部
電流セルのレイアウト図。
【図１３】 本発明の他の実施形態の第１アレイの各上
部電流セルのレイアウト図。
【図１４】 図１３における四つの隣接の上部電流セル
のレイアウト図。
【符号の説明】
２０、４０、７０ ラッチ回路、３０、５０、８０ デ
コーダ回路、Ｌ１、Ｌ２ ラッチ、９０ バイアス回路
フロントページの続き (56)参考文献 特開 平６−85678（ＪＰ，Ａ) 特開 平２−306723（ＪＰ，Ａ) 特開 平５−75456（ＪＰ，Ａ) 特開 平３−76429（ＪＰ，Ａ) 特開 平３−74924（ＪＰ，Ａ) 特開 平３−121616（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/74

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 所定の第１電流を発生させる複数個の第
    １電流セルと、前記第１電流とは違う大きさを有する第
    ２電流を発生させる少なくとも１つ以上の第２電流セル
    とを備え、前記第１電流セル及び第２電流セルの各々
    が、第１電位に結合されて定電流を供給する電流ソース
    及びこの電流ソースと出力ラインとの間に結合されて前
    記定電流の位相を切り換えるスイッチング回路を有する
    Ｄ／Ａコンバータのためのバイアス回路であって、 前記 第１電位と第１ノードとの間に結合された第１抵抗
    を備え、ゲート及びドレイン電極が 前記第１ノードと結合される
    とともに、ソース電極が第２電位と結合された第１トラ
    ンジスタを備え、ソース電極が前記第１電位に結合された第１バイアスト
    ランジスタ、及びこの第１バイアストランジスタのドレ
    イン電極にソース電極が結合されるとともに、ドレイン
    電極が前記 第２電位と結合された第２バイアストランジ
    スタを備え、ソース電極が前記第１電位に結合されるととも、ゲート
    電極が前記第１バイアストランジスタのゲート電極と結
    合された第１電流ソーストランジスタ、及びこの第１電
    流ソーストランジスタのドレイン電極にソース電極が結
    合され、ゲート電極が前記 第２バイアストランジスタの
    ゲート電極と結合されるとともに、ドレイン電極が前記
    第２電位と結合された第２電流ソーストランジスタを備
    え、 前記第１ノードと結合されるとともに、前記第２バイア
    ストランジスタのゲート電極と結合された第１入力、前
    記第２バイアストランジスタのドレイン電極と結合され
    た第２入力、前記第１バイアストランジスタのゲート電
    極と結合された出力を有する演算増幅器を備え、 この演算増幅器の出力はバイアス電圧として前記各電流
    セル中の電流ソースへ供給されて前記定電流の大きさを
    制御し、前記第１トランジスタのしきい電圧によって決
    定される比較電圧は前記第１ノードから前記各電流セル
    中のスイッチング回路へ供給されて前記定電流の位相を
    切り換える ことを特徴とするＤ／Ａコンバータのための
    バイアス回路。
  2. 【請求項２】 前記第１電流ソーストランジスタのゲー
    ト電極と前記第１電位との間に結合されたキャパシタを
    さらに備えることを特徴とする請求項１記載のＤ／Ａコ
    ンバータのためのバイアス回路。
JP10002870A 1997-01-31 1998-01-09 Ｄ／ａコンバータのためのバイアス回路 Expired - Fee Related JP2976200B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/791,574 1997-01-31
US08/791,574 US5838271A (en) 1997-01-31 1997-01-31 Digital to analog converter and bias circuit therefor for providing weighed currents

Publications (2)

Publication Number Publication Date
JPH10224222A JPH10224222A (ja) 1998-08-21
JP2976200B2 true JP2976200B2 (ja) 1999-11-10

Family

ID=25154143

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10002870A Expired - Fee Related JP2976200B2 (ja) 1997-01-31 1998-01-09 Ｄ／ａコンバータのためのバイアス回路

Country Status (4)

Country Link
US (1) US5838271A (ja)
JP (1) JP2976200B2 (ja)
KR (1) KR100236053B1 (ja)
GB (1) GB2323986B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100833A (en) * 1993-11-05 2000-08-08 Lg Semicon Co., Ltd. Digital to analog converter and bias circuit therefor
JP2001513697A (ja) 1997-02-24 2001-09-04 スーペリア マイクロパウダーズ リミテッド ライアビリティ カンパニー エアロゾル法及び装置、粒子製品、並びに該粒子製品から製造される電子装置
WO1999067884A1 (fr) * 1998-06-25 1999-12-29 Seiko Epson Corporation Circuit de generation de courant constant, circuit de conversion numerique-analogique et processeur d'image
JP2000068836A (ja) * 1998-08-18 2000-03-03 Oki Electric Ind Co Ltd 半導体集積回路
TWI220597B (en) * 2002-07-08 2004-08-21 Mediatek Inc DAC cell circuit
US8383014B2 (en) 2010-06-15 2013-02-26 Cabot Corporation Metal nanoparticle compositions
TW200640596A (en) 2005-01-14 2006-12-01 Cabot Corp Production of metal nanoparticles
WO2006076606A2 (en) 2005-01-14 2006-07-20 Cabot Corporation Optimized multi-layer printing of electronics and displays
WO2006076608A2 (en) 2005-01-14 2006-07-20 Cabot Corporation A system and process for manufacturing custom electronics by combining traditional electronics with printable electronics
WO2006076609A2 (en) 2005-01-14 2006-07-20 Cabot Corporation Printable electronic features on non-uniform substrate and processes for making same
US7824466B2 (en) 2005-01-14 2010-11-02 Cabot Corporation Production of metal nanoparticles
JP4596421B2 (ja) * 2005-04-28 2010-12-08 川崎マイクロエレクトロニクス株式会社 Ｄａ変換器
EP2026467B1 (en) * 2007-07-30 2011-07-13 ST-Ericsson SA Current steering digital-analog converter particularly insensitive to packaging stresses
US10126769B2 (en) * 2016-09-12 2018-11-13 Marvell World Trade Ltd. Class-D driven low-drop-output (LDO) regulator
KR101905044B1 (ko) * 2017-01-10 2018-10-05 서강대학교산학협력단 부분 소자 정합 기법 기반의 전류 구동 디지털 아날로그 컨버터
US10530377B1 (en) * 2018-10-11 2020-01-07 Nxp B.V. Area efficient current DAC

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4904922B1 (en) * 1985-03-21 1992-09-01 Apparatus for converting between digital and analog values
US5070331A (en) * 1990-03-15 1991-12-03 Analog Devices, Incorporated High resolution D/A converter operable with single supply voltage
US5017919A (en) * 1990-06-06 1991-05-21 Western Digital Corporation Digital-to-analog converter with bit weight segmented arrays
US5254994A (en) * 1991-03-06 1993-10-19 Kabushiki Kaisha Toshiba Current source cell use in current segment type D and A converter
US5164725A (en) * 1992-02-05 1992-11-17 Tritech Microelectronics International Pte Ltd. Digital to analog converter with current sources paired for canceling error sources
US5293166A (en) * 1992-03-31 1994-03-08 Vlsi Technology, Inc. Digital-to-analog converter and bias compensator therefor
US5283580A (en) * 1992-09-28 1994-02-01 Motorola, Inc. Current/resistor digital-to-analog converter having enhanced integral linearity and method of operation
US5483150A (en) * 1993-02-05 1996-01-09 Hughes Aircraft Company Transistor current switch array for digital-to-analog converter (DAC) including bias current compensation for individual transistor current gain and thermally induced base-emitter voltage drop variation
US5406285A (en) * 1993-02-26 1995-04-11 Brooktree Corporation Digital-to-analog converter
US5539405A (en) * 1993-07-29 1996-07-23 Cirrus Logic, Inc. DAC achieving monotonicity with equal sources and shift array therefor
KR960003448B1 (ko) * 1993-11-05 1996-03-13 금성일렉트론주식회사 디지탈/아날로그 변환기
US5568145A (en) * 1994-10-19 1996-10-22 Analog Devices, Inc. MOS current source layout technique to minimize deviation
US5646619A (en) * 1995-04-26 1997-07-08 Lucent Technologies Inc. Self-calibrating high speed D/A converter

Also Published As

Publication number Publication date
KR100236053B1 (ko) 1999-12-15
KR19980069888A (ko) 1998-10-26
JPH10224222A (ja) 1998-08-21
US5838271A (en) 1998-11-17
GB2323986A (en) 1998-10-07
GB9800667D0 (en) 1998-03-11
GB2323986B (en) 1999-10-27

Similar Documents

Publication Publication Date Title
JP2976200B2 (ja) Ｄ／ａコンバータのためのバイアス回路
US5870049A (en) Current mode digital to analog converter
US5801655A (en) Multi-channel D/A converter utilizing a coarse D/A converter and a fine D/A converter
KR100326878B1 (ko) 증폭회로
US5585795A (en) D/A converter including output buffer having a controllable offset voltage
KR100198206B1 (ko) 반도체 집적회로
KR100293962B1 (ko) 액정표시패널을구동하는액정구동회로
KR100186679B1 (ko) 디지탈-아날로그 변환회로
US8723712B1 (en) Digital to analog converter with current steering source for reduced glitch energy error
US5162801A (en) Low noise switched capacitor digital-to-analog converter
US5844515A (en) Digital to analog converter and bias circuit therefor
US11303294B2 (en) Digital to analog converters
US6100833A (en) Digital to analog converter and bias circuit therefor
JPS59132231A (ja) アナログ−デイジタル変換器
JPS60132422A (ja) デイジタルアナログ変換器
US20070001985A1 (en) Display device
US4982119A (en) Comparator with latch circuit
KR100209098B1 (ko) D/a 변환기
US6344815B2 (en) Digital-to-analog converter
JP2000039926A (ja) 電流出力回路
US10333542B2 (en) Digital-to-analog converters having a resistive ladder network
KR20000076576A (ko) 전압 발생 회로 및 디지털 아날로그 변환 회로
US5296857A (en) Digital to analog converter with precise linear output for both positive and negative digital input values
KR20080012069A (ko) 디지털-아날로그 변환기 및 그것을 포함하는 소스 드라이버
JP2005252663A (ja) 電流セルマトリクス型ディジタル・アナログ変換器

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees