JP2995230B2 - ビットライン感知増幅器及びその制御方法 - Google Patents
ビットライン感知増幅器及びその制御方法Info
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Landscapes
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はオフセット（ｏｆｆ
ｓｅｔ）補償機能を有するビットライン（Ｂｉｔ−ｌｉ
ｎｅ）感知増幅器及びその制御方法に関する。
ｓｅｔ）補償機能を有するビットライン（Ｂｉｔ−ｌｉ
ｎｅ）感知増幅器及びその制御方法に関する。
【０００２】
【従来の技術】一般的にＭＯＳ（Ｍｅｔａｌ ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子を利用したメモ
リは、ＭＯＳトランジスターのスケール−ダウン（Ｓｃ
ａｌｅｄ−ｄｏｗｎ）により集積度の飛躍的な増加とア
クセス時間の向上をもたらしている。実際、このような
技術の進歩により、２００２年頃には１ＧバイトＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）が常用化されるであろうと予測されてい
る。
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子を利用したメモ
リは、ＭＯＳトランジスターのスケール−ダウン（Ｓｃ
ａｌｅｄ−ｄｏｗｎ）により集積度の飛躍的な増加とア
クセス時間の向上をもたらしている。実際、このような
技術の進歩により、２００２年頃には１ＧバイトＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）が常用化されるであろうと予測されてい
る。
【０００３】ギガ（Ｇｉｇａ）ビット級ＤＲＡＭにおい
て、１ＧバイトＤＲＡＭセルには０．１８μｍトランジ
スター，４ＧバイトＤＲＡＭのセルには０．１３μｍト
ランジスターが用いられるであろうと予想され、ＤＲＡ
Ｍ設計において最も重要な部分であるビットライン感知
増幅器にも、ディープサブミクロン（Ｄｅｅｐ Ｓｕｂ
ｍｉｃｒｏｎ）のＭＯＳトランジスターが用いられるこ
とにより、今までのメガビット級ＤＲＡＭにおいては多
くの問題点が発生する。
て、１ＧバイトＤＲＡＭセルには０．１８μｍトランジ
スター，４ＧバイトＤＲＡＭのセルには０．１３μｍト
ランジスターが用いられるであろうと予想され、ＤＲＡ
Ｍ設計において最も重要な部分であるビットライン感知
増幅器にも、ディープサブミクロン（Ｄｅｅｐ Ｓｕｂ
ｍｉｃｒｏｎ）のＭＯＳトランジスターが用いられるこ
とにより、今までのメガビット級ＤＲＡＭにおいては多
くの問題点が発生する。
【０００４】即ち、ビットライン感知増幅器は、ビット
ライン（ＢＬ＆／ＢＬ）間の小さい電圧差を早く増幅さ
せるために対称構造のトランジスターで構成された回路
（例えば、差動増幅器、又はダイナミックＣＭＯＳラッ
チを具備した回路）を用いるが、短いチャンネル（Ｓｈ
ｏｒｔ Ｃｈａｎｎｅｌ）トランジスターである程、工
程上の変化により、隣り合うトランジスター間の閾電圧
（ＴｈｒｅｓｈｏｌｄＶｏｌｔａｇｅ；ＶＴ），伝達電
導度（Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ；Ｇｍ）等の
ミスマッチが増加するようになる。
ライン（ＢＬ＆／ＢＬ）間の小さい電圧差を早く増幅さ
せるために対称構造のトランジスターで構成された回路
（例えば、差動増幅器、又はダイナミックＣＭＯＳラッ
チを具備した回路）を用いるが、短いチャンネル（Ｓｈ
ｏｒｔ Ｃｈａｎｎｅｌ）トランジスターである程、工
程上の変化により、隣り合うトランジスター間の閾電圧
（ＴｈｒｅｓｈｏｌｄＶｏｌｔａｇｅ；ＶＴ），伝達電
導度（Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ；Ｇｍ）等の
ミスマッチが増加するようになる。
【０００５】このようなミスマッチによるオフセット
は、ビットライン感知増幅器の感知度を低下させて、感
知速度を極めて遅らせるのみならず、誤動作をひきおこ
す主要原因になる。更に、ギガビット級ＤＲＡＭには非
常に多数のビットライン感知増幅器があるため、メモリ
素子に用いられた全ての感知増幅器が誤動作しなく、常
に正しく感知動作を遂行することを保障するためには、
ワーストケース（Ｗｏｒｓｔ Ｃａｓｅ）の条件が非常
に厳しくなる。
は、ビットライン感知増幅器の感知度を低下させて、感
知速度を極めて遅らせるのみならず、誤動作をひきおこ
す主要原因になる。更に、ギガビット級ＤＲＡＭには非
常に多数のビットライン感知増幅器があるため、メモリ
素子に用いられた全ての感知増幅器が誤動作しなく、常
に正しく感知動作を遂行することを保障するためには、
ワーストケース（Ｗｏｒｓｔ Ｃａｓｅ）の条件が非常
に厳しくなる。
【０００６】例えば、１ＧビットＤＲＡＭにおいては、
２×１０６個以上のビットライン感知増幅器が用いられ
るであろうし、全ての感知増幅器が正しく動作すること
を保障するためには、ＶＴ，Ｇｍのミスマッチ分布で６
σ以上の変動条件についても感知動作が正しくならなけ
ればならない。ここでσはミスマッチ分布の標準偏差で
ある。
２×１０６個以上のビットライン感知増幅器が用いられ
るであろうし、全ての感知増幅器が正しく動作すること
を保障するためには、ＶＴ，Ｇｍのミスマッチ分布で６
σ以上の変動条件についても感知動作が正しくならなけ
ればならない。ここでσはミスマッチ分布の標準偏差で
ある。
【０００７】従って、ギガビット級のＤＲＡＭにおいて
は、トランジスターのミスマッチによる感知増幅器のオ
フセットは避けられない根本的な問題であり、これに対
する回路的な解決策が必ず必要である。
は、トランジスターのミスマッチによる感知増幅器のオ
フセットは避けられない根本的な問題であり、これに対
する回路的な解決策が必ず必要である。
【０００８】ＤＲＡＭは集積度の飛躍的な増加に比べて
動作速度は向上しなかった。従って、最近にはＤＲＡＭ
の性能を高めるために高速動作が非常に重要になった。
ＤＲＡＭの高速動作のためには、感知動作が高速になさ
れなければならず、このための多様な試みがなされてい
る。ダイナミックＣＭＯＳラッチ（Ｌａｔｃｈ）のビッ
トライン感知増幅器は、簡単な回路と高い感知度のた
め、メガビット級ＤＲＡＭで一般的に用いられてきた。
動作速度は向上しなかった。従って、最近にはＤＲＡＭ
の性能を高めるために高速動作が非常に重要になった。
ＤＲＡＭの高速動作のためには、感知動作が高速になさ
れなければならず、このための多様な試みがなされてい
る。ダイナミックＣＭＯＳラッチ（Ｌａｔｃｈ）のビッ
トライン感知増幅器は、簡単な回路と高い感知度のた
め、メガビット級ＤＲＡＭで一般的に用いられてきた。
【０００９】しかし、対称構造のトランジスター間に存
在するミスマッチにより感知度がかなり低下し、安定し
た感知動作のためには十分なタイミングマージンが必要
であるため、高速感知に多くの制約がある。
在するミスマッチにより感知度がかなり低下し、安定し
た感知動作のためには十分なタイミングマージンが必要
であるため、高速感知に多くの制約がある。
【００１０】最近開発された６４Ｍビットと２５６Ｍビ
ットＤＲＡＭにおいては、高速動作のために差動増幅器
の回路を利用した直接感知増幅器（Ｄｉｒｅｃｔ Ｓｅ
ｎｓｅ Ａｍｐｌｉｆｉｅｒ）が多く適用されている。
このような既存のビットライン直接感知増幅器の回路図
が図１に示されている。
ットＤＲＡＭにおいては、高速動作のために差動増幅器
の回路を利用した直接感知増幅器（Ｄｉｒｅｃｔ Ｓｅ
ｎｓｅ Ａｍｐｌｉｆｉｅｒ）が多く適用されている。
このような既存のビットライン直接感知増幅器の回路図
が図１に示されている。
【００１１】図面において、ＮＡ１〜ＮＡ９はＮＭＯＳ
トランジスター，ＢＬ，／ＢＬは、ビットライン、ＳＡ
Ｎ及びＳＡＰは再生増幅器の制御信号、ＧＹｉはコラム
デコーダーの出力、ＧＷｉはライト用コラムデコーダー
の出力、ＰＣはプレチャージ制御信号、ＨＶはハーフ駆
動電圧（Ｈａｒｆ−Ｖｃｃ，即ちＶｃｃ／２）を夫々示
す。
トランジスター，ＢＬ，／ＢＬは、ビットライン、ＳＡ
Ｎ及びＳＡＰは再生増幅器の制御信号、ＧＹｉはコラム
デコーダーの出力、ＧＷｉはライト用コラムデコーダー
の出力、ＰＣはプレチャージ制御信号、ＨＶはハーフ駆
動電圧（Ｈａｒｆ−Ｖｃｃ，即ちＶｃｃ／２）を夫々示
す。
【００１２】これを参照して直接感知増幅器の動作を考
察してみれば、次の通りである。まず、トランジスター
（ＮＡ７，ＮＡ８，ＮＡ９）により、ビットライン（Ｂ
Ｌ＆／ＢＬ）がＶｃｃ／２でプレチャージされた状態で
ワードライン（ＷＬ）とコラムデコーダーの出力（ＧＹ
ｉ） が活性化される。
察してみれば、次の通りである。まず、トランジスター
（ＮＡ７，ＮＡ８，ＮＡ９）により、ビットライン（Ｂ
Ｌ＆／ＢＬ）がＶｃｃ／２でプレチャージされた状態で
ワードライン（ＷＬ）とコラムデコーダーの出力（ＧＹ
ｉ） が活性化される。
【００１３】ビットラインにセルデータが伝達されるに
従って、トランジスター（ＮＡ１とＮＡ２）によりビッ
トライン間の小さい電圧差が増幅され、増幅された信号
はリードデータバスの感知増幅器に伝達されて感知され
る。ビットラインにセルデータが十分に伝達されて感知
される。ビットラインにセルデータが十分に伝達される
と制御信号（ＳＡＰとＳＡＮ）が活性化されて、再生増
幅器を動作させ、セルにデータを更にライト（ＷＲＩＴ
Ｅ）する。セルデータの再生が完全になると更にプレチ
ャージ状態になる。
従って、トランジスター（ＮＡ１とＮＡ２）によりビッ
トライン間の小さい電圧差が増幅され、増幅された信号
はリードデータバスの感知増幅器に伝達されて感知され
る。ビットラインにセルデータが十分に伝達されて感知
される。ビットラインにセルデータが十分に伝達される
と制御信号（ＳＡＰとＳＡＮ）が活性化されて、再生増
幅器を動作させ、セルにデータを更にライト（ＷＲＩＴ
Ｅ）する。セルデータの再生が完全になると更にプレチ
ャージ状態になる。
【００１４】このような直接感知増幅器の動作は、セル
からビットラインへの信号伝達時間を持たずに感知動作
が遂行されるので、高速感知が可能である。しかし、前
述した既存の直接感知増幅器は、感知を遂行するトラン
ジスター（ＮＡ１とＮＡ２）間のミスマッチにより感知
度が低下し、更に安定した動作を保障することができな
いため、ギガビット級ＤＲＡＭにおける使用には多くの
困難が伴う問題点を内包している。
からビットラインへの信号伝達時間を持たずに感知動作
が遂行されるので、高速感知が可能である。しかし、前
述した既存の直接感知増幅器は、感知を遂行するトラン
ジスター（ＮＡ１とＮＡ２）間のミスマッチにより感知
度が低下し、更に安定した動作を保障することができな
いため、ギガビット級ＤＲＡＭにおける使用には多くの
困難が伴う問題点を内包している。
【００１５】
【発明が解決しようとする課題】従って、上記問題点を
解決するために案出した本発明は、ギガビット級ＤＲＡ
Ｍでトランジスター間のミスマッチによる感知増幅器の
オフセットを補償することにより、ワーストケースの条
件下でも高速に安定して動作するビットライン感知増幅
器及びその制御方法を提供することにその目的がある。
解決するために案出した本発明は、ギガビット級ＤＲＡ
Ｍでトランジスター間のミスマッチによる感知増幅器の
オフセットを補償することにより、ワーストケースの条
件下でも高速に安定して動作するビットライン感知増幅
器及びその制御方法を提供することにその目的がある。
【００１６】一方、前述した既存の直接感知増幅器やダ
イナミックＣＭＯＳラッチの感知増幅器がオフセットに
より敏感に影響を受けるのは、対称構造トランジスター
間のレース（Ｒａｃｅ）により感知動作が遂行されるた
めであって、即ち、図１の直接感知増幅器において、ト
ランジスター（ＮＡ１とＮＡ２）によりビットライン間
の電圧差（Δｖ）は、電流差で増幅されて感知されるの
で、トランジスター（ＮＡ１とＮＡ２）の電流駆動に対
するレースが感知動作中に起る。
イナミックＣＭＯＳラッチの感知増幅器がオフセットに
より敏感に影響を受けるのは、対称構造トランジスター
間のレース（Ｒａｃｅ）により感知動作が遂行されるた
めであって、即ち、図１の直接感知増幅器において、ト
ランジスター（ＮＡ１とＮＡ２）によりビットライン間
の電圧差（Δｖ）は、電流差で増幅されて感知されるの
で、トランジスター（ＮＡ１とＮＡ２）の電流駆動に対
するレースが感知動作中に起る。
【００１７】最も一般的に用いられるダイナミックＣＭ
ＯＳラッチビットライン感知増幅器の場合にもクロス結
合（Ｃｒｏｓｓ−Ｃｏｕｐｌｅｄ）されたトランジスタ
ー間にレースが起るようになる。
ＯＳラッチビットライン感知増幅器の場合にもクロス結
合（Ｃｒｏｓｓ−Ｃｏｕｐｌｅｄ）されたトランジスタ
ー間にレースが起るようになる。
【００１８】従って、レースがない新たな概念の感知方
式が必要であるが、本発明においては、更にこのような
要求を充足させるビットライン感知増幅器を提供するこ
とにその目的がある。
式が必要であるが、本発明においては、更にこのような
要求を充足させるビットライン感知増幅器を提供するこ
とにその目的がある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１は、再生増幅手段を具備するメモリ
素子のビットライン感知増幅器において、第１ビットラ
イン（ＢＬ）のデータを反転出力する第１インバータ
ー：第２ビットライン（／ＢＬ）のデータを反転出力す
る第２インバーター：コラムデコーダーの出力信号（Ｇ
Ｙｉ）に従って上記第１及び第２インバーターの出力端
とデータバス間を夫々切換える第１及び第２スイッチン
グ手段：オフセット補償信号（ＣＭＰ）に従って上記第
１及び第２インバーターの入／出力端間を夫々切替える
第３及び第４スイッチング手段：及び、上記外部コラム
デコーダーの出力信号（ＧＹｉ）を含む内部信号に従っ
て上記オフセット補償信号（ＣＭＰ）を発生させるオフ
セット補償信号（ＣＭＰ）発生手段を具備することを特
徴とする。
に本発明の請求項１は、再生増幅手段を具備するメモリ
素子のビットライン感知増幅器において、第１ビットラ
イン（ＢＬ）のデータを反転出力する第１インバータ
ー：第２ビットライン（／ＢＬ）のデータを反転出力す
る第２インバーター：コラムデコーダーの出力信号（Ｇ
Ｙｉ）に従って上記第１及び第２インバーターの出力端
とデータバス間を夫々切換える第１及び第２スイッチン
グ手段：オフセット補償信号（ＣＭＰ）に従って上記第
１及び第２インバーターの入／出力端間を夫々切替える
第３及び第４スイッチング手段：及び、上記外部コラム
デコーダーの出力信号（ＧＹｉ）を含む内部信号に従っ
て上記オフセット補償信号（ＣＭＰ）を発生させるオフ
セット補償信号（ＣＭＰ）発生手段を具備することを特
徴とする。
【００２０】更に、請求項２は、請求項１において、プ
ルアップ駆動信号（ＰＤ）を発生させるプルアップ駆動
信号（ＰＤ）発生手段： プルダウン制御信号（ＧＺ
ｉ）を発生させるプルダウン制御信号（ＧＺｉ）発生手
段を具備し：上記第１及び第２インバーターは、夫々プ
ルアップ及びプルダウントランジスターを具備し、上記
プルアップトランジスターのソース端が上記プルアップ
駆動信号（ＰＤ）の印加受け、上記プルダウントランジ
スターのソース端が上記プルダウン制御信号（ＧＺｉ）
に従ってアース端と連結されるよう構成したことを特徴
とする。
ルアップ駆動信号（ＰＤ）を発生させるプルアップ駆動
信号（ＰＤ）発生手段： プルダウン制御信号（ＧＺ
ｉ）を発生させるプルダウン制御信号（ＧＺｉ）発生手
段を具備し：上記第１及び第２インバーターは、夫々プ
ルアップ及びプルダウントランジスターを具備し、上記
プルアップトランジスターのソース端が上記プルアップ
駆動信号（ＰＤ）の印加受け、上記プルダウントランジ
スターのソース端が上記プルダウン制御信号（ＧＺｉ）
に従ってアース端と連結されるよう構成したことを特徴
とする。
【００２１】更に、本発明の請求項３は、請求項１また
は請求項２において、上記オフセット補償信号（ＣＭ
Ｐ）発生手段は、ライト時にデータバスから上記第１ビ
ットライン（ＢＬ）、第２ビットライン（／ＢＬ）へデ
ータが伝達されることができるようオフセット補償信号
（ＣＭＰ）を活性化するように構成したことを特徴とす
る。
は請求項２において、上記オフセット補償信号（ＣＭ
Ｐ）発生手段は、ライト時にデータバスから上記第１ビ
ットライン（ＢＬ）、第２ビットライン（／ＢＬ）へデ
ータが伝達されることができるようオフセット補償信号
（ＣＭＰ）を活性化するように構成したことを特徴とす
る。
【００２２】又、本発明の請求項４は、請求項３におい
て、（ＧＺｉ）を非活性化し、上記プルアップ駆動信号
（ＰＤ）発生手段は、ライト時プルアップ駆動信号（Ｐ
Ｄ）をフローディングさせるよう構成されることを特徴
とする。
て、（ＧＺｉ）を非活性化し、上記プルアップ駆動信号
（ＰＤ）発生手段は、ライト時プルアップ駆動信号（Ｐ
Ｄ）をフローディングさせるよう構成されることを特徴
とする。
【００２３】又、本発明の請求項５は、請求項３におい
て、上記オフセット補償信号（ＣＭＰ）発生手段は、外
部ラス（ＲＡＳ）信号がローに活性化されると、一定時
間遅らせた後にオフセット補償信号（ＣＭＰ）をハイに
出力した後、一定時間遅らせた後に上記オフセット補償
信号（ＣＭＰ）を更にローに遷移させて出力するよう構
成したことを特徴とする。
て、上記オフセット補償信号（ＣＭＰ）発生手段は、外
部ラス（ＲＡＳ）信号がローに活性化されると、一定時
間遅らせた後にオフセット補償信号（ＣＭＰ）をハイに
出力した後、一定時間遅らせた後に上記オフセット補償
信号（ＣＭＰ）を更にローに遷移させて出力するよう構
成したことを特徴とする。
【００２４】又、本発明の請求項６は、請求項５におい
て、上記オフセット補償信号（ＣＭＰ）発生手段は、外
部ラス信号を一定時間遅らせる第１遅延器と、上記第１
遅延器出力の反転値を一定時間遅らせる第２遅延器と、
上記第１及び第２遅延器夫々の出力をそれぞれ入力せし
めるＡＮＤゲートとを具備することを特徴とする。
て、上記オフセット補償信号（ＣＭＰ）発生手段は、外
部ラス信号を一定時間遅らせる第１遅延器と、上記第１
遅延器出力の反転値を一定時間遅らせる第２遅延器と、
上記第１及び第２遅延器夫々の出力をそれぞれ入力せし
めるＡＮＤゲートとを具備することを特徴とする。
【００２５】又、本発明の請求項７は、請求項４におい
て、上記プルダウン制御信号（ＧＺｉ）発生手段は、上
記第１及び第２インバーターのうち、データバスに連結
された感知増幅器のインバーターのみ動作させるようプ
ルダウン制御信号（ＧＺｉ）を発生させるように構成し
たことを特徴とする。
て、上記プルダウン制御信号（ＧＺｉ）発生手段は、上
記第１及び第２インバーターのうち、データバスに連結
された感知増幅器のインバーターのみ動作させるようプ
ルダウン制御信号（ＧＺｉ）を発生させるように構成し
たことを特徴とする。
【００２６】また、本発明の請求項８は、請求項４にお
いて、上記プルアップ駆動信号（ＰＤ）発生手段は、プ
レチャージ時に、電圧ＶＫ〔＝主電源（Ｖｃｃ）−上記
第１及び第２インバーターに夫々具備されたプルアップ
トランジスターの閾電圧（ＶＴ）〕をプルアップ駆動信
号（ＰＤ）として出力し、オフセット補償と感知時に主
電源（Ｖｃｃ）をプルアップ駆動信号（ＰＤ）として出
力するように構成したことを特徴とする。
いて、上記プルアップ駆動信号（ＰＤ）発生手段は、プ
レチャージ時に、電圧ＶＫ〔＝主電源（Ｖｃｃ）−上記
第１及び第２インバーターに夫々具備されたプルアップ
トランジスターの閾電圧（ＶＴ）〕をプルアップ駆動信
号（ＰＤ）として出力し、オフセット補償と感知時に主
電源（Ｖｃｃ）をプルアップ駆動信号（ＰＤ）として出
力するように構成したことを特徴とする。
【００２７】又、本発明の請求項９は、請求項８におい
て、上記プルアップ駆動信号（ＰＤ）発生手段は、オフ
セット補償信号（ＣＭＰ）がハイに活性化されると、Ｖ
Ｋをプルアップ駆動信号（ＰＤ）として出力し、メモリ
素子の内部信号であるプレチャージ制御信号（ＰＣ）が
ハイからローへ遷移すると、主電源（Ｖｃｃ）をプルア
ップ駆動信号（ＰＤ）として出力した後、一定時間の間
主電源（Ｖｃｃ）をプルアップ駆動信号（ＰＤ）に維持
した後にはアース電位をプルアップ駆動信号（ＰＤ）と
して出力するように構成したことを特徴とする。
て、上記プルアップ駆動信号（ＰＤ）発生手段は、オフ
セット補償信号（ＣＭＰ）がハイに活性化されると、Ｖ
Ｋをプルアップ駆動信号（ＰＤ）として出力し、メモリ
素子の内部信号であるプレチャージ制御信号（ＰＣ）が
ハイからローへ遷移すると、主電源（Ｖｃｃ）をプルア
ップ駆動信号（ＰＤ）として出力した後、一定時間の間
主電源（Ｖｃｃ）をプルアップ駆動信号（ＰＤ）に維持
した後にはアース電位をプルアップ駆動信号（ＰＤ）と
して出力するように構成したことを特徴とする。
【００２８】又、本発明の請求項１０は、請求項９にお
いて、上記プルアップ駆動信号（ＰＤ）発生手段は、上
記オフセット補償信号（ＣＭＰ）とプレチャージ制御信
号（ＰＣ）を入力せしめるＮＡＮＤゲートと、上記プレ
チャージ制御信号（ＰＣ）の反転値を一定時間遅らせる
第４遅延器と、上記第４遅延器の出力と上記プレチャー
ジ制御信号（ＰＣ）を入力せしめるＯＲゲートと、上記
ＮＡＮＤゲート及びＯＲゲート夫々の出力を入力せしめ
る第２ＡＮＤゲートと、上記ＮＡＮＤゲートの出力に従
ってＶＫをプルアップ駆動信号（ＰＤ）として出力する
ように構成した第１トランジスターと、上記ＯＲゲート
の出力に従って主電源（Ｖｃｃ）をプルアップ駆動信号
（ＰＤ）として出力するよう構成した第２トランジスタ
ーと、上記第２ＡＮＤゲートの出力に従ってアース電位
をプルアップ駆動信号（ＰＤ）として出力するように構
成した第３トランジスターとを具備することを特徴とす
る。
いて、上記プルアップ駆動信号（ＰＤ）発生手段は、上
記オフセット補償信号（ＣＭＰ）とプレチャージ制御信
号（ＰＣ）を入力せしめるＮＡＮＤゲートと、上記プレ
チャージ制御信号（ＰＣ）の反転値を一定時間遅らせる
第４遅延器と、上記第４遅延器の出力と上記プレチャー
ジ制御信号（ＰＣ）を入力せしめるＯＲゲートと、上記
ＮＡＮＤゲート及びＯＲゲート夫々の出力を入力せしめ
る第２ＡＮＤゲートと、上記ＮＡＮＤゲートの出力に従
ってＶＫをプルアップ駆動信号（ＰＤ）として出力する
ように構成した第１トランジスターと、上記ＯＲゲート
の出力に従って主電源（Ｖｃｃ）をプルアップ駆動信号
（ＰＤ）として出力するよう構成した第２トランジスタ
ーと、上記第２ＡＮＤゲートの出力に従ってアース電位
をプルアップ駆動信号（ＰＤ）として出力するように構
成した第３トランジスターとを具備することを特徴とす
る。
【００２９】又、本発明の請求項１１は、請求項１０に
おいて、上記プレチャージ制御信号（ＰＣ）に従って上
記第１ビットライン（ＢＬ）及び第２ビットライン（／
ＢＬ）をプレチャージするプレチャージ手段を具備する
ことを特徴とする。
おいて、上記プレチャージ制御信号（ＰＣ）に従って上
記第１ビットライン（ＢＬ）及び第２ビットライン（／
ＢＬ）をプレチャージするプレチャージ手段を具備する
ことを特徴とする。
【００３０】又、本発明の請求項１２は、請求項１１に
おいて、上記プレチャージ手段は、上記プレチャージ制
御信号（ＰＣ）に従って上記第１ビットライン（ＢＬ）
と第２ビットライン（／ＢＬ）間を切替える第５スイッ
チング手段を具備することを特徴とする。
おいて、上記プレチャージ手段は、上記プレチャージ制
御信号（ＰＣ）に従って上記第１ビットライン（ＢＬ）
と第２ビットライン（／ＢＬ）間を切替える第５スイッ
チング手段を具備することを特徴とする。
【００３１】又、本発明の請求項１３は、請求項１２に
おいて、上記プレチャージ手段は、ハーフ駆動電圧印加
端：上記プレチャージ制御信号（ＰＣ）に従って上記第
１ビットライン（ＢＬ）とハーフ駆動電圧印加端間を切
替える第６スイッチング手段： 及び上記ブレチャージ
制御信号（ＰＣ）に従って上記第２ビットライン（／Ｂ
Ｌ）とハーフ駆動電圧印加端間を切替える第７スイッチ
ング手段を具備することを特徴とする。
おいて、上記プレチャージ手段は、ハーフ駆動電圧印加
端：上記プレチャージ制御信号（ＰＣ）に従って上記第
１ビットライン（ＢＬ）とハーフ駆動電圧印加端間を切
替える第６スイッチング手段： 及び上記ブレチャージ
制御信号（ＰＣ）に従って上記第２ビットライン（／Ｂ
Ｌ）とハーフ駆動電圧印加端間を切替える第７スイッチ
ング手段を具備することを特徴とする。
【００３２】又、本発明の請求項１４は、再生増幅手段
を具備するメモリ素子のビットライン感知増幅器におい
て、第１ビットライン（ＢＬ）から入力されるデータを
反転出力する第１インバーター： 第２ビットライン
（／ＢＬ）から出力されるデータを反転出力する第２イ
ンバーター： 外部コラムデコーダーの出力信号（ＧＹ
ｉ）に従って上記第１及び第２インバーターの出力端と
予定されたデータバス間を夫々切替える第１及び第２ス
イッチング手段： 及び、外部オフセット補償信号（Ｃ
ＭＰ）に従って上記第１及び第２インバーターの入／出
力端間を夫々切替える第３及び第４スイッチング手段を
具備することを特徴とする。
を具備するメモリ素子のビットライン感知増幅器におい
て、第１ビットライン（ＢＬ）から入力されるデータを
反転出力する第１インバーター： 第２ビットライン
（／ＢＬ）から出力されるデータを反転出力する第２イ
ンバーター： 外部コラムデコーダーの出力信号（ＧＹ
ｉ）に従って上記第１及び第２インバーターの出力端と
予定されたデータバス間を夫々切替える第１及び第２ス
イッチング手段： 及び、外部オフセット補償信号（Ｃ
ＭＰ）に従って上記第１及び第２インバーターの入／出
力端間を夫々切替える第３及び第４スイッチング手段を
具備することを特徴とする。
【００３３】又、本発明の請求項１５は、第１ビットラ
イン（ＢＬ）及び第２ビットライン（／ＢＬ）から入力
されるデータを反転出力する第１及び第２インバータ：
及び、オフセット補償信号（ＣＭＰ）に従って上記第１
及び第２インバーターの入／出力端間を切り替える第１
及び第２スイッチング手段を具備するビットライン感知
増幅器の制御方法において、上記ビットラインをプレチ
ャージする段階：上記第１及び第２インバーター夫々の
入力端と出力端を連結するよう上記第１及び第２スイッ
チング手段を切替えてオフセットを補償する段階： 及
びワードラインの活性化によりセルと連結されたビット
ラインの電圧のみ変わるようにして、上記第１及び第２
インバーターのうち、一つは増幅動作をし、他の一つは
オフセット補償後の入出力電圧をそのまま維持するよう
にする段階を含む、ことを特徴とする。
イン（ＢＬ）及び第２ビットライン（／ＢＬ）から入力
されるデータを反転出力する第１及び第２インバータ：
及び、オフセット補償信号（ＣＭＰ）に従って上記第１
及び第２インバーターの入／出力端間を切り替える第１
及び第２スイッチング手段を具備するビットライン感知
増幅器の制御方法において、上記ビットラインをプレチ
ャージする段階：上記第１及び第２インバーター夫々の
入力端と出力端を連結するよう上記第１及び第２スイッ
チング手段を切替えてオフセットを補償する段階： 及
びワードラインの活性化によりセルと連結されたビット
ラインの電圧のみ変わるようにして、上記第１及び第２
インバーターのうち、一つは増幅動作をし、他の一つは
オフセット補償後の入出力電圧をそのまま維持するよう
にする段階を含む、ことを特徴とする。
【００３４】又、本発明の請求項１６は、請求項１５に
おいて、上記第１及び第２インバーターのプルアップ駆
動電圧は、プレチャージ時に主電源（Ｖｃｃ）−上記第
１及び第２インバーターに具備されるプルアップトラン
ジスターの閾電圧（ＶＴ）になるよう制御されることを
特徴とする。
おいて、上記第１及び第２インバーターのプルアップ駆
動電圧は、プレチャージ時に主電源（Ｖｃｃ）−上記第
１及び第２インバーターに具備されるプルアップトラン
ジスターの閾電圧（ＶＴ）になるよう制御されることを
特徴とする。
【００３５】又、本発明の請求項１７は、請求項１６に
おいて、上記第１及び第２インバーターのプルアップ駆
動電圧は、オフセット補償と感知動作時に主電源になる
よう制御されることを特徴とする。
おいて、上記第１及び第２インバーターのプルアップ駆
動電圧は、オフセット補償と感知動作時に主電源になる
よう制御されることを特徴とする。
【００３６】又、本発明の請求項１８は、請求項１５に
おいて、上記第１及び第２インバーターは、ライト動作
時にインアクティブに制御されることを特徴とする。
おいて、上記第１及び第２インバーターは、ライト動作
時にインアクティブに制御されることを特徴とする。
【００３７】又、本発明の請求項１９は、請求項１６に
おいて、上記オフセット補償信号（ＣＭＰ）は、上記デ
ータバスから上記ビットラインにデータが伝達されるよ
う発生されることを特徴とする。
おいて、上記オフセット補償信号（ＣＭＰ）は、上記デ
ータバスから上記ビットラインにデータが伝達されるよ
う発生されることを特徴とする。
【００３８】
【発明の実施の形態】以下、添付した図２乃至図１２を
参照して本発明の実施の形態を詳細に説明する。図２は
本発明に適用される基本原理を説明するための概念回路
図であり、図３は図２の入出力伝送カーブ（Ｔｒａｎｓ
ｆｅｒｃｕｒｖｅ）である。図において、２１はインバ
ーター、２２はスイッチを夫々示す。
参照して本発明の実施の形態を詳細に説明する。図２は
本発明に適用される基本原理を説明するための概念回路
図であり、図３は図２の入出力伝送カーブ（Ｔｒａｎｓ
ｆｅｒｃｕｒｖｅ）である。図において、２１はインバ
ーター、２２はスイッチを夫々示す。
【００３９】インバーター２１は、図３に示されたよう
な入出力伝送カーブを示すが、入力端と出力端がスイッ
チ２２により連結されると、トランジスターの変動によ
るオフセットに拘らず、インバーター２１の増幅度が最
も大きい状態に入力と出力が定められる。この状態では
インバーター２１のＰＭＯＳとＮＭＯＳトランジスター
にながれる電流が同じである。
な入出力伝送カーブを示すが、入力端と出力端がスイッ
チ２２により連結されると、トランジスターの変動によ
るオフセットに拘らず、インバーター２１の増幅度が最
も大きい状態に入力と出力が定められる。この状態では
インバーター２１のＰＭＯＳとＮＭＯＳトランジスター
にながれる電流が同じである。
【００４０】スイッチ２２がオフされた後、入力がΔｖ
程変わると、インバーター２１の出力はΔｉ＝（ＧｍＮ
＋ＧｍＰ）Δｖに増幅される。ここで、ＧｍＮ，ＧｍＰ
は、夫々ＮＭＯＳとＰＭＯＳトランジスターの伝達電導
度である。このようなインバーター２１のオフセット補
償原理を本ビットライン感知増幅器に適用した。
程変わると、インバーター２１の出力はΔｉ＝（ＧｍＮ
＋ＧｍＰ）Δｖに増幅される。ここで、ＧｍＮ，ＧｍＰ
は、夫々ＮＭＯＳとＰＭＯＳトランジスターの伝達電導
度である。このようなインバーター２１のオフセット補
償原理を本ビットライン感知増幅器に適用した。
【００４１】図４及び図５は、本発明のオフセット補償
機能があるビットライン感知増幅器の動作原理を説明す
るための概念図である。図４はワードライン（ＷＬ）が
非活性の状態〔‘ロー（ＬＯＷ）’〕で、スイッチ（Ｓ
１，Ｓ２）が“オン”されて、プレチャージされている
ビットライン（ＢＬ ＆ ／ＢＬ）に対し夫々インバー
ターのオフセットを補償する。
機能があるビットライン感知増幅器の動作原理を説明す
るための概念図である。図４はワードライン（ＷＬ）が
非活性の状態〔‘ロー（ＬＯＷ）’〕で、スイッチ（Ｓ
１，Ｓ２）が“オン”されて、プレチャージされている
ビットライン（ＢＬ ＆ ／ＢＬ）に対し夫々インバー
ターのオフセットを補償する。
【００４２】図５は感知動作を説明するための概念図で
あって、図示のとおり、本発明が第図４のとおりオフセ
ット補償がされた後、スイッチ（Ｓ１，Ｓ２）は‘オ
フ’，スイッチ（Ｓ３，Ｓ４）は‘オン’になり、ワー
ドライン（ＷＬ）が活性化〔‘ハイ’（Ｈｉｇｈ
）’〕されて、セルキャパシター（Ｃｓ）のデータが
ビットライン（ＢＬ）に微小な電圧差を誘導し、この信
号がインバーター３１を通じて増幅される。
あって、図示のとおり、本発明が第図４のとおりオフセ
ット補償がされた後、スイッチ（Ｓ１，Ｓ２）は‘オ
フ’，スイッチ（Ｓ３，Ｓ４）は‘オン’になり、ワー
ドライン（ＷＬ）が活性化〔‘ハイ’（Ｈｉｇｈ
）’〕されて、セルキャパシター（Ｃｓ）のデータが
ビットライン（ＢＬ）に微小な電圧差を誘導し、この信
号がインバーター３１を通じて増幅される。
【００４３】反面、インバーター３２は入力電圧である
／ＢＬの電圧に変化がないため、オフセット補償後の入
出力電圧をそのまま維持する。従って、本発明に適用さ
れた感知方式は、既存の感知増幅器とは異なり、トラン
ジスター間のレースがないため、オフセットの影響を受
けなく安定した感知動作を遂行する。
／ＢＬの電圧に変化がないため、オフセット補償後の入
出力電圧をそのまま維持する。従って、本発明に適用さ
れた感知方式は、既存の感知増幅器とは異なり、トラン
ジスター間のレースがないため、オフセットの影響を受
けなく安定した感知動作を遂行する。
【００４４】図６は本発明の実施の形態に係るオフセッ
ト補償機能があるビットライン感知増幅器の回路図であ
る。これは図４，図５の概念図を具体的な回路で具現し
たものであって、本実施例は、夫々トランジスター（Ｎ
Ｂ１，ＰＢ１）を備えたインバーター４１とトランジス
ター（ＮＢ２，ＰＢ２）を備えたインバーター４２を具
備してオフセット補償及び感知を遂行する。
ト補償機能があるビットライン感知増幅器の回路図であ
る。これは図４，図５の概念図を具体的な回路で具現し
たものであって、本実施例は、夫々トランジスター（Ｎ
Ｂ１，ＰＢ１）を備えたインバーター４１とトランジス
ター（ＮＢ２，ＰＢ２）を備えたインバーター４２を具
備してオフセット補償及び感知を遂行する。
【００４５】図面において、ＧＺｉはインバーターのプ
ルダウン制御信号であって、これはデータリード時にコ
ラムデコーダー出力ＧＹｉが活性化される場合にのみ
‘ハイ’になり、全体インバーター感知増幅器アレーで
不要な電力消耗がないようにする。
ルダウン制御信号であって、これはデータリード時にコ
ラムデコーダー出力ＧＹｉが活性化される場合にのみ
‘ハイ’になり、全体インバーター感知増幅器アレーで
不要な電力消耗がないようにする。
【００４６】ライト時にＧＺｉは‘ロー’で非活姓化さ
れ、インバーターのプルアップ駆動信号（ＰＤ）はフロ
ーティング状態になって、インバーター４１とインバー
ター４２をインアクティブ（Ｉｎａｃｔｉｖｅ）状態に
し、一方、オフセット補償信号（ＣＭＰ）は‘ハイ’で
活性化することにより、データバスからビットラインへ
データが伝達できるようにする。
れ、インバーターのプルアップ駆動信号（ＰＤ）はフロ
ーティング状態になって、インバーター４１とインバー
ター４２をインアクティブ（Ｉｎａｃｔｉｖｅ）状態に
し、一方、オフセット補償信号（ＣＭＰ）は‘ハイ’で
活性化することにより、データバスからビットラインへ
データが伝達できるようにする。
【００４７】なお、上記ＰＣ，ＷＬ，ＧＹｉ，ＳＡＰ，
ＳＡＮ等の信号は、ＤＲＡＭ固有の内部信号であり、Ｃ
ＭＰ，ＰＤ，ＧＺｉ信号は、本発明を具現するために新
たに発生させた信号であって、これらを発生させるため
の詳細回路は、以後図９及び図１０を参照して説明する
ことにする。本発明のオフセット補償機能があるビット
ライン感知増幅器は、レイアウト（Ｌａｙｏｕｔ）面積
を減らすために、既存のプレチャージ回路（図１のＮＡ
７，ＮＡ８，ＮＡ９）とは異なる新たなプレチャージ回
路を含んでおり、このようなプレチャージ回路が図７に
示されている。
ＳＡＮ等の信号は、ＤＲＡＭ固有の内部信号であり、Ｃ
ＭＰ，ＰＤ，ＧＺｉ信号は、本発明を具現するために新
たに発生させた信号であって、これらを発生させるため
の詳細回路は、以後図９及び図１０を参照して説明する
ことにする。本発明のオフセット補償機能があるビット
ライン感知増幅器は、レイアウト（Ｌａｙｏｕｔ）面積
を減らすために、既存のプレチャージ回路（図１のＮＡ
７，ＮＡ８，ＮＡ９）とは異なる新たなプレチャージ回
路を含んでおり、このようなプレチャージ回路が図７に
示されている。
【００４８】図７は、本発明に適用されるプレチャージ
回路図である。ＤＲＡＭでは、一般的にセルデータの再
生後にプレチャージ状態に変わるようになるが、このと
きのビットラインは‘ハイ’と‘ロー’であるため、Ｐ
Ｃによりトランジスター（ＮＢ８）を‘ターンオン’さ
せて、ビットラインＢＬと／ＢＬの電圧を‘ハイ’と
‘ロー’の中間電圧（ハーフ駆動電圧）にする。
回路図である。ＤＲＡＭでは、一般的にセルデータの再
生後にプレチャージ状態に変わるようになるが、このと
きのビットラインは‘ハイ’と‘ロー’であるため、Ｐ
Ｃによりトランジスター（ＮＢ８）を‘ターンオン’さ
せて、ビットラインＢＬと／ＢＬの電圧を‘ハイ’と
‘ロー’の中間電圧（ハーフ駆動電圧）にする。
【００４９】その後、ＣＭＰを活性化してトランジスタ
ーＰＢ１とＰＢ２をダイオード形態に連結してＰＤ電圧
（Ｖｋ）からＰＭＯＳの閾電圧程低い電圧にＢＬと／Ｂ
Ｌがプレチャージされる。一例として、Ｖｃｃ＝４ＶＴ
の場合、‘ＶＫ＝Ｖｃｃ−ＶＴ’であると、前述の方法
によりビットライン（ＢＬ ＆ ／ＢＬ）は、Ｖｃｃ／
２（ハーフ駆動電圧）程度の電圧にプレチャージされ
る。既存のプレチャージ回路によるプレチャージも可能
である。
ーＰＢ１とＰＢ２をダイオード形態に連結してＰＤ電圧
（Ｖｋ）からＰＭＯＳの閾電圧程低い電圧にＢＬと／Ｂ
Ｌがプレチャージされる。一例として、Ｖｃｃ＝４ＶＴ
の場合、‘ＶＫ＝Ｖｃｃ−ＶＴ’であると、前述の方法
によりビットライン（ＢＬ ＆ ／ＢＬ）は、Ｖｃｃ／
２（ハーフ駆動電圧）程度の電圧にプレチャージされ
る。既存のプレチャージ回路によるプレチャージも可能
である。
【００５０】図８はリード時の本発明のビットライン感
知増幅器内の主要信号のタイミング図であって、図面に
おいて、Ｖｐｐはブートストラップされた電圧（Ｂｏｏ
ｔｓｔｒａｐｐｄｖｏｌｔａｇｅ），ＶＫはプレチャー
ジのためのＰＤの電圧レベルを夫々示す。
知増幅器内の主要信号のタイミング図であって、図面に
おいて、Ｖｐｐはブートストラップされた電圧（Ｂｏｏ
ｔｓｔｒａｐｐｄｖｏｌｔａｇｅ），ＶＫはプレチャー
ジのためのＰＤの電圧レベルを夫々示す。
【００５１】図示の通り、リード動作は大きくプレチャ
ージ（ａ），オフセット補償（ｂ），感知（Ｃ），格納
（Ｒｅｓｔｏｒｅ），（ｄ）に区分される。ＰＣによ
り、ＢＬと／ＢＬを“ハイ”と“ロー”の中間電圧に作
り、ＣＭＰによりビットラインをＶＫ−ＶＴにプレチャ
ージする。
ージ（ａ），オフセット補償（ｂ），感知（Ｃ），格納
（Ｒｅｓｔｏｒｅ），（ｄ）に区分される。ＰＣによ
り、ＢＬと／ＢＬを“ハイ”と“ロー”の中間電圧に作
り、ＣＭＰによりビットラインをＶＫ−ＶＴにプレチャ
ージする。
【００５２】その次に、ＰＤとＧＺｉが“Ｖｃｃ”に活
性化されてオフセット補償を遂行し、ワードラインＷＬ
とＧＹｉが活性されることにより感知が開始される。セ
ルと連結されたビットラインは、伝達されたセルデータ
により小さい電圧差が漸次に誘導され、この信号がイン
バーターにより増幅されてデータバス感知増幅器に伝達
されることにより感知される。
性化されてオフセット補償を遂行し、ワードラインＷＬ
とＧＹｉが活性されることにより感知が開始される。セ
ルと連結されたビットラインは、伝達されたセルデータ
により小さい電圧差が漸次に誘導され、この信号がイン
バーターにより増幅されてデータバス感知増幅器に伝達
されることにより感知される。
【００５３】セルデータがビットラインに充分に伝達さ
れると、ＳＡＰとＳＡＮにより再生増幅器が動作してセ
ルにデータが更にライトされる。セルデータが完全に格
納されると、再びプレチャージ状態になる。
れると、ＳＡＰとＳＡＮにより再生増幅器が動作してセ
ルにデータが更にライトされる。セルデータが完全に格
納されると、再びプレチャージ状態になる。
【００５４】ＧＺｉはオフセット補償時に全てのＧＺｉ
（１≦ｉ≦ｎ）が“ハイ”にならなければらならず、リ
ード時にはコラムデコーダーにより選択された感知増幅
器のＧＺｉだけが“ハイ”にならなければならない。
（１≦ｉ≦ｎ）が“ハイ”にならなければらならず、リ
ード時にはコラムデコーダーにより選択された感知増幅
器のＧＺｉだけが“ハイ”にならなければならない。
【００５５】図９は、オフセット補償信号ＣＭＰを発生
させるＣＭＰ発生部の回路図であって、ＣＭＰ発生部は
図示の通りＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏ
ｂｅ）を一定時間遅らせる遅延器（７１）と、遅延器
（７１）出力の反転値を一定時間遅らせる遅延器（７
２）と、遅延器（７１，７２）夫々の出力を受けてＡＮ
Ｄ演算してＣＭＰに出力するＡＮＤゲート（７３）を具
備する。
させるＣＭＰ発生部の回路図であって、ＣＭＰ発生部は
図示の通りＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏ
ｂｅ）を一定時間遅らせる遅延器（７１）と、遅延器
（７１）出力の反転値を一定時間遅らせる遅延器（７
２）と、遅延器（７１，７２）夫々の出力を受けてＡＮ
Ｄ演算してＣＭＰに出力するＡＮＤゲート（７３）を具
備する。
【００５６】ここで、ＲＡＳ信号がローで活性化される
と、遅延器（７１）による遅延後にＣＭＰがハイにな
り、遅延器（７２）による遅延後に更にローに遷移する
ようになる。
と、遅延器（７１）による遅延後にＣＭＰがハイにな
り、遅延器（７２）による遅延後に更にローに遷移する
ようになる。
【００５７】従って、遅延器（７２）の遅延時間の幅を
有するＣＭＰが生成される。図１０は、プルアップ駆動
信号ＰＤを発生させるＰＤ発生部の回路図であって、図
示の通り、ＰＤ発生部はＣＭＰとＰＣとを入力するＮＡ
ＮＤゲート（７４）と、ＰＣの反転値を一定時間遅らせ
る遅延器（７５）と、遅延器（７５）の出力とＰＣとを
入力するＯＲゲート（７６）と、ＮＡＮＤゲート（７
４）及びＯＲゲート（７６）夫々の出力を入力するＡＮ
Ｄゲート（７７）と、ＮＡＮＤゲート（７４）の出力に
従ってＶＫをＰＤに出力するよう構成されたＰＭＯＳト
ランジスター（７８）と、ＯＲゲート（７６）の出力に
従ってＶｃｃをＰＤに出力するよう構成されたＰＭＯＳ
トランジスター（７９）と、ＡＮＤゲート（７７）の出
力に従ってアース電位をＰＤに出力するよう構成された
ＮＭＯＳトランジスター（８０）を具備する。
有するＣＭＰが生成される。図１０は、プルアップ駆動
信号ＰＤを発生させるＰＤ発生部の回路図であって、図
示の通り、ＰＤ発生部はＣＭＰとＰＣとを入力するＮＡ
ＮＤゲート（７４）と、ＰＣの反転値を一定時間遅らせ
る遅延器（７５）と、遅延器（７５）の出力とＰＣとを
入力するＯＲゲート（７６）と、ＮＡＮＤゲート（７
４）及びＯＲゲート（７６）夫々の出力を入力するＡＮ
Ｄゲート（７７）と、ＮＡＮＤゲート（７４）の出力に
従ってＶＫをＰＤに出力するよう構成されたＰＭＯＳト
ランジスター（７８）と、ＯＲゲート（７６）の出力に
従ってＶｃｃをＰＤに出力するよう構成されたＰＭＯＳ
トランジスター（７９）と、ＡＮＤゲート（７７）の出
力に従ってアース電位をＰＤに出力するよう構成された
ＮＭＯＳトランジスター（８０）を具備する。
【００５８】ＰＤの電圧レベルは“ＶＫ”，“Ｖｃ
ｃ”，“アース電位”の三つであり、これは図示の通
り、ＣＭＰ及びＰＣにより生成される。即ち、ＣＭＰが
ハイで活性化されると、ＰＤがＶＫになった後、ＰＣが
ハイからローに遷移すると、Ｖｃｃにドライブされる。
遅延器（７５）による遅延時間の間Ｖｃｃを維持した後
にはＮＭＯＳトランジスター（８０）がＡＮＤゲート
（７７）によりターンオンされて、ＰＤはアース電位に
なる。
ｃ”，“アース電位”の三つであり、これは図示の通
り、ＣＭＰ及びＰＣにより生成される。即ち、ＣＭＰが
ハイで活性化されると、ＰＤがＶＫになった後、ＰＣが
ハイからローに遷移すると、Ｖｃｃにドライブされる。
遅延器（７５）による遅延時間の間Ｖｃｃを維持した後
にはＮＭＯＳトランジスター（８０）がＡＮＤゲート
（７７）によりターンオンされて、ＰＤはアース電位に
なる。
【００５９】図１１及び図１２は、感知増幅器により誘
導されるパワーラインノイズを減らすための再生増幅器
の駆動を説明するための回路図及び信号タイミング図で
ある。ビットライン感知幅器器の動作により誘導される
パワーライン（Ｖｃｃ＆ＧＮＤ）のノイズを減らすため
の再生増幅器の動作で、多数個の再生増幅器が同時に動
作するに従って、Ｖｃｃからビットラインへビットライ
ンからグラウンドへ多くの電流が流れるようになるた
め、パワーラインの電圧が甚しく振動するようになる。
導されるパワーラインノイズを減らすための再生増幅器
の駆動を説明するための回路図及び信号タイミング図で
ある。ビットライン感知幅器器の動作により誘導される
パワーライン（Ｖｃｃ＆ＧＮＤ）のノイズを減らすため
の再生増幅器の動作で、多数個の再生増幅器が同時に動
作するに従って、Ｖｃｃからビットラインへビットライ
ンからグラウンドへ多くの電流が流れるようになるた
め、パワーラインの電圧が甚しく振動するようになる。
【００６０】本発明においては、図１１及び図１２に示
す通り、再生増幅器の動作時にパワーラインに誘導され
るノイズを滅らすために制御信号ＳＡＮとＳＡＰを二つ
の部分に分けて時間差を置いて動作する方法を適用して
いる。即ち、ＳＡＰ１，ＳＡＮ１制御信号が活性化さ
れ、一定時間Ｔｄのディレー（Ｄｅｌａｙ）後に、ＳＡ
Ｐ２，ＳＡＮ２制御信号が活性化されることによりパワ
ーラインに誘導されるノイズを著しく減らすことができ
る。
す通り、再生増幅器の動作時にパワーラインに誘導され
るノイズを滅らすために制御信号ＳＡＮとＳＡＰを二つ
の部分に分けて時間差を置いて動作する方法を適用して
いる。即ち、ＳＡＰ１，ＳＡＮ１制御信号が活性化さ
れ、一定時間Ｔｄのディレー（Ｄｅｌａｙ）後に、ＳＡ
Ｐ２，ＳＡＮ２制御信号が活性化されることによりパワ
ーラインに誘導されるノイズを著しく減らすことができ
る。
【００６１】この際、ＳＡＰ１，ＳＡＮ１制御信号とＳ
ＡＰ２，ＳＡＮ２制御信号の活性化時間の間に差異を與
えるために、ＳＡＰ１，ＳＡＮ１制御信号のドライバー
と上記ＳＡＰ２，ＳＡＮ２制御信号のドライバーのトラ
ンジスターのサイズを調整することにより活性化時間に
ディレーを與える。
ＡＰ２，ＳＡＮ２制御信号の活性化時間の間に差異を與
えるために、ＳＡＰ１，ＳＡＮ１制御信号のドライバー
と上記ＳＡＰ２，ＳＡＮ２制御信号のドライバーのトラ
ンジスターのサイズを調整することにより活性化時間に
ディレーを與える。
【００６２】
【発明の効果】上記の通り構成される本発明は、トラン
ジスター間のミスマッチによる感知増幅器のオフセット
を補償することにより、ワーストケースの条件下でも高
速に安定して動作できる効果がある。
ジスター間のミスマッチによる感知増幅器のオフセット
を補償することにより、ワーストケースの条件下でも高
速に安定して動作できる効果がある。
【図１】既存のビットライン感知増幅器の回路図であ
る。
る。
【図２】本発明に適用される基本原理を説明するための
概念回路図である。
概念回路図である。
【図３】図３の入出力伝送カーブを示す特性図である。
【図４】本発明のオフセット補償機能を有するビットラ
イン感知増幅器の動作原理を説明するための概念図であ
る。
イン感知増幅器の動作原理を説明するための概念図であ
る。
【図５】本発明のオフセット補償機能を有するビットラ
イン感知増幅器の動作原理を説明するための概念図であ
る。
イン感知増幅器の動作原理を説明するための概念図であ
る。
【図６】本発明の一実施例に係るオフセット補償機能を
有するビットライン感知増幅器の回路図である。
有するビットライン感知増幅器の回路図である。
【図７】本発明に適用されるプレチャージ回路図であ
る。
る。
【図８】リード時の本発明のビットライン感知増幅器内
の主要信号のタイミング図である。
の主要信号のタイミング図である。
【図９】オフセット補償信号ＣＭＰ発生部の回路図であ
る。
る。
【図１０】プルアップ駆動信号ＰＤ発生部の回路図。
【図１１】感知増幅器により誘導されるパワーラインノ
イズを減らすための再生増幅器の駆動を説明するための
回路図である。
イズを減らすための再生増幅器の駆動を説明するための
回路図である。
【図１２】同タイミングである。
ＮＡ１〜ＮＡ９ ＮＭＯＳトランジスター ＮＢ１〜ＮＢ９ ＮＭＯＳトランジスター ＰＢ１，ＰＢ２ ＰＭＯＳトランジスター Ｓ１，Ｓ２，Ｓ３，Ｓ４ スイッチ ３１，３２，４１，４２ インバーター ＢＬ，／ＢＬ ビットライン ＳＡＮ，ＳＡＰ 再生増幅器の制御信号 ＧＹｉ コラムデコーダーの出力 ＧＷｉ ライト用コラムデコーダーの出力 ＰＣ プレチャージ制御信号 ＨＶ ハーフ駆動電圧（Ｖｃｃ／２） Ｃｓ セルキャパシター ＷＬ ワードライン
Claims (19)
- 【請求項１】 再生増幅手段を具備するメモリ素子のビ
ットライン感知増幅器において、 第１ビットライン（ＢＬ）のデータを反転出力する第１
インバーター： 第２ビットライン（／ＢＬ）のデータを反転出力する第
２インバーター： コラムデコーダーの出力信号（ＧＹｉ）に従って上記第
１及び第２インバーターの出力端とデータバス間を夫々
切換える第１及び第２スイッチング手段： オフセット補償信号（ＣＭＰ）に従って上記第１及び第
２インバーターの入／出力端間を夫々切替える第３及び
第４スイッチング手段：及び上記外部コラムデコーダー
の出力信号（ＧＹｉ）を含む内部信号に従って上記オフ
セット補償信号（ＣＭＰ）を発生させるオフセット補償
信号（ＣＭＰ）発生手段を具備することを特徴とするビ
ットライン感知増幅器。 - 【請求項２】 請求項１において、プルアップ駆動信号
（ＰＤ）を発生させるプルアップ駆動信号（ＰＤ）発生
手段： プルダウン制御信号（ＧＺｉ）を発生させるプルダウン
制御信号（ＧＺｉ）発生手段を具備し： 上記第１及び第２インバーターは、夫々プルアップ及び
プルダウントランジスターを具備し、 上記プルアップトランジスターのソース端が上記プルア
ップ駆動信号（ＰＤ）の印加受け、上記プルダウントラ
ンジスターのソース端が上記プルダウン制御信号（ＧＺ
ｉ）に従ってアース端と連結されるよう構成したとを特
徴とするビットライン感知増幅器。 - 【請求項３】 請求項１または請求項２において、上記
オフセット補償信号（ＣＭＰ）発生手段は、ライト時に
データバスから上記第１ビットライン（ＢＬ）、第２ビ
ットライン（／ＢＬ）へデータが伝達されることができ
るようオフセット補償信号（ＣＭＰ）を活性化するよう
に構成したことを特徴とするビットライン感知増幅器。 - 【請求項４】 請求項３において、上記プルダウン制御
信号（ＧＺｉ）発生手段は、ライト時にプルダウン制御
信号（ＧＺｉ）を非活性化し、上記プルアップ駆動信号
（ＰＤ）発生手段は、ライト時プルアップ駆動信号（Ｐ
Ｄ）をフローディングさせるよう構成したことを特徴と
するビットライン感知増幅器。 - 【請求項５】 請求項３において、上記オフセット補償
信号（ＣＭＰ）発生手段は、外部ラス（ＲＡＳ）信号が
ローに活性化されると、一定時間遅らせた後にオフセッ
ト補償信号（ＣＭＰ）をハイに出力した後、一定時間遅
らせた後に上記オフセット補償信号（ＣＭＰ）を更にロ
ーに遷移させて出力するよう構成したことを特徴とする
ビットライン感知増幅器。 - 【請求項６】 請求項５において、上記オフセット補償
信号（ＣＭＰ）発生手段は、外部ラス信号を一定時間遅
らせる第１遅延器と、上記第１遅延器出力の反転値を一
定時間遅らせる第２遅延器と、上記第１及び第２遅延器
夫々の出力をそれぞれ入力せしめるＡＮＤゲートとを具
備することを特徴とするビットライン感知増幅器。 - 【請求項７】 請求項４において、上記プルダウン制御
信号（ＧＺｉ）発生手段は、上記第１及び第２インバー
ターのうち、データバスに連結された感知増幅器のイン
バーターのみ動作させるようプルダウン制御信号（ＧＺ
ｉ）を発生させるように構成したことを特徴とするビッ
トライン感知増幅器。 - 【請求項８】 請求項４において、上記プルアップ駆動
信号（ＰＤ）発生手段は、プレチャージ時に、電圧ＶＫ
〔＝主電源（Ｖｃｃ）−上記第１及び第２インバーター
に夫々具備されたプルアップトランジスターの閾電圧
（ＶＴ）〕をプルアップ駆動信号（ＰＤ）として出力
し、オフセット補償と感知時に主電源（Ｖｃｃ）をプル
アップ駆動信号（ＰＤ）として出力するように構成した
ことを特徴とするビットライン感知増幅器。 - 【請求項９】 請求項８において、上記プルアップ駆動
信号（ＰＤ）発生手段は、オフセット補償信号（ＣＭ
Ｐ）がハイに活性化されると、Ｖｋをプルアップ駆動信
号（ＰＤ）として出力し、メモリ素子の内部信号である
プレチャージ制御信号（ＰＣ）がハイからローへ遷移す
ると、主電源（Ｖｃｃ）をプルアップ駆動信号（ＰＤ）
として出力した後、一定時間の間主電源（Ｖｃｃ）をプ
ルアップ駆動信号（ＰＤ）に維持した後にはアース電位
をプルアップ駆動信号（ＰＤ）として出力するように構
成したことを特徴とするビットライン感知増幅器。 - 【請求項１０】 請求項９において、上記プルアップ駆
動信号（ＰＤ）発生手段は、上記オフセット補償信号
（ＣＭＰ）とプレチャージ制御信号（ＰＣ）を入力せし
めるＮＡＮＤゲートと、 上記プレチャージ制御信号（ＰＣ）の反転値を一定時間
遅らせる第４遅延器と、 上記第４遅延器の出力と上記プレチャージ制御信号（Ｐ
Ｃ）を入力せしめるＯＲゲートと、 上記ＮＡＮＤゲート及びＯＲゲート夫々の出力を入力せ
しめる第２ＡＮＤゲートと、上記ＮＡＮＤゲートの出力
に従ってＶＫプルアップ駆動信号（ＰＤ）として出力す
るように構成した第１トランジスターと、 上記ＯＲゲートの出力に従って主電源（Ｖｃｃ）をプル
アップ駆動信号（ＰＤ）として出力するよう構成した第
２トランジスターと、 上記第２ＡＮＤゲートの出力に従ってアース電位をプル
アップ駆動信号（ＰＤ）として出力するように構成した
第３トランジスターとを具備することを特徴とするビッ
トライン感知増幅器。 - 【請求項１１】 請求項１０において、上記プレチャー
ジ制御信号（ＰＣ）に従って上記第１ビットライン（Ｂ
Ｌ）及び第２ビットライン（／ＢＬ）をプレチャージす
るプレチャージ手段を具備することを特徴とするビット
ライン感知増幅器。 - 【請求項１２】 請求項１１において、上記プレチャー
ジ手段は、上記プレチャージ制御信号（ＰＣ）に従って
上記第１ビットライン（ＢＬ）と第２ビットライン（／
ＢＬ）間を切替える第５スイッチング手段を具備するこ
とを特徴とするビットライン感知増幅器。 - 【請求項１３】 請求項１２において、上記プレチャー
ジ手段は、ハーフ駆動電圧印加端： 上記プレチャージ制御信号（ＰＣ）に従って上記第１ビ
ットライン（ＢＬ）とハーフ駆動電圧印加端間を切替え
る第６スイッチング手段： 及び上記プレチャージ制御信号（ＰＣ）に従って上記第
２ビットライン（／ＢＬ）とハーフ駆動電圧印加端間を
切替える第７スイッチング手段を具備することを特徴と
するビットライン感知増幅器。 - 【請求項１４】 再生増幅手段を具備するメモリ素子の
ビットライン感知増幅器において、 第１ビットライン（ＢＬ）から入力されるデータを反転
出力する第１インバーター： 第２ビットライン（／ＢＬ）から出力されるデータを反
転出力する第２インバーター： 外部コラムデコーダーの出力信号（ＧＹｉ）に従って上
記第１及び第２インバーターの出力端と予定されたデー
タバス間を夫々切替える第１及び第２スイッチング手
段：及び、 外部オフセット補償信号（ＣＭＰ）に従って上記第１及
び第２インバーターの入／出力端間を夫々切替える第３
及び第４スイッチング手段を具備することを特徴とする
ビットライン感知増幅器。 - 【請求項１５】 第１ビットライン（ＢＬ）及び第２ビ
ットライン（／ＢＬ）から入力されるデータを反転出力
する第１及び第２インバータ：及び、 オフセット補償信号（ＣＭＰ）に従って上記第１及び第
２インバーターの入／出力端間を切り替える第１及び第
２スイッチング手段を具備するビットライン感知増幅器
の制御方法において、 上記ビットラインをプレチャージする段階： 上記第１及び第２インバーター夫々の入力端と出力端を
連結するよう上記第１及び第２スイッチング手段を切替
えてオフセットを補償する段階：及び、 ワードラインの活性化によりセルと連結されたビットラ
インの電圧のみ変わるようにして、上記第１及び第２イ
ンバーターのうち、一つは増幅動作をし、他の一つはオ
フセット補償後の入出力電圧をそのまま維持するように
する段階を含むことを特徴とするビットライン感知増幅
器の制御方法。 - 【請求項１６】 請求項１５において、上記第１及び第
２インバーターのプルアップ駆動電圧は、プレチャージ
時に主電源（Ｖｃｃ）−上記第１及び第２インバーター
に具備されるプルアップトランジスターの閾電圧
（ＶＴ）になるよう制御されることを特徴とするビット
アイン感知増幅器の制御方法。 - 【請求項１７】 請求項１６において、上記第１及び第
２インバーターのプルアッブ駆動電圧は、オフセット補
償と感知動作時に主電源になるよう制御されることを特
徴とするビットライン感知増幅器の制御方法。 - 【請求項１８】 請求項１５において、上記第１及び第
２インバーターは、ライト動作時にインアクティブに制
御されることを特徴とするビットライン感知増幅器の制
御方法。 - 【請求項１９】 請求項１６において、上記オフセット
補償信号（ＣＭＰ）は、上記データバスから上記ビット
ラインにデータが伝達されるよう発生されることを特徴
とするビットライン感知増幅器の制御方法。
Priority Applications (1)
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|---|---|---|---|
| JP8326096A JP2995230B2 (ja) | 1996-11-21 | 1996-11-21 | ビットライン感知増幅器及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8326096A JP2995230B2 (ja) | 1996-11-21 | 1996-11-21 | ビットライン感知増幅器及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10162578A JPH10162578A (ja) | 1998-06-19 |
| JP2995230B2 true JP2995230B2 (ja) | 1999-12-27 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8326096A Expired - Fee Related JP2995230B2 (ja) | 1996-11-21 | 1996-11-21 | ビットライン感知増幅器及びその制御方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2995230B2 (ja) |
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| US7088630B2 (en) | 2004-04-23 | 2006-08-08 | Macronix International Co., Ltd. | Circuit and method for high speed sensing |
| KR101053525B1 (ko) * | 2009-06-30 | 2011-08-03 | 주식회사 하이닉스반도체 | 감지 증폭기 및 이를 이용한 반도체 집적회로 |
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-
1996
- 1996-11-21 JP JP8326096A patent/JP2995230B2/ja not_active Expired - Fee Related
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| JPH10162578A (ja) | 1998-06-19 |
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