JP3000263B2 - スイッチング素子の容量を拡張する方法及びその方法により得られたスイッチングステージ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的な通信シス
テムのスイッチングネットワークに関し、特にそのよう
なスイッチングネットワークに含まれるスイッチング素
子の容量(capacity)を拡張する問題を扱う。

【０００２】

【従来の技術】スイッチングネットワーク、特にATM
（Asynchronous Transfer Mode：非同期伝送モード）ス
イッチングネットワークでは、複数のスイッチング素子
が適切に接続されて大きなスイッチング容量のネットワ
ークが得られる。ネットワークの各素子は１つのステー
ジを構成する。好ましくは、ステージ数は奇数である
（３，５まれに７）。ステージ数が増えるとスイッチン
グ容量は大きくなるがネットワークの複雑さも増す。個
別の各素子に要求される機能上の複雑さ、及びATM スト
リームが扱われる高速度（一般に155Mbit/s 、311Mbit/
s 、622Mbit/s ）が設定されたなら、構造上の見地から
個々の素子のスイッチング容量と要求される回路の複雑
さの間で妥協点が見出される。現在利用可能な最も一般
的な解決策によると、スイッチング素子は８ｘ８及び１
６ｘ１６素子である。即ち、各素子は、８／１６個の入
力ストリームをそれと同数の出力ストリームにスイッチ
ングする。素子がもっと複雑になれば完全に信頼できる
動作を保証するのがより困難になり且つ関連の集積回路
が製造されるときの生産量が低下するということをも考
慮すると、それらの解決策は複雑さとスイッチング容量
の間で優れた妥協点を示している。標題「マルチチップ
・パッケージを用いたATM スイッチハードウエアー技術
(An ATM Switch Hardware Technologies Using Multich
ip Packaging) 」、Y.ドイ(Doi) 他著、コンポーネン
ト、ハイブリッド及び製造技術についてのIEEE議事録(t
ransactions)、第１６巻、第１号、１９９３年２月、第
６０頁以降に、ATM スイッチングシステムについて記載
されており、このシステムでは共有バッファ（即ち、種
々のストリームに共有されるコンポーネント上のサービ
スメモリ）を有する複数の４ｘ４素子が一つの基板上で
接続されて１６ｘ１６スイッチングモジュールを実現す
る。この種の接続は、複数のステージが存在することに
よるサイズの問題を単に解決することを目的としてお
り、最終モジュールは個別のステージとして管理されな
い。ステージ数は任意に増やせないので、このことは明
らかにモジュールを用いたスイッチングネットワークの
全体の容量を制限する。

【０００３】

【発明が解決しようとする課題】本発明の主要な目的
は、所与のスイッチング容量、例えば８ｘ８又は１６ｘ
１６（上述したようにこれは複雑さとスイッチング容量
との間の優れた妥協である）の素子を用いて、一般的な
単一ステージ構成でより大きなスイッチング容量（例え
ば１６ｘ１６，３２ｘ３２など）の構造を作ることであ
る。提案された解決策は、請求項に記載の特徴を有し、
マルチチップモジュール技術を用いた大きなスイッチン
グ容量のコンポーネントを製造するのによく適してい
る。これは、より単純な動作をする実績のあるコンポー
ネントを単一基板上で接続することにより行われる。

【０００４】

【課題を解決するための手段】よく知られているよう
に、ATM セル管理には種々のタイプがあるが、本発明は
特に共有バッファ素子を使用するのに適している。この
解決策により、コンポーネントの外部にあるメモリにア
クセスする必要がなくなる。

【０００５】

【発明の実施の形態】単に非制限的な例により添付図面
を参照して本発明が説明される。以下の記載では、スイ
ッチング容量が拡張されるべき基本素子は、８ｘ８スイ
ッチング素子であり、これは１９９３年１２月１６日に
出願され１９９５年６月１６日から公の審査に公開され
たイタリア特許出願TO93A00057に記載されている。同一
の素子は、論文「広帯域用の低パワーATM スイッチング
素子(A low powerATM Switching Element for Broadban
d Applications)」、S.クラレット(Claretto)他著、国
際通信シンポジウム１９９４、リオデジャネイロ、１９
９４年８月２２〜２６日、にも記載されている。上記特
許出願や論文には、本発明の出願の一般的な状況に関す
る更なる背景情報が含まれている。

【０００６】よく知られているように、ATM デジタル通
信ネットワークでは、セル（即ち、固定数のバイトから
なるパケット）が伝送され、セルの適当なフィールド
（特に、ヘッダー）に含まれる情報を基にルーティング
される。例えば、前述の文献で説明された解決策では６
４バイトのセルが用いられ、ヘッダーの１バイトから１
５バイトまでのうち特に１から７までの先頭（ヘッド）
バイトがいわゆるルーティング・タグを形成する（上記
特許出願の図１と上記論文の図２を参照）。そこに例と
して記載されているセルフォーマットでは、各ステージ
に関係したタグに対して専用の１バイトが設けられる
（よって、大抵７ステージが考慮される）。システム
は、各バイトのうちおおよそ８ビットを使用する。即
ち、スイッチング情報用の５つの上位ビット（以下、a4
-a0 で示す。即ち、最大2⁵=32 の出力リンク）、ルーテ
ィングモード（仮想ルーティング、ランダム配送、除外
リンク有り配送）用又は診断目的での制御マイクロプロ
セッサーに向けてのセル抽出命令用の２ビット（以下、
r1及びr2で示す）、及びパリティチェック用の最下位ビ
ットである１ビットである。ルーティングモードに関し
て、仮想ルーティング(virtual routing) は、セルが送
られるべき出力リンクが明瞭に示されることを意味し、
ランダム配送(random distribution) は、セルがリンク
にランダムにルーティングされることを意味し、除外リ
ンク有り配送(distribution with link exclusion)は、
ランダム配送に類似しているが特定のリンクは除外した
ものを意味している。

【０００７】８ｘ８（2³入力／出力）スイッチングステ
ージは、各タグ内のスイッチング情報のうち３ビットだ
け（通常は最下位ランクのa0,a1,a2）を使用することに
留意すべきである。幾つかの８ｘ８素子を接続してより
大きい容量の単一ステージ構造（例えば、１６ｘ１６又
は３２ｘ３２構造）を作るときには、２つの要求に応じ
なければならない。即ち、ブロッキング状態を回避する
ことと、各ステージに対して１つのタグを使用すること
である。そのような要求に応じることができる２つの解
決策が、ここで説明される。記載された解決策は、接続
アーキテクチャー及びロジックの両方の見地から分析さ
れる。このロジックとは、拡張ステージで使用できるよ
うに（例えば８ｘ８）基本コンポーネントが有するべき
ロジックである。以下において最大拡張の例として３２
ｘ３２構造が参照されるけれども（この例のタグでは５
つのスイッチング情報ビットが利用可能なので）、一般
に本発明は、異なるタグ構成を用いてより複雑な単一ス
テージ構造（例えば６４ｘ６４又はそれ以上）に拡張で
きる。

【０００８】簡単のため、以下においては、基本素子と
して８ｘ８素子を用いて１６ｘ１６ステージ（図１）及
び３２ｘ３２ステージ（図２）を作る例が説明される。
しかしながら、４つの１６ｘ１６基本素子が図１に示さ
れた案に従って接続されて３２ｘ３２ステージを作れる
ことに留意すべきである。また、以下においては、互い
に皆同じ基本素子（例えば全て８ｘ８素子）からなるス
テージが参照されるが、本発明は例えば８ｘ８や１６ｘ
１６素子の両方とものように異なる基本素子を含んだハ
イブリッド構成を用いることもできることは全く明らか
である。 （ステージアーキテクチャー）以下において、「ステー
ジ」という用語は、マトリックス構造により編成されて
いるように理論上は見える１組の協同する素子を示すの
に用いられ、よって「サブステージ」という用語は、基
本素子からなる各縦列を示すのに用いられる。

【０００９】（１６ｘ１６アーキテクチャー）図１に示
された単一ステージ１６ｘ１６ATM スイッチング構造
は、２ｘ２マトリックスとして編成されており、サブス
テージ０（入力サブステージ）とサブステージ１（出力
サブステージ）の両方とも１対の８ｘ８スイッチング素
子、即ち素子00,01 及び素子10,11 から夫々構成され
る。１６個の入力リンク(INL0 ... INL15)が、サブステ
ージのスイッチング素子上で利用可能な８入力からなる
２つのグループに接続される。特定的に言えば、リンク
INL0〜INL7が素子00の入力0 〜7 に順番に接続され、残
りのリンクINL8〜INL15 が、素子01の入力0 〜7 に順番
に接続される。これらの素子の８つの出力は、マトリッ
クスのサブステージ１の８入力からなる２つのグループ
に順番に接続される。特に、素子00の偶数出力は、スイ
ッチング素子10の最初の４つの入力に接続され、素子01
の偶数出力は、その素子のその他の４つの入力に接続さ
れる。同様にサブステージ０のスイッチング素子の奇数
出力は、スイッチング素子11の入力に接続される。素子
10と11の出力は、１６ｘ１６スイッチングアーキテクチ
ャーにおいて１６個の出力リンク(OUTL0 ... OUTL15)を
形成する。素子10の８つの出力は、偶数アドレスの出力
リンクを形成し、素子11の出力は、奇数アドレスの出力
リンクを形成する。

【００１０】まとめると、入力サブステージの素子00,0
1 及び出力サブステージの素子10,11 は、交差状に接続
され、上流の入力サブステージのスイッチング素子00,0
1 の偶数及び奇数出力は、下流の出力サブステージのス
イッチング素子10,11 の入力に順番に接続される（即
ち、最初に一方のタイプの出力全部［この例では偶数出
力］が接続され、次にもう一方のタイプの出力全部［こ
の例では奇数出力］が接続される）。明瞭にするため
に、添付した特許請求の範囲中に用いられている「順番
に」という用語は、偶数出力が奇数出力に先行するとい
うことに限定されるべきでないということも強調してお
く。順番は反対にできるからである。

【００１１】１６ｘ１６スイッチングマトリックス用の
出力リンクのアドレスは、タグバイトＴに属する４つの
ビット情報フィールド( ビットa3,a2,a1,a0)で構成され
る。セルに求められるルーティングモード（仮想ルーテ
ィング、ランダム配送、除外リンク有り配送）は、サブ
ステージ０及び1 のスイッチング素子によりシーケンシ
ャルに行われる。特に、サブステージ０のスイッチング
素子は、タグバイトに含まれるアドレスのビットa2,a1,
a0を考慮することによりセルをルーティングし、サブス
テージ１のスイッチング素子は、同じアドレスのビット
a3,a2,a1により夫々ルーティングする。例えば、１６個
の入力リンクのどれか１つに存在し且つ仮想スイッチン
グにより出力リンク13(a3=1,a2=1,a1=0,a0=1) 上にルー
ティングされるべきセルは、サブステージ０の素子によ
りその出力５(a2=1,a1=0,a0=1)に向かってルーティング
され、この出力はサブステージ１の素子11に接続されて
いる。スイッチング素子11は、セルをその出力６(a3=1,
a2=1,a1=0)に向けてルーティングする。この出力６は、
１６ｘ１６マトリックスにおいては出力リンクOUTL13に
対応する。従って、全てのスイッチング素子が一つのタ
グバイトを操作し、このことが単一ステージを形成する
ものとして問題の素子を特徴付けていることが理解され
るであろう。

【００１２】（３２ｘ３２アーキテクチャー）図２に示
されている３２ｘ３２容量の単一ステージATM スイッチ
ング構造は、４ｘ３マトリックスに編成されており、全
ての素子はここでも８ｘ８スイッチング素子である。よ
って、マトリックスは３つのサブステージ(0,1,2) を有
し、この場合、その各々は８ｘ８基本コンポーネントの
複数対（即ち、4=2ⁿ でn=2)からなる。３２個の入力リ
ンク(INL0 ... INL31)が、サブステージ０（請求項にお
いては「第２入力サブステージ」と呼称する）のスイッ
チング素子で利用可能な８入力からなる４つのグループ
に接続される。さらに特定すると、リンクINL0〜INL7が
素子00の入力0 〜7 に順番に接続され、リンクINL8〜IN
L15 が素子01の入力0 〜7 に順番に接続される。同様
に、リンクINL16 〜INL23 が素子02に順番に接続され、
最後にリンクINL24 〜INL31 がスイッチング素子03の入
力に接続される。

【００１３】サブステージ０の各素子の８つの出力は、
マトリックスのサブステージ１（第１入力サブステー
ジ）の８入力からなる４つのグループに順番に接続され
る。特に、素子00の偶数出力は、スイッチング素子10の
最初の４入力に接続され、素子01の偶数出力は、その次
の４入力に接続される。スイッチング素子02と03の偶数
出力は、同様にスイッチング素子11の入力に接続され
る。サブステージ０のスイッチング素子の奇数出力につ
いても同様に、素子12及び13の入力に接続される。サブ
ステージ１の素子10と11の出力は、サブステージ２（出
力サブステージ）の素子20と21の入力に接続される。特
に、素子10の偶数出力は、スイッチング素子20の最初の
４つの入力に接続され、素子11の偶数出力は、その他の
４入力に接続される。スイッチング素子10と11の奇数出
力は、同様にスイッチング素子21の入力に接続される。
素子22と23の入力に接続される素子12と13の出力の間に
おいても、同じ接続トポリジーが維持される。サブステ
ージ２の４素子の出力が、３２ｘ３２スイッチングアー
キテクチャーにおいて３２個の出力リンク（OUTL0 ...
OUTL31）を形成する。３２個のリンクは、８リンクから
なる４つのグループに分けられ、各グループは、サブス
テージ２のスイッチング素子の８つの出力に接続され
る。第１グループは、アドレスが0,4,8,12,16,20,24,28
の出力リンクからなり、スイッチング素子20の出力0 〜
7に夫々接続される。第２グループのリンク（リンク2,
6,10,14,18,22,26,30 ）は、素子21の８つの出力に順番
に接続される。リンク1,5,8,13,17,21,25,29も同様にス
イッチング素子22の８つの出力に接続される。最後に、
アドレス3,7,11,15,19,23,27,31 のリンクは、スイッチ
ング素子23の出力に接続される。

【００１４】上記記載から、及び図１と図２の比較か
ら、サブステージ１と２に関し、図２の３２ｘ３２アー
キテクチャーは図１の１６ｘ１６アーキテクチャーを２
重にしていることが分かる。というのは、サブステージ
１（第１入力ステージ）及びサブステージ２（出力サブ
ステージ）の素子が対になって交差状に接続されている
からである。特に、素子対10と11が素子対20と21に接続
され、素子対12と13が素子対22と23に接続されている。
また、互いに接続された対からなる各グループにおいて
は、上流に配されたサブステージ１のスイッチング素子
の偶数及び奇数出力が（例えば、最初に全ての偶数出
力、次に全ての奇数出力、その逆も可）、下流に配され
たサブステージ２のスイッチング素子の入力に順番に接
続される。サブステージ０と１に対しても、接続構成は
構造的に同じであり、サブステージ０の素子00と01は素
子対を形成し、その出力は上述したように（最初に全て
の偶数出力、次に全ての奇数出力、又はその逆）、第２
の対を形成する素子10と12の入力に接続される。

【００１５】素子対02及び03と素子対11及び13の接続に
ついても、同じ規則が成り立つ。実際のルーティング動
作（どんなルーティングモードが採用されていようが別
個の出力リンク、即ち、仮想、ランダム配送など）がス
イッチング情報に対応していることを保証するために
は、各サブステージ内で上流のサブステージのそれぞれ
の素子対に接続されるよう決められた素子対を定めると
き、下流サブステージの素子と接続するための対を既に
形成している素子対及び／又は下流サブステージの一つ
において同じスイッチング素子と接続されている素子対
は考慮しないことが必要である。従って、例えば図２に
示された３２ｘ３２構造では、素子00と01は素子10と12
の代わりに素子10と13に接続でき、素子13が素子12とそ
の役割を交換する（素子02と03との接続についても同
じ）。一方、素子12と素子11の交換はできない。という
のは、後者は既に素子10と対になってサブステージ２で
接続されており、素子10と11の両方が素子20及び素子21
に接続されているからである。この考え方は請求項にま
とめてあり、上流サブステージ（例えば、図２のサブス
テージ０）のスイッチング素子の出力への接続のため
に、スイッチング素子により形成される対は、サブステ
ージ（この例ではサブステージ１）において除外され
る。この場合、スイッチング素子に対しては、下流のサ
ブステージ（図２に示された例ではサブステージ２）の
スイッチング素子と接続するための（直接的又は間接的
な）ペアリング関係が存在する。

【００１６】上述のように、本発明はハイブリッド構造
とすることもできる。ハイブリッド構造では、全てが同
じタイプ（例えば８ｘ８）ではない種々の基本素子が存
在する。よって、図２に示された構成では、素子10,11,
20,21 から成る４つの８ｘ８素子及び素子12,13,22,23
から成る４つの８ｘ８素子の２ブロックの各々は、夫々
１６ｘ１６素子と置き換えることができる。このとき、
入力サブステージ０の偶数及び奇数順の出力を順番に
（即ち、最初に偶数、次に奇数出力、又はその逆）、下
流サブステージの素子の入力に接続する選択は、維持さ
れて不変であろう。図２に示された構成に戻ると、３２
ｘ３２スイッチングマトリクス用の出力リンクのアドレ
スが、タグバイトＴに属する５ビット(a4,a3,a2,a1,a0)
の情報フィールドで表され、該タグバイトＴは、ATM セ
ルのルーティング部にあることがわかる。セルのルーテ
ィング機能は、サブステージ０、１及び２のスイッチン
グ素子によりシーケンシャルに行われる。特に、サブス
テージ０のスイッチング素子は、夫々のタグバイトＴに
含まれるアドレスのビットa2,a1,a0を考慮することによ
りセルをルーティングし、サブステージ１のスイッチン
グ素子は、同じアドレスのビットa3,a2,a1によりルーテ
ィングする。一方、サブステージ２の素子は、情報フィ
ールドの（最）上位ビット(a4,a3,a2)を分析する。換言
すれば、各サブステージは、スイッチング情報を表すス
トリングのビットグループを使用する。このビットグル
ープは、隣接するサブステージで使用されるグループと
は１ビット異なり、最下位ビットから開始し（サブステ
ージ０）最上位ビット（サブステージ２）まで続く。

【００１７】上記例では、出力リンク１３(a4=0,a3=1,a
2=1,a1=0,a0=1)上に仮想ルーティングによりルーティン
グされるべきセルであって、３２個の入力リンクのどれ
か一つ上に存在する前記セルが、サブステージ１の素子
12又は13に接続されたその出力５(a2=1,a1=0,a0=1)に向
けてサブステージ０の素子によりルーティングされる。
サブステージ１のスイッチング素子は、サブステージ２
の素子２に接続されたその出力６(a3=1,a2=1,a1=0)に向
けてセルをルーティングする。後者の素子がタグの最上
位ビットを解釈して、出力リンク１３(OUTL13)が接続さ
れたその出力３(a4=0,a3=1,a2=1)に向けてセルをルーテ
ィングする。各基本素子に対して、マトリックスの構成
（１６ｘ１６，３２ｘ３２）及びサブステージの位置
（よって、並びにタグＴの解釈手順）が、初期化時に制
御マイクロプロセッサーによりプログラミングされる。

【００１８】（ルーティング）基本アーキテクチャにつ
いての所与の構成及び、タグ内のビットr1,r2 により示
される所与のルーティングに対して、本発明によるスイ
ッチングステージは、異なるタイプのルーティングに従
って動作できる。第１のタイプでは、全てのサブステー
ジがビットr1,r2 で示される、同じモード（仮想、ラン
ダム配送、除外リンク有り配送、又は可能ならマイクロ
プロセッサーに向かう抽出）で動作する。第２のタイプ
では、最後のサブステージのみがタグに示されるルーテ
ィングを行い、前のサブステージは特定の配送構成（以
下、「偶数／奇数配送」という）に従って動作する。簡
単のため、第１の解決策を「同種ルーティング(homogen
eous routing) 」といい、第２の解決策を「混合ルーテ
ィング(mixed routing) 」という。 （同種ルーティング）ルーティングモードに関する限り
は、同じ方法で各サブステージによりルーティングフィ
ールドが解釈されるが、１６ｘ１６及び３２ｘ３２アー
キテクチャの説明で示したように、出力リンクを決定す
るのに１ビットシフトされる。

【００１９】（混合ルーティング）図１と図２の相互接
続構成を調べることにより、マトリックスのサブステー
ジ０と１の間、及び３２ｘ３２マトリックスのサブステ
ージ１と２の間には、スイッチング素子の出力を次のサ
ブステージの素子の入力に接続し、且つ、偶数又は奇数
アドレスの４つのリンクが常に存在する。１６ｘ１６マ
トリックスのサブステージ０や３２ｘ３２マトリックス
のサブステージ０、１に属するスイッチング素子に対し
て、「混合ルーティング」はスイッチング情報フィール
ドで調べられたビットグループのうちの最下位ビットに
依存して、偶数又は奇数出力の間でセルのシーケンシャ
ル配送を行う。より特定的には、ビット「０」が偶数リ
ンク上の配送を、ビット「１」が奇数リンク上の配送を
生じさせる。最後のマトリックスサブステージのスイッ
チング素子に対しては常に、アドレスの３つの（最）上
位ビットによりルーティング手順が決められる。混合ル
ーティングが行われるスイッチングマトリックスは、同
種ルーティングを用いるマトリックスに対してトラフィ
ック性能が優れている。４つの出力間でセルを配送する
ことにより、共有出力メモリのような基本素子に存在す
るリソースを最適化でき、セルの損失状態を回避でき
る。このセル損失状態は、複数のセルについて、入力サ
ブステージの素子により考慮される３ビットアドレスフ
ィールドの内容が同じときに発生する。

【００２０】タグアドレスが１３(a4=0,a3=1,a2=1,a1=
0,a0=1)のセルを３２ｘ３２マトリックスで仮想スイッ
チングする例では、ルーティングは次のように行われ
る。サブステージ０の素子が、サブステージ１の素子12
又は13に接続された４つの奇数出力(a0=1)のどれか一つ
のセルを配送する。後者のサブステージのスイッチング
素子も同様に、サブステージ２の素子22に接続されたそ
の偶数出力(a1=0)の一つに向けてセルを配送する。後者
の素子は、タグの最上位ビットを解釈して、出力OUTL13
が接続されたその出力３(a4=0,a3=1,a2=1)に向けてセル
をルーティングする。タグアドレスが１３の除外リンク
有り配送によりセルがルーティングされるならば、上述
のようにサブステージ０及び１によりセルはルーティン
グされ、サブステージ２の素子22はリンク１３に接続さ
れたその出力３とは異なる出力上にセルをルーティング
するであろう。構造的な見地から、提案されている接続
構成により、上述のマルチチップモジュール技術を用い
ることにより、１つの基板（セラミック、ラミネートな
ど）上に複数の集積回路基本素子をマウントすることで
単一の物理コンポーネントを作ることができる。

【００２１】（ルーティング管理ロジック）上述のアー
キテクチャを構築するために、複製された基本コンポー
ネントは単独で又は既述の構成の一つで動作するように
設定されなければならない。従って、異なる状況でそれ
が使用できるようにするロジックが必要となる。このロ
ジックは、基本コンポーネント内で既に具体化されたも
のを用いることにより作られ、高速で且つ幾つかのゲー
トを用いなければならない。例として、効率的で高速な
ロジックの解決策が提案されている。前記ロジックの解
決策により、（例えば、マイクロプロセッサーにより）
初期化レベルで選択された構成に依存して、既述した全
構成を得ることができる。この場合、もし８ｘ８基本素
子が用いられているなら、３２ｘ３２容量が得られる。
提案された解決策は、より大きな容量への適用にも容易
に拡張できる。この点に関し、図３の機能ダイヤグラム
は、上述のイタリア特許出願の図２及びS.クラレット(C
laretto)他による論文の図３に複写された構造を理論上
は参照でき、基本コンポーネント内で如何にしてルーテ
ィング情報が管理されるかを説明している。図中、８つ
の入力リンクは、ILINK0 ... ILINK7 で示され、８つの
出力リンクは、OLINK0 ... OLINK7 で示される。

【００２２】特に、入力セルはブロックDECLINK 内で同
期化され、よって（マイクロプロセッサーに対してセル
を送るという抽出命令が与えられなければ）ブロックMR
MCに存在する共有メモリにストアーされる。この共有メ
モリは、ローテーションメモリ内での適当なパラレル化
の後またブロックMRMC内に含まれる。さらに、DECLINK
では、幾つかのセルフィールドのローカル処理が行われ
る。特に、ルーティングタグが処理され、情報Rnew（２
つのビットr2new とr1new からなり、ルーティングモー
ドに関係し、図１及び図２のビットr2とr1から得られ
る）及び後に説明する情報EVODD と共に、接続TAG81 上
をブロックATGIへ送られる。適当な瞬間にブロックMRMC
からセルが抽出される。ブロックOUTLINK により、素子
の内部速度（例えば、90MHz ) を、セルが送られる出力
リンクOLINK0 ... OLINK7 の速度であってマイクロプロ
セッサーによりプログラミングされた速度に適応化でき
る。MRMCに含まれる共有メモリに対するアドレスは、２
つのコンカレント状態機械によりブロックATGIで発生さ
れる。このうち一方の機械は、自由配置行列を管理して
書込アドレスを与える。もう一方の機械は、処理された
タグに基づいて適当な瞬間に正しい行列上に出力セルを
伝送し、共有メモリに対する読み出しアドレスを与え
る。これらのアドレスは、ADDROUT で示された接続上に
送られる。ルーティングタグの分析もブロックATGIで行
われる。ブロックATGIは、各入来セルに対して、出力リ
ンクの識別(identity)をメモリにストアーする。適当な
アルゴリズムにより関連バイト中のビットRnewを処理し
た後、セルが前記出力リンク上にスイッチングされる。

【００２３】特に、図４の構成は、情報TAG81 、Rnew及
びEVODD がブロックDECLINK 内で発生されるのを示して
いる。一方、図５のダイヤグラムは、ブロックATGIが情
報TAG81 、Rnew及びEVODD から開始して如何にして出力
タグ信号TAGOUTを発生するかを示す。この出力タグ信号
は、ADDROUT 接続を介してブロックMRMCを駆動する。上
述のように、マイクロプロセッサー・インターフェース
の状態及び命令レジスターを用いることにより、初期化
時に構成が定められる。適当なコーディングにより、動
作モード（単一ステージ／サブステージ）、ルーティン
グのタイプ（同種／混合）、構成（１６ｘ１６，３２ｘ
３２，・・・）、ステージ又はサブステージ（１，２，
３，・・・）が定められる。情報の関連項目が、図４中
100 で示されたインターフェースレジスタに含まれる構
成管理ロジックに対して、制御命令として送られる。図
４に関して説明したロジック（ここで、記号＜＞の間
は、現在の使用による関連ビットを示す）は、タグ情報
(TAG) 及びルーティングビット(r1,r2) が後続のロジッ
クにより適当な方法で解釈されるようにマスクする。マ
スクされたタグ値は、関連素子中でローカルレベルでの
み用いられることに留意すべきである。

【００２４】特に、素子が属するステージに基づいて選
択されるルーティングタグは、接続D INに到達する。ブ
ロックDEC71 はデコーディング・ロジックであり、ステ
ージ情報(STAGE) に基づいてタグ同期を選択しデータス
トレージクロック信号(CLK TAG) を発生する。この信号
により、スイッチング情報フィールド（D INのビット
７：３）及びタグのルーティングモードフィールド（ビ
ット２：１）を夫々２つのレジスター(REG1,REG2) にス
トレージさせる。ブロックr2 r1GENはデコーダーであ
り、信号CNTRの値に基づいて信号r2new とr1new を発生
する。信号CNTRは、構成、ルーティングタイプ、及び関
連のステージ／サブステージに依存し、信号r2new とr1
new は、マスクされたルーティング情報を含む。特に、 （ア）最後のサブステージでは、ブロックr2 r1GENは常
に受け取った値r2及びr1を送る。 （イ）全てのサブステージで、フィールドr2-r1 がセル
抽出を要求するならば、ブロックr2 r1GENはr2及びr1の
値を変えず、いずれにしても、MRMCからの読み込みはさ
せない。 （ウ）混合ルーティングの場合、最後のサブステージの
上流のサブステージのブロックr2 r1GENは、常にランダ
ム配送に対応する値を放出する。 （エ）同種ルーティングの場合、上流のサブステージの
ブロックr2 r1GENはr2とr1の値を変えない。

【００２５】マルチプレクサーMUX1,MUX2,MUX3は、タグ
ビット（a_i 、ここで i=0,1,...)のシフトを管理して実
際のタグ(TAG891)を発生する。マルチプレクサーは、２
つのビットパターン(ET0,ET1) により制御され、このビ
ットパターンは、ステージ／サブステージ識別及び同種
／混合タイプのルーティングをコード化し、インターフ
ェースレジスター100 から読み込むときに見ることがで
きる。換言すれば、例えば図２の上部に複製されたタグ
Ｔを参照すると、ラインET1,ET0 にある信号に基づいて
関連サブステージが夫々サブステージ０、サブステージ
１又はサブステージ２であるかどうかに依存して、３つ
のビットa2,a1,a0又はa3,a2,a1又はa4,a3,a2を出力ライ
ンTAG81 上に送らせる。ET0 の命令により、マルチプレ
クサーMUX4は信号EVODD を発生する。信号EVODD は、関
連サブステージが偶数／奇数配送で動作しなければなら
ないとき、適当なモジュロ−２(modulo-2)カウンターを
起動することにより偶数又は奇数リンク上へのセルのル
ーティングを制御する。既述のマスキング手順により、
モジュロ−２カウンタを追加することで、基本コンポー
ネント内に与えられた全体ルーティング管理ロジックが
使用できるようになる。このモジュロ−２カウンタによ
り、偶数又は奇数リンク上への分離配送が可能となる。

【００２６】図５は実際のルーティング・ロジックを示
す。セルがアドレス指定されるリンクは接続TAGOUT上に
示される。出力側からみて単純化するために、マルチプ
レクサーMUX5は、ブロックr2 r1GENにより発生された値
r2new 、r1new に従ってその３つの入力のうち１つを選
択する。特に、仮想スイッチングの場合には、前の構造
で適当に発生されたTAG81 の値が選択される。ランダム
配送の場合には、マルチプレクサーMUX6の出力が選択さ
れ、除外リンク有り配送の場合には、マルチプレクサー
MUX7の出力が選択される。ランダム配送は、次の３つの
カウンターで管理される。 （１）CN DIS（モジュロ−１カウンター）は、コンポー
ネントの８出力に対応する８つの値を周期的に発生し、
信号CLK DIS により更新される。 （２）CN EVEN （モジュロ−２カウンター、０に初期
化）は、コンポーネントの８出力全てを周期的に発生
し、信号CLK EVENにより更新される。 （３）CN ODD（モジュロ−カウンター、１に初期化）
は、奇数出力全てを周期的に発生し、信号CLK ODD によ
り更新される。 マルチプレクサーMUX6は、信号CNTR2 の値に基づいて上
記カウンターのうちの１つの出力を選択する。信号CNTR
2 は、ノーマル（ランダム）配送、偶数配送、又は奇数
配送を示す。信号CLK DIS 、CLK EVEN、CLK ODD 、CNTR
2 は、EVODD 及びCNTRの値に基づいてデコーディングロ
ジックCLK GEN 内で発生される（図４参照）。

【００２７】除外リンク有り配送は、カウンターCN DIS
を起動して回路INCRをインクリメントすることにより、
及びコンパレーターCOMPでCN DISの出力値と除外される
リンクの値を比較することにより発生される。もしこの
２つの値が一致すれば、マルチプレクサーMUX7はブロッ
クINCRによりインクリメントされた値を通過させ、一致
しなければ、CN DISの値を通過させる。ここで用いられ
ている「インクリメント」は、例えば「ダウンカウンタ
ー」の場合のように負のインクリメントをも示すことに
留意されたい。基本素子に必要なルーティング発生ロジ
ックに関しては、２つのカウンター(CN EVEN、CN ODD)
とマルチプレクサーMUX6のみが加えられる。もちろん、
本発明の原理が変わらない限りにおいては、これまで説
明してきたことに関してその構造上の詳細や具体化は本
発明の範囲を逸脱することなく広く変わり得る。

【図面の簡単な説明】

【図１】本発明により８ｘ８素子のスイッチング容量が
拡張されて１６ｘ１６スイッチングステージが作られる
様子を概略的に示す。

【図２】８ｘ８素子から３２ｘ３２スイッチングステー
ジ構造への本発明の拡張を概略的に示す。

【図３】本発明によりルーティング情報がスイッチング
ステージに含まれるコンポーネント内で管理される様子
を機能ブロック図として示す。

【図４】図３の幾つかの素子の構造や動作の詳細を機能
ブロック図として示す。

【図５】図３の幾つかの素子の構造や動作の詳細を機能
ブロック図として示す。

【符合の説明】

００，０１，０２，０３ スイッチング素子 １０，１１，１２，１３ スイッチング素子 ２０，２１，２２，２３ スイッチング素子 Ｔ タグ ＩＮＬ０．．．ＩＮＬ３１ 入力リンク ＯＵＴＬ０．．．ＯＵＴＬ３１ 出力リンク

フロントページの続き (72)発明者 ルチアーノ・ピラテイ イタリー国 トリノ、ヴイア・ソスペロ 123 (72)発明者 マウラ・トウロラ イタリー国 アルムセセ（トリノ）、ヴ イア・カステレツト 19／３ (56)参考文献 特開 平２−170745（ＪＰ，Ａ) 特開 平２−216934（ＪＰ，Ａ) 特開 平５−219111（ＪＰ，Ａ) 米国特許5043980（ＵＳ，Ａ) 国際公開93／6676（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28

Claims (32)

(57)【特許請求の範囲】
1. 【請求項１】 ２以上の複数の入力と出力を有するスイ
   ッチング素子の容量を拡張する方法であって、次の操作
   （１〜３）、 （１）少なくとも１対の前記スイッチング素子からなる
   出力サブステージ（１０，１１；２０，２１，２２，２
   ３）を形成する操作 （２）対応する少なくとも１対の前記スイッチング素子
   からなる、少なくとも第１入力サブステージ（００，０
   １；１０，１１，１２，１３）を前記出力サブステージ
   の上流に配置する操作、及び （３）前記出力サブステージ（１０，１１；２０，２
   １，２２，２３）及び前記少なくとも第１入力サブステ
   ージ（００，０１；１０，１１，１２，１３）内に含ま
   れるスイッチング素子を交差状に接続する操作であっ
   て、前記少なくとも第１入力サブステージ内のスイッチ
   ング素子の各対は、前記出力サブステージ内のスイッチ
   ング素子の夫々の対に接続され、前記少なくとも第１入
   力サブステージ内のスイッチング素子の偶数及び奇数出
   力は、前記出力サブステージ内のスイッチング素子の入
   力に順番に接続される、前記操作を含み、 入力及び出力サブステージを構築する前記スイッチング
   素子が、単一の非ブロッキングステージに属し、ルーテ
   ィングのために単一のルーティングタグを使用し、該タ
   グは、単一素子から成るステージを介したルーティング
   を支配する同一のルーティングタグであり、スイッチン
   グネットワークの他のステージで用いられるタグとは異
   なり、前記タグは、第１ビットグループ（ａ０−ａ３；
   ａ０−ａ４）と第２ビットグループ（ｒ０−ｒ１）を含
   み、それぞれのビットグループは、スイッチング情報、
   及びステージ内で実行され得る複数のルーティングモー
   ドのうちの一つを表す、 ことを特徴とする 前記スイッチング素子の容量を拡張す
   る方法。
2. 【請求項２】 （１）前記スイッチング素子の複数対で
   前記出力サブステージ（２０，２１，２２，２３）を形
   成する操作であって、従って、前記少なくとも第１入力
   サブステージ（１０，１１，１２，１３）は、対応する
   複数対の前記スイッチング素子を含む、前記操作 （２）前記第１入力サブステージ（１０，１１，１２，
   １３）の上流に少なくとも第２入力サブステージ（０
   ０，０１，０２，０３）を配置する操作、及び （３）前記第１入力サブステージ（１０，１１，１２，
   １３）及び前記少なくとも第２入力サブステージ（０
   ０，０１，０２，０３）内に含まれるスイッチング素子
   を交差状に接続する操作であって、前記少なくとも第２
   入力サブステージ内のスイッチング素子の各対は、前記
   少なくとも第１入力サブステージ内のスイッチング素子
   の夫々の対に接続され、前記少なくとも第２入力サブス
   テージのスイッチング素子の偶数及び奇数出力は、前記
   第１入力サブステージ内のスイッチング素子の入力に順
   番に接続される前記操作をも含み、 上流のサブステージ内のスイッチング素子の出力に接続
   するために、前記交差接続においては、下流のサブステ
   ージのスイッチング素子との接続のためのペアリング関
   係が存在するスイッチング素子により形成された対を除
   外することを特徴とする請求項１に記載の方法。
3. 【請求項３】 前記サブステージのうちの夫々の１つに
   含まれるスイッチング素子が、前記ストリングの夫々の
   ビットグループを操作し、このビットグループでは、少
   なくとも１ビットが他のサブステージ内のスイッチング
   素子が操作するビットグループとは異なることを特徴と
   する請求項２に記載の方法。
4. 【請求項４】 前記スイッチング素子が、夫々８ｘ８又
   は１６ｘ１６スイッチング素子であり、前記所定ストリ
   ングが、夫々少なくとも４（ａ０−ａ３）又は少なくと
   も５（ａ０−ａ４）のスイッチング情報ビットからなる
   ことを特徴とする請求項２に記載の方法。
5. 【請求項５】 前記全てのサブステージ内のスイッチン
   グ素子が、同じルーティングモードにより同種的に動作
   することを特徴とする請求項１乃至４のいずれか一項に
   記載の方法。
6. 【請求項６】 前記サブステージのスイッチング素子
   が、仮想ルーティング、ランダム配送ルーティング、除
   外リンク有り配送ルーティングから選択されたルーティ
   ングモードで同種的に動作することを特徴とする請求項
   ５に記載の方法。
7. 【請求項７】 前記スイッチング素子が、第１及び少な
   くとも第２ルーティングモードで動作するように構成さ
   れ、前記サブステージの少なくとも一つ内の素子が、前
   記少なくとも第２ルーティングモードで動作し、一方、
   他のサブステージの素子は、前記第１ルーティングモー
   ドで動作することを特徴とする請求項１乃至４のいずれ
   か一項に記載の方法。
8. 【請求項８】 前記スイッチング素子が、配送モードで
   ある前記第１ルーティングモードで、並びに仮想ルーテ
   ィング、ランダム配送ルーティング、及び除外リンク有
   り配送ルーティングから選択された少なくとも第２ルー
   ティングで動作するように構成されていることを特徴と
   する請求項７に記載の方法。
9. 【請求項９】 前記サブステージのうちの前記少なくと
   も一つが、前記出力サブステージ（１０，１１；２０，
   ２１，２２，２３）であることを特徴とする請求項７又
   は８に記載の方法。
10. 【請求項１０】 前記他のサブステージの素子が、夫々
    のビットグループを操作し、このビットグループにおい
    ては、１ビットが配送を実現するために夫々偶数か又は
    奇数出力の選択を決めることを特徴とする請求項３、８
    又は９に記載の方法。
11. 【請求項１１】 除外リンク有り配送の場合に、除外動
    作が前記出力サブステージにおいて行われることを特徴
    とする請求項９又は１０に記載の方法。
12. 【請求項１２】 前記スイッチング素子が、スイッチン
    グされるべきＡＴＭセルストリームからのセル抽出機能
    を含むことを特徴とする請求項１乃至１１のいずれか一
    項に記載の方法。
13. 【請求項１３】 前記サブステージの各々のレベルにお
    いて、以下の操作（１〜２）、 （１）前記第２ビットグループを処理して夫々のルーテ
    ィングモードを識別する操作 （２）前記夫々のルーティングモードに従って前記第１
    ビットグループを異なる方法で処理する操作を含むこと
    を特徴とする請求項１乃至４のいずれか一項に記載の方
    法。
14. 【請求項１４】 前記サブステージの各々のレベルで、
    以下の操作（ａ〜ｃ）、 （ａ）前記第２ビットグループが関連サブステージに対
    し仮想ルーティングを識別するとき、前記第１ビットグ
    ループ内で夫々のビットサブセットを識別することによ
    り前記第１ビットグループを処理する操作であって、ビ
    ットサブセットは、夫々のサブステージにより行われる
    仮想ルーティング機能を識別する、前記操作 （ｂ）前記第２ビットグループが関連サブステージに対
    し配送ルーティングを識別するとき、偶数又は奇数配送
    機能（ＥＶＯＤＤ）を識別することにより前記第１ビッ
    トグループを処理し、前記配送機能（ＥＶＯＤＤ）の偶
    数又は奇数特性に依存して偶数又は奇数カウント（ＣＮ
    ＯＤＤ，ＣＮ ＥＶＥＮ）によりルーティング機能を
    発生する操作 （ｃ）前記第２ビットグループが関連サブステージに対
    し除外配送ルーティングを識別するとき、上記操作
    （ａ）に従って、除外値として前記夫々のビットサブセ
    ットを使用することにより前記第１ビットグループを処
    理する操作を含むことを特徴とする請求項３、８又は１
    ３に記載の方法。
15. 【請求項１５】 前記操作（ｃ）が以下の操作（１〜
    ３）、 （１）夫々のカウント値（ＣＮ ＤＩＳ）を発生する操
    作 （２）前記夫々のカウント値と前記夫々のビットサブセ
    ットを比較する操作、及び （３）前記比較が一致している場合、前記カウント値を
    インクリメントし（ＩＮＣＲ）、前記インクリメントさ
    れたカウント値を用いて夫々のサブステージで行われる
    ルーティング機能を識別する操作を含むことを特徴とす
    る請求項１４に記載の方法。
16. 【請求項１６】 前記他のサブステージの素子が、夫々
    のルーティングモードを配送ルーティングとして識別す
    ることにより前記第２ビットグループを処理することを
    特徴とする請求項９又は１３に記載の方法。
17. 【請求項１７】 各々が２以上の複数の入力と出力を有
    する複数のスイッチング素子から構築された非ブロッキ
    ングスイッチングステージであって、 （１）少なくとも一対の前記スイッチング素子からなる
    出力サブステージ（１０，１１；２０，２１，２２，２
    ３） （２）前記出力サブステージの上流に置かれ、対応する
    少なくとも一対の前記スイッチング素子を含む少なくと
    も第１入力サブステージ（００，０１；１０，１１，１
    ２，１３）であって、前記出力サブステージ（１０，１
    １；２０，２１，２２，２３）内及び前記少なくとも第
    １入力サブステージ（００，０１；１０，１１，１２，
    １３）内に含まれるスイッチング素子が、互いに交差状
    に接続され、前記少なくとも第１入力サブステージ内の
    スイッチング素子の各対は、前記出力サブステージ内の
    スイッチング素子の夫々の一対に接続され、前記少なく
    とも第１入力サブステージのスイッチング素子の偶数及
    び奇数出力は、前記出力サブステージのスイッチング素
    子の入力に順番に接続されている、前記少なくとも第１
    入力サブステージ（００，０１；１０，１１，１２，１
    ３）を含み、 入力及び出力サブステージを構築する前記スイッチング
    素子が、ルーティングのために単一のルーティングタグ
    を使用し、該タグは、単一素子から成るステージを介し
    たルーティングを支配する同一のルーティングタグであ
    り、スイッチングネットワークの他のステージで用いら
    れるタグとは異なり、前記タグは、第１ビットグループ
    （ａ０−ａ３；ａ０−ａ４）と第２ビットグループ（ｒ
    ０−ｒ１）を含み、それぞれのビットグループは、スイ
    ッチング情報、及びステージ内で実行され得る複数のル
    ーティングモードのうちの一つを表す、 ことを特徴とする前記スイッチングステージ。
18. 【請求項１８】 （ア）前記出力サブステージ（２０，
    ２１，２２，２３）が、複数対の前記スイッチング素子
    からなり、従って、前記少なくとも第１入力サブステー
    ジ（１０，１１，１２，１３）が、対応する複数の前記
    スイッチング素子からなり、そして（イ）少なくとも第
    ２入力サブステージ（００，０１，０２，０３）が前記
    第１入力サブステージ（１０，１１，１２，１３）の上
    流に設けられ、前記第１入力サブステージ（１０，１
    １，１２，１３）及び前記少なくとも第２入力ステージ
    （００，０１，０２，０３）内に含まれるスイッチング
    素子が、お互いに交差状に接続され、 前記少なくとも第２入力サブステージ内のスイッチング
    素子の各対が、前記少なくとも第１入力サブステージ内
    のスイッチング素子の夫々の対に接続され、前記少なく
    とも第２入力サブステージ内のスイッチング素子の偶数
    及び奇数出力が、前記第１入力サブステージのスイッチ
    ング素子の入力に順番に接続され、 前記交差状接続においては、上流のサブステージ内のス
    イッチング素子の出力への接続から、前記ステージ内の
    下流サブステージのスイッチング素子との接続について
    のペアリング関係が存在するスイッチング素子により形
    成された対を除外することを特徴とする請求項１７に記
    載のスイッチングステージ。
19. 【請求項１９】 前記サブステージの夫々の一つ内に含
    まれるスイッチング素子が、前記ストリングの夫々のビ
    ットグループを操作し、このグループは他のサブステー
    ジのスイッチング素子が操作するビットグループとは少
    なくとも１ビット異なることを特徴とする請求項１８に
    記載のスイッチングステージ。
20. 【請求項２０】 前記スイッチング素子が、８ｘ８素子
    又は１６ｘ１６素子であり、前記所定のストリングが、
    夫々少なくとも４つ（ａ０−ａ３）又は少なくとも５つ
    （ａ０−ａ４）のスイッチング情報ビットからなること
    を特徴とする請求項１８に記載のスイッチングステー
    ジ。
21. 【請求項２１】 前記所与の数の入力と出力が、全ての
    サブステージ（０，１；０，１，２）に対して同じであ
    ることを特徴とする請求項１７乃至２０のいずれか一項
    に記載のスイッチングステージ。
22. 【請求項２２】 少なくとも２つのサブステージを含
    み、このサブステージにおいては、スイッチング素子
    は、第１及び少なくとも第２ルーティングモードで動作
    するように構成されていることを特徴とする請求項１７
    乃至２１のいずれか一項に記載のスイッチングステー
    ジ。
23. 【請求項２３】 前記第１ルーティングモードは、配送
    ルーティングであり、前記少なくとも第２ルーティング
    モードは、仮想ルーティング、ランダム配送ルーティン
    グ、及び除外リンク有り配送ルーティングから選択され
    ることを特徴とする請求項２２に記載のスイッチングス
    テージ。
24. 【請求項２４】 前記出力サブステージ（１０，１１；
    ２０，２１，２２，２３）が、前記少なくとも第２ルー
    ティングモードで動作し、一方、他のサブステージの素
    子は、前記第１ルーティングモードで動作することを特
    徴とする請求項２２又は２３に記載のスイッチングステ
    ージ。
25. 【請求項２５】 前記スイッチング素子が、スイッチン
    グされるべきＡＴＭセルストリームからのセル抽出の機
    能を含むことを特徴とする請求項１７乃至２４のいずれ
    か一項に記載のスイッチングステージ。
26. 【請求項２６】 前記素子が、前記第２ビットグループ
    に応答し且つ前記第２ビットグループに依存して前記第
    １ビットグループを異なる方法で処理する処理手段を含
    むことを特徴とする請求項１７乃至２１のいずれか一項
    に記載のスイッチングステージ。
27. 【請求項２７】 前記処理手段が、第１選択手段（ＭＵ
    Ｘ１−ＭＵＸ３）を含み、これらの第１選択手段は、前
    記第１ビットグループが送られて前記第１ビットグルー
    プ内で夫々のビットサブセットを識別し、このサブセッ
    トは、夫々のサブステージにより行われるルーティング
    機能を識別することを特徴とする請求項２６に記載のス
    イッチングステージ。
28. 【請求項２８】 前記第１グループの夫々のビットに応
    答する偶数／奇数区別素子（ＭＵＸ４，ＣＬＫ ＧＥ
    Ｎ）、奇数及び偶数カウントをそれぞれ供給する第１及
    び第２カウンティング手段（ＣＮ ＯＤＤ，ＣＮ ＥＶ
    ＥＮ）、前記偶数／奇数区別素子により制御されて（Ｅ
    ＶＯＤＤ，ＣＮＴＲ２）配送ルーティング機能として選
    択する第２選択手段（ＭＵＸ６）を含み、 前記第１又は前記第２カウンティング手段の出力が、前
    記第１グループの前記夫々のビットの値に夫々依存する
    ことを特徴とする請求項２６又は２７に記載のスイッチ
    ングステージ。
29. 【請求項２９】 比較手段（ＣＯＭＰ）が、前記第１選
    択手段（ＭＵＸ１−ＭＵＸ３）に接続され、 前記第２ビットグループが夫々のサブステージに対し除
    外リンク有り配送ルーティングを識別するとき、比較手
    段が起動されて前記夫々のビットサブセットを夫々のサ
    ブステージのルーティング機能として使用することを除
    外することを特徴とする請求項２７に記載のスイッチン
    グステージ。
30. 【請求項３０】 追加のカウンター（ＣＮ ＤＩＳ）を
    含み、その出力が、前記比較手段内の前記夫々のビット
    サブセットと比較され、 前記追加のカウンターは、前記追加カウンター（ＣＮ
    ＤＩＳ）の出力と前記夫々のビットサブセットが等しく
    ない場合及び等しい場合それぞれにおいて、前記追加カ
    ウンター（ＣＮ ＤＩＳ）のカウント値をインクリメン
    トするインクリメント手段（ＩＮＣＲ）、及び前記夫々
    のビットサブセットか又は前記インクリメントされたカ
    ウント値を夫々のサブステージのルーティング機能とし
    て選択する第３選択手段（ＭＵＸ７）に接続されること
    を特徴とする請求項２９に記載のスイッチングステー
    ジ。
31. 【請求項３１】 第４選択手段（ＭＵＸ５）を含み、こ
    の第４選択手段は、前記第２ビットグループに応答し、
    前記第１ビットグループを処理した結果として次のも
    の、 （１）前記第１選択手段（ＭＵＸ１，ＭＵＸ２，ＭＵＸ
    ３）の出力 （２）前記第２選択手段（ＭＵＸ６）の出力 （３）前記第３選択手段（ＭＵＸ７）の出力 を選択するように構成されていることを特徴とする請求
    項２７、２８又は３０に記載のスイッチングステージ。
32. 【請求項３２】 少なくとも前記入力サブステージ（１
    ０，１１，１２，１３；００，０１，０２，０３）にお
    いて、スイッチング素子が、前記第２ビットグループに
    応答する処理装置（ｒ２ ｒ１ＧＥＮ）を含み、前記装
    置は、前記第２ビットグループを処理してランダム配送
    ルーティングとして夫々のルーティングモードを識別す
    ることを特徴とする請求項２３、２４又は２６に記載の
    スイッチングステージ。