JP3000524B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3000524B2 JP10154718A JP15471898A JP3000524B2 JP 3000524 B2 JP3000524 B2 JP 3000524B2 JP 10154718 A JP10154718 A JP 10154718A JP 15471898 A JP15471898 A JP 15471898A JP 3000524 B2 JP3000524 B2 JP 3000524B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に抵
抗回路と不揮発性メモリーを有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】図５および図６に従来の半導体装置の断
面図を示す。図５では電気的書き換え可能な不揮発性メ
モリー(Electrically Erasable Programmable Read Onl
y Memory：以下ＥＥＰＲＯＭと略す)および抵抗体は１
層の多結晶シリコンから構成されている。図６ではＥＥ
ＰＲＯＭは１層の多結晶シリコンから構成され、抵抗体
は拡散層で構成されている。
【０００３】
【発明が解決しようとする課題】上記の従来の半導体装
置において、ＥＥＰＲＯＭは１層多結晶シリコンから構
成されており、特にそのコントロールゲートが拡散層で
形成されているためセルサイズが大きく、高集積化が困
難であるという欠点を有している。また、図５にあるよ
うに抵抗体を多結晶シリコンで構成する場合、この多結
晶シリコンはＭＯＳトランジスターのゲート電極も兼ね
るため膜厚は３０００Åから５０００Åと比較的厚く、
従って高精度を保ちつつ高抵抗化するのは難しいという
欠点を有している。また図６にあるように拡散層で抵抗
体を構成する場合、基板との間の寄生容量が多結晶シリ
コンの場合より大きく、かつ抵抗体に印加される電圧に
より拡散層側への空乏層幅の伸びが変わるため、抵抗値
が電圧依存性を持つという問題も有している。
【０００４】本発明は上記課題を解消してセルサイズの
小さいＥＥＰＲＯＭと高精度かつ安定した抵抗体を同時
に同一基板上に形成する製造方法を提供することを目的
とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。 （１） 半導体基板中に逆導電型の第一の拡散層を形成
する工程と、前記半導体基板上に第一の絶縁膜を形成す
る工程と、前記第一の拡散層上の前記第一の絶縁膜の一
部を除去する工程と、前記第一の絶縁膜除去部に前記第
一の絶縁膜より薄い第二の絶縁膜を形成する工程と、第
一の多結晶シリコン膜を形成する工程と、前記第一の多
結晶シリコン膜に１×１０19atoms/cm3以上の濃度の不
純物をドーピングする工程と、前記第一の多結晶シリコ
ン膜をパターニングする工程と、前記半導体基板中に逆
導電型の第二の拡散層を形成する工程と、前記第一の多
結晶シリコン膜領域の上を含む前記半導体基板の表面に
第三の絶縁膜を形成する工程と、前記第三の絶縁膜上に
１００Å〜１５００Åの第二の多結晶シリコン膜を形成
する工程と、前記第二の多結晶シリコン膜中に不純物を
１×１０15〜5×１０19atoms/cm3ドーピングする工程
と、前記第二の多結晶シリコン膜をパターニングする工
程と、前記第二の多結晶シリコン膜の一部ないし全域に
１×１０19atoms/cm3以上の不純物をドーピングする工
程と、前記半導体基板中に逆導電型の第三の拡散層を形
成する工程とからなる半導体装置の製造方法。
【０００６】（２） 前記第二の多結晶シリコン膜の一
部ないし全域に１×１０19atoms/cm 3以上の不純物をド
ーピングする工程と、前記半導体基板中に逆導電型の前
記第三の拡散層を形成する工程とが同時であることを特
徴とする半導体装置の製造方法。 （３） 前記第一の多結晶シリコンの膜厚は３０００Å
から５０００Åであり、かつ前記第一の多結晶シリコン
の導電型はＮ型であり、かつ前記第一の多結晶シリコン
のシート抵抗は１０Ω／□から５０Ω／□であることを
特徴とする半導体装置の製造方法。
【０００７】（４） 前記パターニングされた第一の多
結晶シリコンの側壁にサイドウォール絶縁膜を設けるこ
とを特徴とする半導体装置の製造方法。
【０００８】
【発明の実施の形態】以下本発明の実施の形態を図面に
基づいて説明する。図１は本発明の半導体装置の一実施
例を示す模式的断面図である。半導体基板１０１中に基
板とは逆導電型の拡散層１０２、１０３、１０４が形成
され、半導体基板１０１上にはゲート絶縁膜１０５とト
ンネル絶縁膜１０６を有し、それらの絶縁膜上には第１
の多結晶シリコンから成るセレクトゲート１０７とフロ
ーティングゲート１０８が形成され、さらにフローティ
ングゲート１０８上には絶縁膜１０９を介して第２の多
結晶シリコンから成るコントロールゲート１１０が形成
され、上記の要素から成るＥＥＰＲＯＭセルが形成され
る。
【０００９】一方、フィールド絶縁膜１１１上には高抵
抗領域１１２と低抵抗領域１１３を有する第２の多結晶
シリコンから成る抵抗体１１４が形成される。図１にお
いて、ＥＥＰＲＯＭのコントロールゲート１１０は第２
の多結晶シリコンにより形成されており、第１の多結晶
シリコンから成るフローティングゲート１０８上に積層
されているためＥＥＰＲＯＭのセルサイズをコンパクト
にすることが可能となっている。
【００１０】更に、抵抗体１１４は第２の多結晶シリコ
ンから形成されているが、この第２の多結晶シリコンの
膜厚を５００Åから１５００Åと、通常のゲート電極や
配線等に使用される多結晶シリコンの膜厚３０００Åか
ら５０００Åより薄くしておくことで、抵抗体１１４の
抵抗値を高く保ちつつ、かつ高精度にすることが可能と
なる。多結晶シリコンの膜厚が厚い場合には、抵抗値を
高くするために、多結晶シリコン中に導入する不純物の
濃度を少なくしておく必要があるが、その際、不純物導
入装置のばらつきや多結晶シリコンの膜厚、結晶サイズ
のばらつきに対して抵抗値は非常にセンシティブにな
る。一方、多結晶シリコンの膜厚が薄い場合には、多結
晶シリコン中に導入する不純物の濃度を或る程度多くし
ておいても比較的高い抵抗値、例えばシート抵抗値で１
０ｋΩ／□程度の抵抗値を得られるので、抵抗値のばら
つきを小さく抑えることが可能となる。
【００１１】また、抵抗体１１４は周囲を比較的厚いフ
ィールド絶縁膜１１１および層間絶縁膜で囲まれている
ため、周囲の配線や基板等からの電気的影響を受けづら
く安定した特性を示す。特に本抵抗体１１４を用いて電
圧を分割するようなケースにおいて有効である。図２は
本発明の製造方法を示す工程順断面図である。
【００１２】図２(ａ)は半導体基板１０１上にゲート絶
縁膜１０５とフィールド絶縁膜１１１を形成した後フォ
トリソグラフィー法とイオン注入法により、半導体基板
１０１とは逆導電型の拡散層であるトンネルドレイン１
０２を形成した様子を示す。ＥＥＰＲＯＭは通常Ｎ型の
ＭＯＳで構成されるためこのトンネルドレイン１０２
は、例えば砒素イオンを５×１０13／ｃｍ2から５×１
０14／ｃｍ2程度のドーズ量でイオン注入することで形
成される。もちろん砒素の代りにＮ型の不純物であるリ
ンイオンを用いても同等の効果が得られる。
【００１３】次に、図２(ｂ)に示すようにトンネルドレ
イン１０２上に、フォトリソグラフィー法とウェットエ
ッチング法によりゲート絶縁膜１０５を選択的に除去し
た後、酸化炉にて１００Å前後のトンネル絶縁膜１０６
を形成する。次に図２(ｃ)は、ＣＶＤ法（Chemical Vap
or Deposition）により第１の多結晶シリコンを３００
０Åから５０００Åの膜厚で絶縁膜上に被着し、拡散炉
中もしくはイオン注入法によりリン原子を第１の多結晶
シリコン中に１×１０20／ｃｍ3前後導入してＮ型にし
た後、フォトリソグラフィー法とドライエッチング法に
より第１の多結晶シリコンをパターンニングしてフロー
ティングゲート１０８並びにセレクトゲート１０７を形
成し、さらにフォトリソグラフィー法とイオン注入法に
よりＮ型の薄い拡散層１０３を形成した様子を示してい
る。このＮ型の薄い拡散層１０３はＥＥＰＲＯＭの書き
込みや消去の際、セルに印加される２０Ｖ前後の電圧に
耐えうるよう電界を緩和するために必要な拡散層であ
り、そのため例えばリン原子もしくは砒素原子を用いて
１×１０13／ｃｍ2から５×１０14／ｃｍ2と比較的濃度
の低いドーズ量で形成を行う。さらに電界緩和の効果を
あげるために、イオン注入後拡散炉にて拡散を行うケー
スもある。
【００１４】次に図２(ｄ)に示すように第１の多結晶シ
リコン上に絶縁膜１０９を形成した後、 ＣＶＤ法によ
り第２の多結晶シリコンを５００Åから１５００Åの膜
厚で絶縁膜上に被着する。この絶縁膜１０９は第１の多
結晶シリコンを酸化する方法、もしくはＣＶＤ法により
酸化膜もしくは窒化膜を第１の多結晶シリコン上に被着
する方法、もしくはそれらの方法の組み合わせにより形
成される。
【００１５】ＥＥＰＲＯＭの書き込みや消去の際の効率
をあげるために、所謂フローティングゲート１０８と後
に形成されるコントロールゲートの容量結合比をできる
だけ大きい値にする必要があるが、通常この絶縁膜１０
９の容量は酸化膜換算で２００Åから９００Å相当の容
量にする。次に図２(ｅ)に示すように、所望の抵抗体の
抵抗値が得られるようイオン注入法により第２の多結晶
シリコン中に不純物を導入した後、フォトリソグラフィ
ー法とドライエッチング法により第２の多結晶シリコン
をパターニングしてコントロールゲート１１０と抵抗体
１１４を形成し、コントロールゲート１１０の低抵抗化
と抵抗体１１４の低抵抗領域１１３さらに濃い拡散層１
０４形成のためにフォトレジストをパターニングして第
２の多結晶シリコン並びに半導体基板１０１中に選択的
に不純物を導入する。抵抗体１１４の高抵抗領域１１２
に導入する不純物は、例えばリン原子を用い５×１０14
／ｃｍ2程度のドーズ量でシート抵抗値１０ｋΩ／□前
後の値となる。もちろんリン原子の代りに砒素原子を使
用しても同等の効果は得られ、また抵抗体１１４をＮ型
ではなくＰ型の抵抗体にする場合はボロンもしくはＢＦ
２イオンを導入すればよい。ただしＰ型の抵抗体を形成
する場合には低抵抗領域１１３もＰ型にする必要があ
り、この時はコントロールゲート１１０の低抵抗化およ
びＥＥＰＲＯＭの濃い拡散層１０４の形成と低抵抗領域
１１３の形成は同時には行えない。コントロールゲート
１１０の低抵抗化およびＥＥＰＲＯＭの濃い拡散層１０
４さらに抵抗体１１４がＮ型の場合の低抵抗領域１１３
は、例えば砒素イオンを用いて１×１０15／ｃｍ2から
１×１０16／ｃｍ2のドーズ量でイオン注入することで
形成される。また抵抗体１１４がＰ型の場合の低抵抗領
域１１３の形成は半導体がＣＭＯＳであるならば、その
ＰＭＯＳのソースおよびドレインとの同時形成が可能と
なり、例えばＢＦ2イオンを用い５×１０15／ｃｍ2程度
のドーズ量で成し遂げられる。
【００１６】図３は本発明の別の製造方法を示す工程順
断面図である。図３(ａ)は半導体基板１０１上にゲート
絶縁膜１０５とトンネル絶縁膜１０６とフィールド絶縁
膜１１１と第１の多結晶シリコンによるフローティング
ゲート１０８とセレクトゲート１０７と、半導体基板１
０１中にトンネルドレイン１０２と薄い拡散層１０３を
形成した後、フローティングゲート１０８とセレクトゲ
ート１０７の側壁に所謂サイドーウォール１１７を形成
した様子を示している。サイドウォール１１７は、例え
ばＣＶＤ法により絶縁膜を２０００Åから６０００Å被
着した後、異方性のドライエッチング法でエッチングす
ることにより、パターニングされた第１の多結晶シリコ
ンの側壁に選択的に形成することが可能である。ＥＥＰ
ＲＯＭに書き込みや消去を行う際２０Ｖ程度の電圧がセ
ルに印加されるが、この電圧に耐えうるよう電界を緩和
するために薄い拡散層１０３の濃い拡散層１０４に対す
るオーバーラップ量を大きくしておく必要があり、その
ためには薄い拡散層１０３を熱処理により拡散するのが
簡便ではあるが、その場合所謂サーマルバジッドにより
トンネル絶縁膜１０６の膜質を損ねる場合がある。極力
熱処理を行わずかつ薄い拡散層１０３の濃い拡散層１０
４に対するオーバーラップ量を大きくするためにサイド
ウォール１１７の形成は有効である。そのため図３に示
す製造方法を用いる場合も有る。
【００１７】次に図３(ｂ)に示すように絶縁膜１０９と
第２の多結晶シリコンにより抵抗体１１４とフローティ
ングゲート１１０および濃い拡散層１０４を形成する。
これらは図２を用いて説明した製造法と同様な工程を経
ることで形成される。次に本発明の応用例を図４を用い
て説明する。図４(ａ)は電圧を分圧するブリーダー抵抗
回路１１８と一定電圧を供給する基準電圧発生回路１１
９と比較器１２０から成る所謂電圧検出回路を示す。こ
のブリーダー抵抗回路１１８は基準電圧発生回路１１９
の値が製造ロットごとにばらついても常に一定電圧を検
出できるよう、またユーザーによっては検出電圧の設定
値は異なるがそれらに対応可能であるよう可変となって
いる。
【００１８】図４(b)に本発明を応用したブリーダー抵
抗回路を示している。抵抗１２１に平行にＭＯＳトラン
ジスター１２２が組まれており、そのＭＯＳトランジス
ター１２２の入力信号は不揮発性記憶回路１２３から供
給される。この様な構成とすることで設定値を複数回変
更することが可能となる。この抵抗１２１に本発明によ
る第２の多結晶シリコンを用いた抵抗体を使用し、不揮
発性記憶回路に本発明による２層の多結晶シリコンから
成るＥＥＰＲＯＭを用いることで、抵抗体は安定かつ高
精度であり、またＥＥＰＲＯＭセルはコンパクトである
ため、高分解能かつ高機能な半導体装置を安価に提供す
ることが可能となる。
【００１９】
【発明の効果】上述したように、本発明による半導体装
置の製造方法により、抵抗体と不揮発性メモリーを有す
る半導体装置において、不揮発性メモリーのセレクトゲ
ートとフローティングゲートを比較的膜厚の厚い第１の
多結晶シリコンで形成し、不揮発性メモリーのコントロ
ールゲートと抵抗体を比較的膜厚の薄い第２の多結晶シ
リコンで形成することで、セルサイズの小さい不揮発性
メモリーと高精度かつ安定した抵抗体を同時に提供する
ことが可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の一実施例を示す
模式的断面図。
【図２】図２は、本発明の半導体装置の製造方法を示す
工程順断面図。
【図３】図３は、本発明の半導体装置の別の製造方法を
示す工程順断面図。
【図４】図４は、本発明の応用例を示す図。
【図５】図５は、従来の半導体装置の実施例を示す模式
的断面図。
【図６】図６は、従来の半導体装置の別の実施例を示す
模式的断面図。
【符号の説明】
１０１ 半導体基板 １０２ トンネルドレイン １０３ 薄い拡散層 １０４ 濃い拡散層 １０５ ゲート絶縁膜 １０６ トンネル絶縁膜 １０７ セレクトゲート １０８ フローティングゲート １０９ 絶縁膜 １１０ コントロールゲート １１１ フィールド絶縁膜 １１２ 高抵抗領域 １１３ 低抵抗領域 １１４ 抵抗体 １１５ 第２多結晶シリコン １１６ フォトレジスト １１７ サイドスペーサー １１８ ブリーダー抵抗回路 １１９ 基準電圧発生回路 １２０ 比較器 １２１ 抵抗 １２２ ＭＯＳトランジスター １２３ 不揮発性記憶回路 ２０１ 拡散層によるコントロールゲート ２０２ トンネルドレイン ２０３ 拡散層 ２０４ 抵抗用拡散層 ２０５ 拡散を用いた抵抗体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 21/822 H01L 27/04 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ゲート絶縁膜１０５とフィールド絶縁膜
    １１１が形成された一導電型の半導体基板１０１にフォ
    トリソグラフィとイオン注入により逆導電型の拡散層で
    あるトンネルドレイン１０２を形成する工程と、前記ト
    ンネルドレイン１０２にフォトリソグラフィとエッチン
    グによりゲート絶縁膜１０５を形成し、前記ゲート絶縁
    膜の一部を除去しトンネル絶縁膜１０６を形成する工程
    と、第１の多結晶シリコン膜を前記ゲート絶縁膜１０５
    と前記トンネル絶縁膜１０６上に被覆する工程と、前記
    第１の多結晶シリコン膜に不純物をドーピングする工程
    と、前記第１の多結晶シリコン膜をパターニングしてフ
    ローティングゲート１０８とセレクトゲート１０７を形
    成する工程と、前記フローティングゲート１０８の両脇
    に半導体基板１０１に逆導電型の薄い拡散層１０３を形
    成する工程と、前記フローティングゲート１０８と前記
    セレクトゲート１０７の上に第１の絶縁膜１０９を形成
    する工程と、ＣＶＤ法により第２の多結晶シリコン膜を
    被覆形成する工程と、前記第２の多結晶シリコン膜に不
    純物をドーピングする工程と、フォトリソグラフィとエ
    ッチングにより第２の多結晶シリコン膜をパターニング
    して第１の絶縁膜上にコントロールゲート１１０と前記
    フィールド絶縁膜１１１上に抵抗体１１４を形成する工
    程と、フォトリソグラフィにより前記抵抗体１１４の両
    端部１１３と前記コントロールゲート１１０を低抵抗化
    するため、そして前記薄い拡散層に濃い拡散層１０４を
    形成するために、更に不純物をドーピングする工程とか
    らなることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第２の多結晶シリコン膜の一部ない
    し全域に１×１０19atoms/cm3以上の不純物をドーピン
    グする工程と、前記半導体基板中に逆導電型の前記第三
    の拡散層を形成する工程とが同時であることを特徴とす
    る請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記第一の多結晶シリコンの膜厚は３０
    ００Åから５０００Åであり、かつ前記第一の多結晶シ
    リコンの導電型はＮ型であり、かつ前記第一の多結晶シ
    リコンのシート抵抗は１０Ω／□から５０Ω／□である
    ことを特徴とする請求項１記載の半導体装置の製造方
    法。
  4. 【請求項４】 前記パターニングされた第１の多結晶シ
    リコンの側壁にサイドウォール絶縁膜を設けることを特
    徴とする請求項１記載の半導体装置の製造方法。
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