JP3022017B2 - 集積回路 - Google Patents
集積回路Info
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- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、さらに
詳しくはテスト容易な集積回路に関する。
詳しくはテスト容易な集積回路に関する。
【０００２】
【従来の技術】集積度の向上に伴い、集積回路の論理機
能試験がますます困難になってきている。この問題を解
決するために提案されている方法の一つに、テスト機能
をチップ内部に組み込むＢＩＳＴ法がある。このＢＩＳ
Ｔ法の実現法に関しては、様々な方法が提案されている
が、ほとんどが組合せ回路に対するものであり、順序回
路に対する提案は少ない。順序回路に対してＢＩＳＴ法
を適用したものとしては、図５に示すものが知られてい
る（藤原秀男著 ロジック・テスティング・アンド・デ
ザイン・フォー・テスタビリティ（Ｌｏｇｉｃ Ｔｅｓ
ｔｉｎｇ ａｎｄＤｅｓｉｇｎ ｆｏｒ Ｔｅｓｔａｂ
ｉｌｉｔｙ）、ＭＩＴプレス発行、２６１頁）。図５に
示した方法はスキャンパス設計された順序回路にＢＩＳ
Ｔ法を適用したものである。
能試験がますます困難になってきている。この問題を解
決するために提案されている方法の一つに、テスト機能
をチップ内部に組み込むＢＩＳＴ法がある。このＢＩＳ
Ｔ法の実現法に関しては、様々な方法が提案されている
が、ほとんどが組合せ回路に対するものであり、順序回
路に対する提案は少ない。順序回路に対してＢＩＳＴ法
を適用したものとしては、図５に示すものが知られてい
る（藤原秀男著 ロジック・テスティング・アンド・デ
ザイン・フォー・テスタビリティ（Ｌｏｇｉｃ Ｔｅｓ
ｔｉｎｇ ａｎｄＤｅｓｉｇｎ ｆｏｒ Ｔｅｓｔａｂ
ｉｌｉｔｙ）、ＭＩＴプレス発行、２６１頁）。図５に
示した方法はスキャンパス設計された順序回路にＢＩＳ
Ｔ法を適用したものである。
【０００３】図５において、被テスト回路５０の原始入
力にテストパターンを印加する疑似ランダムパターン発
生器５１と、被テスト回路５０のスキャンチェインにテ
ストパターンを印加さる疑似ランダムパターン発生器５
２と、被テスト回路５０の原始出力からのテスト出力を
圧縮する多入力出力圧縮器５３と、被テスト回路５０の
スキャンチェインからの出力を圧縮する一入力出力圧縮
器５４とが示されている。また、被テスト回路５０は一
般のスキャン設計された論理回路と同様に、スキャン動
作モードと、通常動作モードとを持つ。
力にテストパターンを印加する疑似ランダムパターン発
生器５１と、被テスト回路５０のスキャンチェインにテ
ストパターンを印加さる疑似ランダムパターン発生器５
２と、被テスト回路５０の原始出力からのテスト出力を
圧縮する多入力出力圧縮器５３と、被テスト回路５０の
スキャンチェインからの出力を圧縮する一入力出力圧縮
器５４とが示されている。また、被テスト回路５０は一
般のスキャン設計された論理回路と同様に、スキャン動
作モードと、通常動作モードとを持つ。
【０００４】図５をもとに動作を説明する。まず、被テ
スト回路５０は、スキャン動作モードに設定され、スキ
ャンチェインにテストパターンを供給する疑似ランダム
パターン発生器５２により発生された１番目のテストパ
ターンがスキャンインされ、スキャンチェインを構成す
る各フリップフロップにテストパターンがセットされ
る。次に回路は通常動作モードに戻され、通常の回路入
力に別の疑似ランダムパターン発生器５１からテストパ
ターンが印加される。このテストパターンと各フリップ
フロップにセットされたテストパターンで回路動作が行
なわれ、その結果が各フリップフロップに取り込まれる
と同時に被テスト回路５０の原始出力からのテスト出力
が多入力出力圧縮器５３に入力される。この状態で被テ
スト回路５０は再びスキャン動作モードにセットされ、
各フリップフロップの内容がスキャンテインからシフト
アウトされ、順次一入力出力圧縮器５４に入力される。
この時、同時に疑似ランダムパターン発生器５２により
発生された次のテストパターンがスキャンチェインを利
用して各フリップフロップにシフトインされる。以下、
１パターン目と同じ動作が繰り返され、原始出力からの
出力が多入力出力圧縮器５３で圧縮され、スキャンチェ
インから読みだされた各フリップフロップの内容は一入
力圧縮器５４に入力され圧縮される。すべてのテストパ
ターンが印加された後、多入力出力圧縮器５３及び一入
力出力圧縮器５４の内容が期待値と比較され良否が判定
される。
スト回路５０は、スキャン動作モードに設定され、スキ
ャンチェインにテストパターンを供給する疑似ランダム
パターン発生器５２により発生された１番目のテストパ
ターンがスキャンインされ、スキャンチェインを構成す
る各フリップフロップにテストパターンがセットされ
る。次に回路は通常動作モードに戻され、通常の回路入
力に別の疑似ランダムパターン発生器５１からテストパ
ターンが印加される。このテストパターンと各フリップ
フロップにセットされたテストパターンで回路動作が行
なわれ、その結果が各フリップフロップに取り込まれる
と同時に被テスト回路５０の原始出力からのテスト出力
が多入力出力圧縮器５３に入力される。この状態で被テ
スト回路５０は再びスキャン動作モードにセットされ、
各フリップフロップの内容がスキャンテインからシフト
アウトされ、順次一入力出力圧縮器５４に入力される。
この時、同時に疑似ランダムパターン発生器５２により
発生された次のテストパターンがスキャンチェインを利
用して各フリップフロップにシフトインされる。以下、
１パターン目と同じ動作が繰り返され、原始出力からの
出力が多入力出力圧縮器５３で圧縮され、スキャンチェ
インから読みだされた各フリップフロップの内容は一入
力圧縮器５４に入力され圧縮される。すべてのテストパ
ターンが印加された後、多入力出力圧縮器５３及び一入
力出力圧縮器５４の内容が期待値と比較され良否が判定
される。
【０００５】
【発明が解決しようとする課題】前述したように従来例
では、被テスト回路５０の原始入力、スキャン入力にそ
れぞれ別の疑似ランダムパターン発生器からの出力を用
いてテストしている。つまり、基本的にスキャンテスト
を行なっており、その入力パターンが疑似ランダムパタ
ーンに置き換えられただけである。従って、原始入力に
１パターン印加するたびに、スキャンチェインされた全
フリップフロップに初期値データをセットし、またフリ
ップフロップに取り込まれたデータを読みだす必要があ
る。初期値のセットと取り込まれたデータの読みだしは
同時におこなえるので、結局１パターンのテストパター
ンを印加するために、スキャンフリップフロップ数のク
ロックの印加が要求されることになる。一般にランダム
パターンを用いたテストではアルゴリズミックに導出さ
れたパターンを用いたテストに較べて、多くのパターン
を必要とする。従って、従来の方法ではテストに膨大な
時間がかかるという問題点がある。さらに原始入出力用
と、スキャン入出力用に別のテスト用ハードウェアが必
要で、ハードウェアオーバヘッドが大きいという問題点
もある。
では、被テスト回路５０の原始入力、スキャン入力にそ
れぞれ別の疑似ランダムパターン発生器からの出力を用
いてテストしている。つまり、基本的にスキャンテスト
を行なっており、その入力パターンが疑似ランダムパタ
ーンに置き換えられただけである。従って、原始入力に
１パターン印加するたびに、スキャンチェインされた全
フリップフロップに初期値データをセットし、またフリ
ップフロップに取り込まれたデータを読みだす必要があ
る。初期値のセットと取り込まれたデータの読みだしは
同時におこなえるので、結局１パターンのテストパター
ンを印加するために、スキャンフリップフロップ数のク
ロックの印加が要求されることになる。一般にランダム
パターンを用いたテストではアルゴリズミックに導出さ
れたパターンを用いたテストに較べて、多くのパターン
を必要とする。従って、従来の方法ではテストに膨大な
時間がかかるという問題点がある。さらに原始入出力用
と、スキャン入出力用に別のテスト用ハードウェアが必
要で、ハードウェアオーバヘッドが大きいという問題点
もある。
【０００６】本発明の目的は、前述の従来技術の問題点
を改善し、テスト時間が短く、かつ付加ハードウェア量
の少ないＢＩＳＴテスト可能な集積回路を提供すること
にある。
を改善し、テスト時間が短く、かつ付加ハードウェア量
の少ないＢＩＳＴテスト可能な集積回路を提供すること
にある。
【０００７】
【課題を解決するための手段】本発明の第１の発明は、
スキャン設計された集積回路において、被テスト回路の
原始入力及びスキャン入力にテストパターンを供給する
テストパターン発生器と、前記被テスト回路の原始出力
及びスキャン出力を入力とするテスト出力圧縮器とを備
えたことを特徴とする。
スキャン設計された集積回路において、被テスト回路の
原始入力及びスキャン入力にテストパターンを供給する
テストパターン発生器と、前記被テスト回路の原始出力
及びスキャン出力を入力とするテスト出力圧縮器とを備
えたことを特徴とする。
【０００８】本発明の第２の発明は、前記第１の発明の
集積回路において、スキャンフリップフロップは、少な
くとも前記集積回路の通常の動作から得られるデータと
前記フリップフロップの前段のスキャンフリップフロッ
プの出力との排他的論理和を入力として持つことを特徴
とする。
集積回路において、スキャンフリップフロップは、少な
くとも前記集積回路の通常の動作から得られるデータと
前記フリップフロップの前段のスキャンフリップフロッ
プの出力との排他的論理和を入力として持つことを特徴
とする。
【０００９】
【実施例】以下に図面を用いて本発明を詳細に説明す
る。図１は本発明の第１の実施例の集積回路を示すブロ
ック図である。図１において、本実施例は、テストパタ
ーン発生器１１が疑似ランダムパターンを発生すること
が可能な線形帰還シフトレジスタで構成されており、テ
スト出力圧縮器１２は多入力符号解析器で構成されてい
る。これらのテストパターン発生器１１及びテスト出力
圧縮器１２は、通常動作時には単なる入力レジスタ及び
出力レジスタとして動作する。また本実施例におけるス
キャンフリップフロップの具体例を、図２に示す。
る。図１は本発明の第１の実施例の集積回路を示すブロ
ック図である。図１において、本実施例は、テストパタ
ーン発生器１１が疑似ランダムパターンを発生すること
が可能な線形帰還シフトレジスタで構成されており、テ
スト出力圧縮器１２は多入力符号解析器で構成されてい
る。これらのテストパターン発生器１１及びテスト出力
圧縮器１２は、通常動作時には単なる入力レジスタ及び
出力レジスタとして動作する。また本実施例におけるス
キャンフリップフロップの具体例を、図２に示す。
【００１０】図２において、スキャンチェインのｊ番目
のスキャンフリップフロップが示しており、マルチプレ
クサ２２の制御信号ＣＭＵＸが論理“０”の時、通常の
動作モードであり、通常のデータ入力ＤＩＮｊがＤ型フ
リップフロップ（Ｄ−Ｆ／Ｆ）２０に入力される。マル
チプレクサ２２の制御信号ＣＭＵＸが論理“１”の時、
テストモードであり、排他的論理和ゲート２１の出力が
Ｄ−Ｆ／Ｆ２０に入力される。排他的論理和ゲート２１
は通常のデータ入力ＤＩＮｊと前段のＦ／Ｆ（図示せ
ず）の出力ＤＯＵＴｊ−１の出力を入力としている。
のスキャンフリップフロップが示しており、マルチプレ
クサ２２の制御信号ＣＭＵＸが論理“０”の時、通常の
動作モードであり、通常のデータ入力ＤＩＮｊがＤ型フ
リップフロップ（Ｄ−Ｆ／Ｆ）２０に入力される。マル
チプレクサ２２の制御信号ＣＭＵＸが論理“１”の時、
テストモードであり、排他的論理和ゲート２１の出力が
Ｄ−Ｆ／Ｆ２０に入力される。排他的論理和ゲート２１
は通常のデータ入力ＤＩＮｊと前段のＦ／Ｆ（図示せ
ず）の出力ＤＯＵＴｊ−１の出力を入力としている。
【００１１】さて本実施例において、通常動作時は、図
１のテストパターン発生器１１は前述のように単なる入
力レジスタとして動作し、テスト出力圧縮器１２は単な
る出力レジスタとして動作する。そして図２に示したス
キャンフリップフロップはマルチプレクサ２２の制御信
号ＣＭＵＸが論理“０”に制御され、通常のＤ−Ｆ／Ｆ
として動作する。従って本集積回路は所望の機能を果た
す。
１のテストパターン発生器１１は前述のように単なる入
力レジスタとして動作し、テスト出力圧縮器１２は単な
る出力レジスタとして動作する。そして図２に示したス
キャンフリップフロップはマルチプレクサ２２の制御信
号ＣＭＵＸが論理“０”に制御され、通常のＤ−Ｆ／Ｆ
として動作する。従って本集積回路は所望の機能を果た
す。
【００１２】次にテスト時であるが、リセット信号φＲ
を活性化することにより、各スキャンフリップフロップ
の初期化を行なった後、テストパターン発生器１１にク
ロック信号ＣＬＫが入力され、疑似ランダムパターンが
発生される。発生されたテストパターンは、被テスト回
路１０の原始入力に印加されるだけでなく、スキャンチ
ェイン入力にも印加される。被テスト回路１０は所望の
論理動作を行い、その結果が原始出力から出力されテス
ト出力圧縮器１２に入力される。また被テスト回路１０
内の各スキャンフリップフロップはマルチプレクサ２２
の制御信号ＣＭＵＸが論理“１”に制御されるので、被
テスト回路１０の原始入力に印加されたパターンと初期
化された各フリップフロップの値によって行なわれる通
常論理動作の結果と、スキャンチェインの前段のスキャ
ンフリップフロップの出力の排他的論理和が入力され
る。スキャンチェインの先頭のフリップフロップには印
加されたパターンに対する通常論理動作の結果とスキャ
ン入力から入力されたテストパターン入力との排他的論
理和が入力され、スキャンチェインの最後尾のフリップ
フロップの出力は原始出力と同様テスト出力圧縮器１２
に入力される。以下同様の動作が所定のテストパターン
が印加されるまで繰り返される。所定数のテストパター
ンが印加されると、被テスト回路１０の原始出力とスキ
ャンチェイン出力を圧縮したテスト出力圧縮器１２の内
容が読みだされ、予め用意された期待値と比較され、一
致していれば正常、不一致ならば故障と判定される。
を活性化することにより、各スキャンフリップフロップ
の初期化を行なった後、テストパターン発生器１１にク
ロック信号ＣＬＫが入力され、疑似ランダムパターンが
発生される。発生されたテストパターンは、被テスト回
路１０の原始入力に印加されるだけでなく、スキャンチ
ェイン入力にも印加される。被テスト回路１０は所望の
論理動作を行い、その結果が原始出力から出力されテス
ト出力圧縮器１２に入力される。また被テスト回路１０
内の各スキャンフリップフロップはマルチプレクサ２２
の制御信号ＣＭＵＸが論理“１”に制御されるので、被
テスト回路１０の原始入力に印加されたパターンと初期
化された各フリップフロップの値によって行なわれる通
常論理動作の結果と、スキャンチェインの前段のスキャ
ンフリップフロップの出力の排他的論理和が入力され
る。スキャンチェインの先頭のフリップフロップには印
加されたパターンに対する通常論理動作の結果とスキャ
ン入力から入力されたテストパターン入力との排他的論
理和が入力され、スキャンチェインの最後尾のフリップ
フロップの出力は原始出力と同様テスト出力圧縮器１２
に入力される。以下同様の動作が所定のテストパターン
が印加されるまで繰り返される。所定数のテストパター
ンが印加されると、被テスト回路１０の原始出力とスキ
ャンチェイン出力を圧縮したテスト出力圧縮器１２の内
容が読みだされ、予め用意された期待値と比較され、一
致していれば正常、不一致ならば故障と判定される。
【００１３】本実施例に示した如く、スキャンフリップ
フロップの内容は、テスト時に前段のフリップフロップ
の出力と回路の通常論理動作の結果との両方を反映して
いる。従って、スキャンチェインに含まれるスキャンフ
リップフロップはテスト出力圧縮器１２と同等の機能を
果たしていることになり、さらにこの出力をテストパタ
ーンとしても利用しているのである。
フロップの内容は、テスト時に前段のフリップフロップ
の出力と回路の通常論理動作の結果との両方を反映して
いる。従って、スキャンチェインに含まれるスキャンフ
リップフロップはテスト出力圧縮器１２と同等の機能を
果たしていることになり、さらにこの出力をテストパタ
ーンとしても利用しているのである。
【００１４】本発明の第２の実施例の集積回路のブロッ
ク図を、図３に示す。前記第１の実施例は、スキャンチ
ェインを本来のスキャンテストの用途には使用すること
ができなかったが、本第の実施例はそれを可能にしたも
のである。
ク図を、図３に示す。前記第１の実施例は、スキャンチ
ェインを本来のスキャンテストの用途には使用すること
ができなかったが、本第の実施例はそれを可能にしたも
のである。
【００１５】図３において、本実施例の第１の実施例と
相違する点は、テストパターン発生器３１と被テスト回
路３０のスキャンチェイン入力との間に、マルチプレク
サ３３を挿入し、制御信号Ｃ３１を切り替えることによ
り、スキャン入力端子Ｓｉｎからのデータをスキャンチ
ェインに与えるようにした点と、スキャンチェイン出力
をスキャン出力端子Ｓｏｕｔでも観測できるようにした
点とである。また、これにともない、使用するスキャン
フリップフロップも、図４に示した構成のものを用い
る。
相違する点は、テストパターン発生器３１と被テスト回
路３０のスキャンチェイン入力との間に、マルチプレク
サ３３を挿入し、制御信号Ｃ３１を切り替えることによ
り、スキャン入力端子Ｓｉｎからのデータをスキャンチ
ェインに与えるようにした点と、スキャンチェイン出力
をスキャン出力端子Ｓｏｕｔでも観測できるようにした
点とである。また、これにともない、使用するスキャン
フリップフロップも、図４に示した構成のものを用い
る。
【００１６】図４に示したスキャンフリップフロップ
は、図２に示したスキャンフリップフロップにもう一つ
マルチプレクサ４１を付加し、通常のスキャンモードを
設けたものである。つまり、マルチプレクサ４１の制御
信号Ｃ４１を論理“１”に制御し、マルチプレクサ４２
の制御信号Ｃ４２を論理“１”に制御することにより、
前段のＦ／Ｆの出力ＯＵＴｊ−１をＤ−Ｆ／Ｆ４０に取
り込むことができ、通常のスキャンモードが実現でき
る。
は、図２に示したスキャンフリップフロップにもう一つ
マルチプレクサ４１を付加し、通常のスキャンモードを
設けたものである。つまり、マルチプレクサ４１の制御
信号Ｃ４１を論理“１”に制御し、マルチプレクサ４２
の制御信号Ｃ４２を論理“１”に制御することにより、
前段のＦ／Ｆの出力ＯＵＴｊ−１をＤ−Ｆ／Ｆ４０に取
り込むことができ、通常のスキャンモードが実現でき
る。
【００１７】また、通常動作モードは制御信号Ｃ４１を
論理“０”にすることにより実現でき、本実施例による
ＢＩＳＴモードは制御信号Ｃ４１を論理“１”に、制御
信号Ｃ４２を論理“０”に制御することにより実現でき
る。従って、第１の実施例で説明したテスト時の動作は
本第２の実施例でも全く同様に実現できる。つまり、本
実施例では第１の実施例にさらにスキャンモードテスト
機能が付加されているのである。これにより、ＢＩＳＴ
機能を用いてランダムパターンにより高速にテストした
後、未検出で残った少数の故障に対してスキャン機能を
アルゴリズミックに導出したテストパターンを用いてテ
ストすることができ、より高性能なテストが提供でき
る。
論理“０”にすることにより実現でき、本実施例による
ＢＩＳＴモードは制御信号Ｃ４１を論理“１”に、制御
信号Ｃ４２を論理“０”に制御することにより実現でき
る。従って、第１の実施例で説明したテスト時の動作は
本第２の実施例でも全く同様に実現できる。つまり、本
実施例では第１の実施例にさらにスキャンモードテスト
機能が付加されているのである。これにより、ＢＩＳＴ
機能を用いてランダムパターンにより高速にテストした
後、未検出で残った少数の故障に対してスキャン機能を
アルゴリズミックに導出したテストパターンを用いてテ
ストすることができ、より高性能なテストが提供でき
る。
【００１８】前記第１，第２の実施例は、前記の構成を
採用することにより、従来技術における問題点を改善し
ている。即ち、本実施例によれば、テスト時にスキャン
チェインされる各フリップフロップに前段のフリップフ
ロップの出力と被テスト回路の通常動作から得られるデ
ータの排他的論理和が入力される。従って、各フリップ
フロップの内容は前段のデータつまり、テストパターン
と、回路通常動作出力の両方によって決定されることに
なり、実効的にテスト出力圧縮器として動作することに
なる。さらにこの出力をテストパターンとして利用する
ことにより、テストパターン発生器としての機能も持た
せているのである。これにより、スキャンチェインに毎
回テストデータをセットする必要がなくなり、テスト時
間の短縮と、ハードウェアオーバヘッドの削減が可能に
なる。つまり、本実施例では、スキャンチェインされた
フリップフロップに一つの機能のみを受け持たせるので
なく、同時に二つの機能を受け持たせることにより、テ
スト時間の短縮と、ハードウェアオーバヘッドの削減を
同時に可能にしているのである。
採用することにより、従来技術における問題点を改善し
ている。即ち、本実施例によれば、テスト時にスキャン
チェインされる各フリップフロップに前段のフリップフ
ロップの出力と被テスト回路の通常動作から得られるデ
ータの排他的論理和が入力される。従って、各フリップ
フロップの内容は前段のデータつまり、テストパターン
と、回路通常動作出力の両方によって決定されることに
なり、実効的にテスト出力圧縮器として動作することに
なる。さらにこの出力をテストパターンとして利用する
ことにより、テストパターン発生器としての機能も持た
せているのである。これにより、スキャンチェインに毎
回テストデータをセットする必要がなくなり、テスト時
間の短縮と、ハードウェアオーバヘッドの削減が可能に
なる。つまり、本実施例では、スキャンチェインされた
フリップフロップに一つの機能のみを受け持たせるので
なく、同時に二つの機能を受け持たせることにより、テ
スト時間の短縮と、ハードウェアオーバヘッドの削減を
同時に可能にしているのである。
【００１９】
【発明の効果】以上述べたように、本発明の集積回路
は、少ない面積オーバヘッドでテストパターン数の少な
いＢＩＳＴテスト可能の集積回路が得られるという効果
がある。
は、少ない面積オーバヘッドでテストパターン数の少な
いＢＩＳＴテスト可能の集積回路が得られるという効果
がある。
【図１】本発明の第１の実施例の集積回路を示すブロッ
ク図である。
ク図である。
【図２】図１に示した実施例で用いるスキャンフリップ
フロップのブロック図である。
フロップのブロック図である。
【図３】本発明の第２の実施例の集積回路を示すブロッ
ク図である。
ク図である。
【図４】第２の実施例で用いるスキャンフリップフロッ
プのブロック図である。
プのブロック図である。
【図５】従来のＢＩＳＴテスト容易な集積回路を示すブ
ロック図である。
ロック図である。
１０，３０，５０ 被テスト回路 １１，３１ テストパターン発生器 １２，３２ テスト出力圧縮器 ５１，５２ 疑似ランダムパターン発生器 ５３ 多入力出力圧縮器 ５４ 一入力出力圧縮器 ２０，４０ Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ） ２１，４３ 排他的論理和ゲート ２２，３３，４１，４２ マルチプレクサ ＣＭＵＸ，Ｃ３１，Ｃ４１，Ｃ４２ 制御信号 Ｓｉｎ スキャン入力端子 Ｓｏｕｔ スキャン出力端子 ＣＬＫ クロック信号 φＲ リセット信号 ＤＩＮｊ 通常のデータ入力 ＤＯＵＴｊ 出力 ＤＯＵＴｊ−１ 前段のＦ／Ｆ出力
Claims (2)
- 【請求項１】 スキャン設計された集積回路において、
被テスト回路の原始入力及びスキャン入力にテストパタ
ーンを供給するテストパターン発生器と、前記被テスト
回路の原始出力及びスキャン出力を入力とするテスト出
力圧縮器とを備えたことを特徴とする集積回路。 - 【請求項２】 前記請求項１に記載の集積回路におい
て、スキャンフリップフロップは、少なくとも前記集積
回路の通常の動作から得られるデータと前記フリップフ
ロップの前段のスキャンフリップフロップの出力との排
他的論理和を入力として持つことを特徴とする集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000442A JP3022017B2 (ja) | 1993-01-06 | 1993-01-06 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000442A JP3022017B2 (ja) | 1993-01-06 | 1993-01-06 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06201780A JPH06201780A (ja) | 1994-07-22 |
| JP3022017B2 true JP3022017B2 (ja) | 2000-03-15 |
Family
ID=11473924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000442A Expired - Fee Related JP3022017B2 (ja) | 1993-01-06 | 1993-01-06 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022017B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW484016B (en) | 1999-07-28 | 2002-04-21 | Hitachi Ltd | Semiconductor integrated circuit and recording medium |
| JP3446124B2 (ja) | 2001-12-04 | 2003-09-16 | 科学技術振興事業団 | 高速入出力装置を備えた半導体集積回路装置の試験方法及び試験装置 |
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