JP3024726B2 - ハーフキラー回路 - Google Patents
ハーフキラー回路Info
- Publication number
- JP3024726B2 JP3024726B2 JP5320622A JP32062293A JP3024726B2 JP 3024726 B2 JP3024726 B2 JP 3024726B2 JP 5320622 A JP5320622 A JP 5320622A JP 32062293 A JP32062293 A JP 32062293A JP 3024726 B2 JP3024726 B2 JP 3024726B2
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- JP
- Japan
- Prior art keywords
- signal
- synchronizing signal
- pulse
- gate
- edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ハーフキラー回路に係
り、より詳細には、テレビジョン映像信号のディジタル
処理に使用するシステムクロックの精度を向上させるた
め、ＶＴＲの映像信号等で顕著なスキューパルスの的確
な検出に関する。
り、より詳細には、テレビジョン映像信号のディジタル
処理に使用するシステムクロックの精度を向上させるた
め、ＶＴＲの映像信号等で顕著なスキューパルスの的確
な検出に関する。
【０００２】
【従来の技術】ＶＴＲで再生した映像信号中の同期信号
にはスキュー（水平周期の不連続性）が含まれる場合が
ある。一方、再生映像信号の水平同期信号はシステムク
ロックを発生するＰＬＬ回路（位相同期回路）の基準信
号となる。そのため、上記再生映像信号から複合同期信
号（水平及び垂直の各同期信号と等価パルスとからな
る）を分離し、更に該複合同期信号から水平同期信号を
取り出す必要がある。従来、前記複合同期信号から水平
同期信号を得る方法として「ハーフキラー処理（1/2 Ｈ
キラー処理）回路」が多く使用されている。従来のハー
フキラー処理回路は複合同期信号全体をハーフキラー処
理することで垂直同期信号及び等価パルスを取り除き水
平同期信号のみを得るものである。しかし、複合映像信
号にスキュー成分（パルス）が含まれているとハーフキ
ラー処理回路はこのスキューパルスを打ち消し、次の水
平同期パルスをスキューパルスとして誤認する可能性が
ある。この誤認を生じると前記ＰＬＬ回路の基準信号と
しての安定性が害されることから一定期間不安定となる
システムクロックの安定収束への遅れの原因となる。
にはスキュー（水平周期の不連続性）が含まれる場合が
ある。一方、再生映像信号の水平同期信号はシステムク
ロックを発生するＰＬＬ回路（位相同期回路）の基準信
号となる。そのため、上記再生映像信号から複合同期信
号（水平及び垂直の各同期信号と等価パルスとからな
る）を分離し、更に該複合同期信号から水平同期信号を
取り出す必要がある。従来、前記複合同期信号から水平
同期信号を得る方法として「ハーフキラー処理（1/2 Ｈ
キラー処理）回路」が多く使用されている。従来のハー
フキラー処理回路は複合同期信号全体をハーフキラー処
理することで垂直同期信号及び等価パルスを取り除き水
平同期信号のみを得るものである。しかし、複合映像信
号にスキュー成分（パルス）が含まれているとハーフキ
ラー処理回路はこのスキューパルスを打ち消し、次の水
平同期パルスをスキューパルスとして誤認する可能性が
ある。この誤認を生じると前記ＰＬＬ回路の基準信号と
しての安定性が害されることから一定期間不安定となる
システムクロックの安定収束への遅れの原因となる。
【０００３】
【発明が解決しようとする課題】従って、不安定となっ
たシステムクロックの安定収束を短時間に行うためには
スキューパルスを的確に検出する必要がある。本発明
は、かかる要請に鑑みてなされたものであり、システム
クロックの安定収束を短時間に行うためにスキューパル
スを的確に検出するようにしたハーフキラー回路を提供
することを目的とする。
たシステムクロックの安定収束を短時間に行うためには
スキューパルスを的確に検出する必要がある。本発明
は、かかる要請に鑑みてなされたものであり、システム
クロックの安定収束を短時間に行うためにスキューパル
スを的確に検出するようにしたハーフキラー回路を提供
することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、ＰＬＬ回路に
おける電圧制御発振部で発生されるシステムクロックを
分周した水平周期の比較信号を使用し、水平同期信号と
垂直同期信号及び等価パルスが含まれてなる複合同期信
号の該垂直同期信号と等価パルスとが存在する期間に一
致したブランクパルスを生成するブランクパルス生成手
段と、前記複合同期信号に係る水平同期信号と垂直同期
信号及び等価パルスのエッジを検出するエッジ検出手段
と、前記ブランクパルス生成手段によるブランクパルス
とエッジ検出手段により検出したエッジ信号とからブラ
ンクパルス期間の垂直同期信号と等価パルスとを消失さ
せ、同期間内の水平同期信号のエッジ信号のみを抽出す
る第１の水平同期信号抽出手段と、前記複合同期信号と
ブランクパルス生成手段によるブランクパルスとからブ
ランクパルス期間以外の期間の水平同期信号のエッジ信
号を検出する第２の水平同期信号抽出手段と、前記第１
の水平同期信号抽出手段及び第２の水平同期信号抽出手
段によるそれぞれのエッジ信号とを加算する加算手段と
で構成し、前記ブランクパルス期間外の所定範囲に発生
するスキューパルスを消失させることなく検出するよう
にしたハーフキラー回路を提供するものである。
おける電圧制御発振部で発生されるシステムクロックを
分周した水平周期の比較信号を使用し、水平同期信号と
垂直同期信号及び等価パルスが含まれてなる複合同期信
号の該垂直同期信号と等価パルスとが存在する期間に一
致したブランクパルスを生成するブランクパルス生成手
段と、前記複合同期信号に係る水平同期信号と垂直同期
信号及び等価パルスのエッジを検出するエッジ検出手段
と、前記ブランクパルス生成手段によるブランクパルス
とエッジ検出手段により検出したエッジ信号とからブラ
ンクパルス期間の垂直同期信号と等価パルスとを消失さ
せ、同期間内の水平同期信号のエッジ信号のみを抽出す
る第１の水平同期信号抽出手段と、前記複合同期信号と
ブランクパルス生成手段によるブランクパルスとからブ
ランクパルス期間以外の期間の水平同期信号のエッジ信
号を検出する第２の水平同期信号抽出手段と、前記第１
の水平同期信号抽出手段及び第２の水平同期信号抽出手
段によるそれぞれのエッジ信号とを加算する加算手段と
で構成し、前記ブランクパルス期間外の所定範囲に発生
するスキューパルスを消失させることなく検出するよう
にしたハーフキラー回路を提供するものである。
【０００５】
【作用】ＰＬＬ回路の電圧制御発振部で発生されるシス
テムクロックを分周した水平周期の比較信号を使用して
ブランクパルスを生成する。このブランクパルスは垂直
帰線期間内の等価パルスと垂直同期パルスとの期間に位
相が合ったパルスであり、同パルスを使用して下記の２
つの処理を行う。一つの処理は、ハーフキラー処理（1/
2 Ｈキラー処理）をこのブランクパルス期間のみについ
て行わしめる。この処理により、垂直帰線期間内の水平
同期信号（エッジ信号）が得られ、等価パルス及び垂直
同期信号は消失する。また、スキューパルスは垂直帰線
期間外にあるために消失しない。他の処理は前記ブラン
クパルスで複合同期信号にマスクをかけ、マスクをかけ
た期間以外の水平同期信号（エッジ信号）を得る。上記
２つの処理を行った信号を合成することにより最終的に
全期間の水平同期信号（エッジ信号）を得る。
テムクロックを分周した水平周期の比較信号を使用して
ブランクパルスを生成する。このブランクパルスは垂直
帰線期間内の等価パルスと垂直同期パルスとの期間に位
相が合ったパルスであり、同パルスを使用して下記の２
つの処理を行う。一つの処理は、ハーフキラー処理（1/
2 Ｈキラー処理）をこのブランクパルス期間のみについ
て行わしめる。この処理により、垂直帰線期間内の水平
同期信号（エッジ信号）が得られ、等価パルス及び垂直
同期信号は消失する。また、スキューパルスは垂直帰線
期間外にあるために消失しない。他の処理は前記ブラン
クパルスで複合同期信号にマスクをかけ、マスクをかけ
た期間以外の水平同期信号（エッジ信号）を得る。上記
２つの処理を行った信号を合成することにより最終的に
全期間の水平同期信号（エッジ信号）を得る。
【０００６】
【実施例】以下、図面に基づいて本発明によるハーフキ
ラー回路を説明する。図１は本発明によるハーフキラー
回路の一実施例を示す要部ブロック図、図２は図１を説
明するためのタイミングチャートであり、図１のＡ〜Ｋ
の符号を付した箇所の原理波形図である。図１におい
て、１は同期分離部であり、複合映像信号S1から複合同
期信号S2及び垂直同期信号S3を分離する。該複合同期信
号S2は図２（Ａ）に示すように水平同期信号（イ）、垂
直同期信号（ロ）、等価パルス（ハ）、更にスキューパ
ルス（ニ）が含まれている場合には同パルスを含めた信
号である。なお、スキューパルスは図示のように一般に
垂直同期信号の５〜８Ｈ（水平周期）の範囲内に発生す
る。
ラー回路を説明する。図１は本発明によるハーフキラー
回路の一実施例を示す要部ブロック図、図２は図１を説
明するためのタイミングチャートであり、図１のＡ〜Ｋ
の符号を付した箇所の原理波形図である。図１におい
て、１は同期分離部であり、複合映像信号S1から複合同
期信号S2及び垂直同期信号S3を分離する。該複合同期信
号S2は図２（Ａ）に示すように水平同期信号（イ）、垂
直同期信号（ロ）、等価パルス（ハ）、更にスキューパ
ルス（ニ）が含まれている場合には同パルスを含めた信
号である。なお、スキューパルスは図示のように一般に
垂直同期信号の５〜８Ｈ（水平周期）の範囲内に発生す
る。
【０００７】ブランクパルス生成部２には上記垂直同期
信号S3の他、ＰＬＬ回路（図示せず）の電圧制御発振部
（ＶＣＯ）で発生するシステムクロックを分周回路で水
平周期に分周した比較信号S4が入力され、これら信号か
ら所要の位相且つ幅のブランクパルスを生成する。同ブ
ランクパルス生成部２の具体的構成例は図示の通りであ
る。同ブランクパルス生成部２において、カウンタ2aは
比較信号S4についてカウントする。このカウントデータ
を第１のコンパレータ2e及び第２のコンパレータ2fへ送
る。一方、垂直同期信号S3は第１のフリップフロップ2b
のＤ入力端に送られる。この第１のフリップフロップ2b
以下、第２のフリップフロップ2c及び第１のＯＲゲート
2dは上記カウンタ2aを垂直周期ごとにリセットするため
のリセット信号（１クロック幅）を生成するものであ
る。各フリップフロップ出力、及びＯＲゲート出力を図
２Ｂ〜Ｄに示す。
信号S3の他、ＰＬＬ回路（図示せず）の電圧制御発振部
（ＶＣＯ）で発生するシステムクロックを分周回路で水
平周期に分周した比較信号S4が入力され、これら信号か
ら所要の位相且つ幅のブランクパルスを生成する。同ブ
ランクパルス生成部２の具体的構成例は図示の通りであ
る。同ブランクパルス生成部２において、カウンタ2aは
比較信号S4についてカウントする。このカウントデータ
を第１のコンパレータ2e及び第２のコンパレータ2fへ送
る。一方、垂直同期信号S3は第１のフリップフロップ2b
のＤ入力端に送られる。この第１のフリップフロップ2b
以下、第２のフリップフロップ2c及び第１のＯＲゲート
2dは上記カウンタ2aを垂直周期ごとにリセットするため
のリセット信号（１クロック幅）を生成するものであ
る。各フリップフロップ出力、及びＯＲゲート出力を図
２Ｂ〜Ｄに示す。
【０００８】第１のコンパレータ2eと第２のコンパレー
タ2fとは入力されるカウントデータが等価パルスの略１
Ｈ手前でローレベルを出力し（第１のコンパレータ2
e）、等価パルスの略１Ｈ後でハイレベルを出力する
（第２のコンパレータ2f）。双方のコンパレータ2e、2f
の出力について第２のＯＲゲート2gでＯＲをとり、更に
そのＯＲ出力を第３のフリップフロップ2h（例えばＤ
型）を通すとその正出力（Ｑ出力）端からは図２（Ｆ）
に示す垂直同期信号と等価パルス期間の幅のパルスが得
られる。同Ｑ出力と第２のＯＲゲート2gの出力とを第１
のＡＮＤゲート2iでＡＮＤをとると図２Ｇに示す信号を
得る。同信号は垂直帰線期間内の垂直同期信号及び等価
パルスが存在する期間T1に一致した幅のパルスである。
以下、上記パルスをブランクパルスと称す。
タ2fとは入力されるカウントデータが等価パルスの略１
Ｈ手前でローレベルを出力し（第１のコンパレータ2
e）、等価パルスの略１Ｈ後でハイレベルを出力する
（第２のコンパレータ2f）。双方のコンパレータ2e、2f
の出力について第２のＯＲゲート2gでＯＲをとり、更に
そのＯＲ出力を第３のフリップフロップ2h（例えばＤ
型）を通すとその正出力（Ｑ出力）端からは図２（Ｆ）
に示す垂直同期信号と等価パルス期間の幅のパルスが得
られる。同Ｑ出力と第２のＯＲゲート2gの出力とを第１
のＡＮＤゲート2iでＡＮＤをとると図２Ｇに示す信号を
得る。同信号は垂直帰線期間内の垂直同期信号及び等価
パルスが存在する期間T1に一致した幅のパルスである。
以下、上記パルスをブランクパルスと称す。
【０００９】一方、同期分離部１で分離した複合同期信
号S2についてエッジ検出部３でエッジ検出する。エッジ
検出はエッジ検出回路3aで検出し、同検出したエッジ信
号は次段での処理から極性反転し（インバータ3b）、図
２（Ｅ）示すエッジ信号を得る。上記ブランクパルス
（Ｇ）とエッジ信号（Ｅ）は第３のＯＲゲート4aとハー
フキラー処理（1/2 Ｈキラー処理）回路4bとからなる第
１の水平同期信号抽出部４へ送られる。該第３のＯＲゲ
ート4aとハーフキラー処理回路4bは前記第１のＡＮＤゲ
ート2iの出力であるブランクパルスとインバータ3bの出
力であるエッジ信号とから前記期間T1についてハーフキ
ラー処理を行う。この処理により同期間T1にある垂直同
期信号及び等価パルスは消失し、水平同期信号のエッジ
信号が得られる。この信号を図２（Ｊ）に示す。
号S2についてエッジ検出部３でエッジ検出する。エッジ
検出はエッジ検出回路3aで検出し、同検出したエッジ信
号は次段での処理から極性反転し（インバータ3b）、図
２（Ｅ）示すエッジ信号を得る。上記ブランクパルス
（Ｇ）とエッジ信号（Ｅ）は第３のＯＲゲート4aとハー
フキラー処理（1/2 Ｈキラー処理）回路4bとからなる第
１の水平同期信号抽出部４へ送られる。該第３のＯＲゲ
ート4aとハーフキラー処理回路4bは前記第１のＡＮＤゲ
ート2iの出力であるブランクパルスとインバータ3bの出
力であるエッジ信号とから前記期間T1についてハーフキ
ラー処理を行う。この処理により同期間T1にある垂直同
期信号及び等価パルスは消失し、水平同期信号のエッジ
信号が得られる。この信号を図２（Ｊ）に示す。
【００１０】同期分離部１よりの複合同期信号S2は更に
インバータ5a、第２のＡＮＤゲート5b及びエッジ検出回
路5cからなる第２の水平同期信号抽出部５へも送られ
る。該第２の水平同期信号抽出部５においては、第１の
ＡＮＤゲート2iよりの前記ブランクパルスを使用し、同
ブランクパルス期間T1を除いた期間の水平同期信号のエ
ッジ信号を得るためのものである。第２の水平同期信号
抽出部５の出力を図２（Ｉ）に示す。第１の水平同期信
号抽出部４の出力（ハーフキラー処理回路4bの出力）
と、第２の水平同期検出部５の出力（エッジ検出回路5c
出力）とを加算回路としての第４のＯＲゲート６ででＯ
Ｒをとれば全期間（水平走査期間及び垂直帰線期間）の
水平同期信号のエッジ信号が得られる。この信号を図２
（Ｋ）に示す。同図は、複合同期信号からスキューパル
ス（ニ）を消滅させることなく水平同期信号に対応する
エッジ信号が得られたことを示すものてある。従って、
図２（Ｈ）の信号を後段のＰＬＬ回路７の位相比較（位
相比較回路7a）の基準信号に使用することでスキューパ
ルスによるシステムクロック信号（ＶＣＯ7c）の同期乱
れを最小限に抑えることができる。
インバータ5a、第２のＡＮＤゲート5b及びエッジ検出回
路5cからなる第２の水平同期信号抽出部５へも送られ
る。該第２の水平同期信号抽出部５においては、第１の
ＡＮＤゲート2iよりの前記ブランクパルスを使用し、同
ブランクパルス期間T1を除いた期間の水平同期信号のエ
ッジ信号を得るためのものである。第２の水平同期信号
抽出部５の出力を図２（Ｉ）に示す。第１の水平同期信
号抽出部４の出力（ハーフキラー処理回路4bの出力）
と、第２の水平同期検出部５の出力（エッジ検出回路5c
出力）とを加算回路としての第４のＯＲゲート６ででＯ
Ｒをとれば全期間（水平走査期間及び垂直帰線期間）の
水平同期信号のエッジ信号が得られる。この信号を図２
（Ｋ）に示す。同図は、複合同期信号からスキューパル
ス（ニ）を消滅させることなく水平同期信号に対応する
エッジ信号が得られたことを示すものてある。従って、
図２（Ｈ）の信号を後段のＰＬＬ回路７の位相比較（位
相比較回路7a）の基準信号に使用することでスキューパ
ルスによるシステムクロック信号（ＶＣＯ7c）の同期乱
れを最小限に抑えることができる。
【００１１】
【発明の効果】以上説明したように本発明によれば、Ｖ
ＴＲの再生映像信号等に生じるスキューパルスを的確に
検出することができる。一方、従来のハーフキラー回路
（1/2 Ｈキラー処理回路）では複合同期信号全体につい
てハーフキラー処理を行うためにスキューパルスを消失
させてしまう可能性があり、このスキューパルスが消失
した場合には後段回路のＰＬＬ回路のシステムクロック
の同期乱れが大きくなって安定動作へ復帰するまでに一
定の時間を要するという問題があった。従って、本発明
により的確に検出したスキューパルスを利用することで
ＰＬＬ回路のシステムクロックの同期乱れを従来に比し
短時間のうちに収束させることが可能となり、安定した
システムクロックを得ることができる。なお、ここにい
うシステムクロックは映像信号のディジタル処理に使用
するものであり、このシステムクロックが安定化される
ことは上記ディシタル処理が安定化することであり、画
質を安定化することを意味する。従って、本発明は究極
的にはディジタル処理を行う映像機器の画質安定性へ寄
与しうるものである。
ＴＲの再生映像信号等に生じるスキューパルスを的確に
検出することができる。一方、従来のハーフキラー回路
（1/2 Ｈキラー処理回路）では複合同期信号全体につい
てハーフキラー処理を行うためにスキューパルスを消失
させてしまう可能性があり、このスキューパルスが消失
した場合には後段回路のＰＬＬ回路のシステムクロック
の同期乱れが大きくなって安定動作へ復帰するまでに一
定の時間を要するという問題があった。従って、本発明
により的確に検出したスキューパルスを利用することで
ＰＬＬ回路のシステムクロックの同期乱れを従来に比し
短時間のうちに収束させることが可能となり、安定した
システムクロックを得ることができる。なお、ここにい
うシステムクロックは映像信号のディジタル処理に使用
するものであり、このシステムクロックが安定化される
ことは上記ディシタル処理が安定化することであり、画
質を安定化することを意味する。従って、本発明は究極
的にはディジタル処理を行う映像機器の画質安定性へ寄
与しうるものである。
【図１】本発明によるハーフキラー回路の一実施例の要
部ブロック図である。
部ブロック図である。
【図２】図１を説明するためのタイミングチャートであ
る。
る。
１ 同期分離部 ２ ブランクパルス生成部 2a カウンタ 2b 第１のフリップフロップ 2c 第２のフリップフロップ 2d 第１のＯＲゲート 2e 第１のコンパレータ 2f 第２のコンパレータ 2g 第２のＯＲゲート 2h 第３のフリップフロップ 2i 第１のＡＮＤゲート ３ エッジ検出部 3a エッジ検出回路 3b インバータ ４ 第１の水平同期信号抽出部 4a 第３のＯＲゲート 4b ハーフキラー処理回路（1/2 Ｈキラー処理回路） ５ 第２の水平同期信号抽出部 5a インバータ 5b 第２のＡＮＤゲート 5c エッジ検出回路 ６ ＯＲゲート
Claims (5)
- 【請求項１】 ＰＬＬ回路における電圧制御発振部で発
生されるシステムクロックを分周した水平周期の比較信
号を使用し、水平同期信号と垂直同期信号及び等価パル
スが含まれてなる複合同期信号の該垂直同期信号と等価
パルスとが存在する期間に一致したブランクパルスを生
成するブランクパルス生成手段と、前記複合同期信号に
係る水平同期信号と垂直同期信号及び等価パルスのエッ
ジを検出するエッジ検出手段と、前記ブランクパルス生
成手段によるブランクパルスとエッジ検出手段により検
出したエッジ信号とからブランクパルス期間の垂直同期
信号と等価パルスとを消失させ、同期間内の水平同期信
号のエッジ信号のみを抽出する第１の水平同期信号抽出
手段と、前記複合同期信号とブランクパルス生成手段に
よるブランクパルスとからブランクパルス期間以外の期
間の水平同期信号のエッジ信号を検出する第２の水平同
期信号抽出手段と、前記第１の水平同期信号抽出手段及
び第２の水平同期信号抽出手段によるそれぞれのエッジ
信号とを加算する加算手段とで構成し、前記ブランクパ
ルス期間外の所定範囲に発生するスキューパルスを消失
させることなく検出するようにしたことを特徴とするハ
ーフキラー回路。 - 【請求項２】 前記ブランクパルス生成手段を、ＰＬＬ
回路よりの前記比較信号についてカウントし、カウント
データを出力するカウンタと、垂直同期信号がＤ入力端
に入力され、クロック端子に前記システムクロック信号
が印加された第１のフリップフロップと、前記第１のフ
リップフロップの反転出力信号がＤ入力端に入力され、
クロック端子に前記システムクロック信号が印加された
第２のフリップフロップと、前記第１のフリップフロッ
プの正出力信号と前記第２のフリップフロップの正出力
信号との論理和演算をし、同演算出力に係る信号で前記
カウンタをリセットする第１のＯＲゲートと、前記カウ
ンタによるカウントデータが等価パルスの略１水平周期
手前においてローレベル出力となる第１のコンパレータ
と、同カウントデータが等価パルスの略１水平周期後に
おいてハイレベル出力となる第２のコンパレータと、前
記第１のコンパレータと第２のコンパレータとの論理和
演算をなす第２のＯＲゲート、前記第２のＯＲゲートよ
りの信号がＤ入力端に入力され、クロック端子に前記エ
ッジ検出手段によるエッジ信号が印加された第３のフリ
ップフロップと、前記第３のフリップフロップの正出力
信号と前記第２のＯＲゲートよりの信号との論理積演算
をなす第１のＡＮＤゲートとで構成したことを特徴とす
る請求項１記載のハーフキラー回路。 - 【請求項３】 前記第１の水平同期信号抽出手段を、前
記ブランクパルスとエッジ検出手段にる前記エッジ信号
との論理和演算をなす第３のＯＲゲートと、該第３のＯ
Ｒゲートの出力について、ブランクパルス期間の垂直同
期信号と等価パルスとを消失させ、同期間内の水平同期
信号のエッジ信号のみを抽出するハーフキラー処理回路
とで構成したことを特徴とする請求項１記載のハーフキ
ラー回路。 - 【請求項４】 前記第２の水平同期信号抽出手段を、所
定の位相の前記複合同期信号と前記ブランクパルスとの
論理積演算をなす第２のＡＮＤゲートと、同第２のＡＮ
Ｄゲートの出力についてエッジ検出するエッジ検出回路
とで構成したことを特徴とする請求項１記載のハーフキ
ラー回路。 - 【請求項５】 前記加算手段を、第４のＯＲゲートで構
成したことを特徴とする請求項１記載のハーフキラー回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5320622A JP3024726B2 (ja) | 1993-12-20 | 1993-12-20 | ハーフキラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5320622A JP3024726B2 (ja) | 1993-12-20 | 1993-12-20 | ハーフキラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177472A JPH07177472A (ja) | 1995-07-14 |
| JP3024726B2 true JP3024726B2 (ja) | 2000-03-21 |
Family
ID=18123466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5320622A Expired - Lifetime JP3024726B2 (ja) | 1993-12-20 | 1993-12-20 | ハーフキラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024726B2 (ja) |
-
1993
- 1993-12-20 JP JP5320622A patent/JP3024726B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07177472A (ja) | 1995-07-14 |
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