JP3029676B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に高密度集積回路に用いる微細構造
のＭＯＳ型半導体装置に関する。

【０００２】

【従来の技術】高集積化はデバイスの微細化によって達
成されるが、これは、加工技術や材料技術の発展に負う
ところが大きい。しかしデバイスの微細化は、単にデバ
イスサイズを小さくすることによって達成できるもので
はない。デバイスを小さくしていくと、デバイスサイズ
が大きいときには気にならなかった現象がクロ―ズアッ
プされてきてこれが高集積回路では重大な欠点になるか
らである。

【０００３】短チャネル効果は素子のサイズが小さくな
ることによっておこる効果である。素子寸法が小さくな
るとチャネル領域における電界や電位に及ぼすソ―スお
よびドレインの影響が顕著になってくる。そのため、電
界や電位の１次元近似ができなくなり、本来の２次元あ
るいは３次元的な電界分布および電位分布を考える必要
がでてくる。短チャネル効果はこのような電界や電位の
２次元分布の広がりから生じてくるものである。

【０００４】短チャネル効果の代表的なものはしきい値
電圧Ｖthの低下である。ｎチャネル，ｐチャネルともに
チャネル長Ｌが短くなるに従って、｜Ｖth｜が減少す
る。チャネル長が短くなるにつれて、チャネル領域の電
荷がゲ―トだけでなく、ソ―スおよびドレイン領域の空
乏層電荷や電界および電位分布の影響を大きく受けるよ
うになるためである。しきい値電圧の低下以外に、ソ―
ス−ドレイン間耐圧の低下も短チャネル化に伴なう大き
な問題である。チャネル長が短くなるとドレイン空乏層
がソ―スに近づいてきて、ドレイン空乏層とソ―ス空乏
層がつながってしまう。この状態ではドレイン電界がソ
―ス側にまで影響して、ソ―ス近傍の拡散電位を下げる
ため、チャネルが形成されていなくてもソ―ス−ドレイ
ン間に電流が流れるようになる。これはパンチスル―
（punch-through ）と呼ばれる現象である。パンチスル
―が起こり始めると飽和領域でもドレイン電流は飽和し
なくなり、ドレイン電圧の増加と共に急増する。

【０００５】また、ＭＯＳトランジスタの微細化に従
い、ソ―ス・ドレイン接合部に高電界がかかることによ
って、ホットキャリアが発生し、それが素子の劣化をも
たらすという問題がある。ソ―ス・ドレイン接合部の高
電界を緩和するトランジスタとしてＬＤＤ構造のトラン
ジスタがよく知られている。

【０００６】しかしながら、さらに電源電圧を変化する
ことなくそのままＭＯＳトランジスタの微細化が進むと
チャネル方向の電界集中が更に進み、ＬＤＤ構造のトラ
ンジスタのように低濃度不純物層であるｎ^- 層を設ける
ことでチャネル方向の電界集中を緩和するといった効果
だけでは追随できなくなってくる。

【０００７】そこで１９８７年ＩＥＤＭにおいてＬＤＤ
構造トランジスタの中でもｎ⁺ 領域がゲ―ト下に入りこ
む（即ちｎ^- 領域が全てゲ―ト下に位置する）構造のト
ランジスタ（オ―バラップＬＤＤトランジスタ）がゲ―
ト電界によって拡散層の接合部のチャネル方向電界が緩
和されるため、より信頼性の高いトランジスタであると
いう報告がされた。

【０００８】このとき発表されたゲ―トオ―バラップＬ
ＤＤトランジスタの製造工程を図３１に示す。まず、ｐ
型シリコン基板２０の表面にゲ―ト酸化膜２１を成長さ
せ、その上に５００オングストローム程度の第１多結晶
シリコン２２を堆積させる。第１多結晶シリコン２２上
に５−１０オングストローム程度の自然酸化膜２３を成
長させ、その上に１０００オングストローム程度の第２
多結晶シリコン２４を堆積させる。（図３１(a) ）。

【０００９】さらにその上にＣＶＤ法により酸化シリコ
ン膜２５を堆積し、ゲ―ト電極のパタ―ンでパタ―ニン
グし、この酸化シリコン膜２５をマスクにして高選択ド
ライエッチングを用いて第２多結晶シリコン２４をエッ
チングする。このエッチングは自然酸化膜２３でストッ
プさせる。その後、酸化シリコン膜２５をマスクとして
ｎ型不純物をイオン注入し、ｎ^- 拡散層２７を形成す
る。このときｎ型不純物がゲート絶縁膜２１および第１
多結晶シリコン膜２２を通過する程度に大きな加速電圧
でイオン注入させる（図３１(b) ）。

【００１０】さらに図３１(c) に示すように、側壁とな
る酸化シリコン膜２６をＣＶＤ法により全面に堆積し、
高選択イオンエッチングを用いてこれをエッチバックさ
せる。第１の多結晶シリコンをパタ―ニングしチャネリ
ング防止のため、薄く後酸化した後、この酸化シリコン
膜側壁２６の外側よりｎ⁺不純物をイオン注入し、熱工
程を加えると、ゲ―トオ―バラップ構造ができあがる。

【００１１】しかしながら、この方法では、第１に、前
述したようにトランジスタをオ―バラップＬＤＤ構造と
することによりチャネル方向の電界を緩和させることが
できるが、さらに素子微細化が進むと、さらにチャネル
方向電界の集中がおこるため、トランジスタの構造を変
えることによりチャネル方向電界を緩和する必要があ
る。

【００１２】また、第２に従来のゲ―トオ―バラップト
ランジスタでは拡散層とゲ―トとのオ―バラップ部によ
る寄生容量が大きくこのため高速性に向かないという欠
点がある。

【００１３】さらに第３にこの製造工程において第２多
結晶シリコンをエッチングする際に、エッチングを自然
酸化膜でストップさせることができるかどうかが疑問で
ある。もし、エッチングが自然酸化膜で停止できずに最
初に堆積した第１多結晶シリコンがエッチングされれ
ば、ｎ^- 不純物のプロファイルが所望通りとならず、ね
らい目どおりのトランジスタ特性が得られなくなる。ま
た、第２多結晶シリコンのエッチングが十分に進まず、
自然酸化膜がそのままの状態で残れば、ゲ―ト内の絶縁
の問題も生じる。

【００１４】また、第４にこの製造工程においてマスク
となるＣＶＤ酸化シリコン膜を残すために、ゲ―トのア
スペクト比が高くなり、段差が大きくなる。

【００１５】第５にその製造工程においてｎ⁺ イオン注
入前に後酸化を行うためゲ―トバ―ズピ―クが生じ、そ
の部分の力学的ストレスが大きくなり、それが信頼性低
下の原因となる。

【００１６】さらに第６に、その製造工程において最後
の熱工程によって第１の多結晶シリコンが酸化されると
完全なオ―バラップ構造が実現できない可能性がある。

【００１７】第７に全体的に製造工程が複雑である等の
問題がある。

【００１８】

【発明が解決しようとする課題】以上述べたように従来
のＭＯＳトランジスタではチャネル長Ｌが小さくなるに
つれてしきい値が低下するなどといった短チャネル効果
が顕在化してくるという問題があった。これはチャネル
領域の電荷がゲ―ト電圧だけでなくソ―スおよびドレイ
ン領域の空乏層電荷や電界および電位分布の影響を大き
く受け、ゲ―トのコントロ―ル性が悪くなるためである
と考えられている。

【００１９】また、従来のＬＤＤ構造トランジスタでは
チャネル方向電界を緩和するのに限界があり、それを補
うために提案された従来のゲ―トオ―バラップＬＤＤト
ランジスタはその製造工程が不安定で、再現性よくＭＯ
Ｓトランジスタを得ることができないという問題があ
る。また、素子の微細化が更に進むにつれ、更に信頼性
を高める必要があり、高駆動能力かつ高速で短チャネル
効果に強いトランジスタを形成する必要がある。

【００２０】本発明は、前記実情に鑑みてなされたもの
で、素子の微細化に際しても高駆動能力かつ高速で短チ
ャネル効果に強いトランジスタを提供することを目的と
する。

【００２１】

【課題を解決するための手段】そこで、本発明では、ゲ
ート電極の側壁に導体膜を形成し、さらにこの導体膜と
基板との間に、ゲート電極下のゲート絶縁膜よりも誘電
率が高く、該側壁膜と一の平坦な面で接触し、ゲート電
極下に突出した絶縁膜を介在させるようにしている。例
えば、従来のＬＤＤ構造を形成するのに用いた側壁を導
電材料で形成するとともに、この導電材料と基板との間
に、ゲート電極下のゲート絶縁膜よりも誘電率の高い絶
縁膜を介在させるようにしている。

【００２２】また、この導電材料のＳi 基板に対する仕
事関数差がゲ―ト電極のＳi 基板に対する仕事関数差よ
りも小さくなるように側壁の導電材料を選択している。

【００２３】また本発明の方法によれば、シリコン基板
表面に、高誘電率絶縁膜（以下高誘電膜）を形成し、さ
らにこの上層に酸化シリコン膜を堆積したのち、この上
層にゲート電極形成領域以外の領域を覆うようにレジス
トパタ―ンを形成し、このレジストパターンをマスクと
してゲ―ト電極形成領域の酸化シリコン膜、高誘電率絶
縁膜、ゲ―ト絶縁膜をパターニングし、さらにこの露出
した基板上にゲ―ト絶縁膜を形成し、この後全面にゲー
ト電極材料を堆積し、さらに全面に粘性係数の低いレジ
ストを塗布して表面を平坦化したのち、このレジストお
よび電極材料を異方性エッチングでエッチングし前記酸
化シリコン膜の凹部の中に電極材料を完全に埋め込むよ
うにしたのち、この酸化シリコン膜を除去し、さらにこ
のゲート電極をマスクとして低濃度不純物イオン注入を
行い低濃度領域を形成し、さらに全面に導電材料を堆積
させて、全面異方性エッチングを行い電極材料の両側に
側壁を残して側壁導体膜を形成し、この側壁導体膜とゲ
ート電極とをマスクとして高濃度不純物イオン注入を行
い高濃度領域からなるソースドレイン領域を形成するよ
うにしている。

【００２４】すなわち、例えば、Ｓi シリコン基板表面
に素子分離領域を形成し、さらにゲ―ト絶縁膜、高誘電
率絶縁膜を形成する工程、さらにその上に酸化シリコン
膜をＣＶＤ法で形成し熱処理を行ってレジストでパタ―
ニングし、レジストをマスクとしてゲ―ト電極形成領域
のＣＶＤ酸化シリコン膜、高誘電膜、ゲ―ト絶縁膜を高
選択異方性エッチングで除去し、必要に応じてチャネル
部にしきい値制御のためのイオン注入を行って、露出し
た基板上にゲ―ト絶縁膜を形成し、全面に電極材料を堆
積し、さらに全面に粘性係数の低いレジストを塗料し全
面を平坦にし、レジストを異方性エッチングで除去する
ようにして、さらに電極材料を異方性エッチングで削り
ＣＶＤ酸化シリコン膜の穴の中に完全に埋め込み、（前
３つの工程は同じサイズのトランジスタを複数形成する
場合は必ずしも必要ではない）、電極材料上に低抵抗材
料を選択成長させ、ＮＨ₄ Ｆ等方エッチングによりＣＶ
Ｄ酸化シリコン膜を除去し低濃度不純物イオン注入を行
い、さらにこの上層に導電材料を堆積させ、全面異方性
エッチングを行い電極材料の両側に側壁を残し高濃度不
純物イオン注入を行い、最後に絶縁膜を堆積させ、ソ―
ス・ドレイン領域にコンタクトホ―ルを形成し電極の形
成を行うようにしている。

【００２５】また、望ましくは、ＬＤＤ構造を製造する
のに用いた側壁を導電材料で形成して、ゲ―トとの導電
をとるようにするとともに、ゲ―トがシリサイド構造を
とるようにしている。

【００２６】

【作用】本発明によれば、側壁導電材料と基板との間
に、ゲ―ト電極下のゲ―ト絶縁膜よりも比誘電率の高
い、高誘電材料を介在させるようにしているため、側壁
の部分で縦方向電界が更に強まり、チャネル方向電界が
より緩和されることになる。また、ＬＤＤ構造形成のた
めの側壁膜をゲート電極と電気的に接続された導体膜で
構成しているため、低濃度不純物拡散層がゲ―ト電極
（側壁を含む）に完全にオ―バラップされ、ゲ―ト電極
のゲ―ト下のポテンシャルに対するコントロ―ル性が良
くなる。

【００２７】このようにして、高信頼性、高駆動能力、
高速かつ短チャネル効果に強いＭＯＳトランジスタを形
成することができる。

【００２８】また、この導電材料を、Ｓi 基板に対する
仕事関数差がゲ―ト電極のＳi 基板に対する仕事関数差
よりも小さくなるように選択しているため、ゲ―ト上の
ポテンシャルに対するゲ―トのコントロ―ル性が良くな
り短チャネル効果に強いトランジスタを実現することが
できる。

【００２９】またゲ−トがシリサイド構造となっている
ため高速である。

【００３０】本発明方法によればＭＯＳトランジスタ
は、全面に堆積されたＣＶＤ酸化シリコンに穴をあけレ
ジストエッチバック方式を用いて電極材料を埋め込み、
ＣＶＤ酸化シリコンを等方エッチングで除去した後、全
面に導電材料を堆積し、全面エッチバックで側壁残しを
行うという工程を用いているため、従来のゲ―トオ―バ
ラップＬＤＤトランジスタでみられたような自然酸化膜
でエッチングをストップさせるといった不安定な工程を
用いることなく形成することができ、ゲ―トオ―バラッ
プＬＤＤトランジスタを再現性よく得ることができる。

【００３１】

【実施例】以下本発明の実施例を説明する。

【００３２】実施例１ 図１および図２は、本発明の第１の実施例のＭＯＳ型ト
ランジスタを示す平面図およびそのＡ―Ａ´断面図であ
る。

【００３３】このＬＤＤＭＯＳ型トランジスタでは、ｎ
型シリコン基板１に形成された素子分離領域２によって
分離された素子領域１０内に、ｐチャネルＭＯＳトラン
ジスタが形成されており、基板１表面に、ｎ⁺ 多結晶シ
リコン６ａとタングステン６ｂとからなるポリサイド構
造のゲート電極６の側壁にタングステンからなる側壁導
体膜７を形成し、これをマスクとしてイオン注入を行い
ＬＤＤ構造を形成し、この側壁導体膜７とシリコン基板
１との間に、ゲート電極６下のゲート絶縁膜１７よりも
誘電率の高い絶縁膜を介在させるようにしたことを特徴
とするものである。ここでゲート絶縁膜１７としては膜
厚１００オングストロームの酸化シリコン膜を用い、側
壁導体膜下の絶縁膜としては膜厚５０オングストローム
の酸化シリコン膜４と、膜厚１００オングストロームの
窒化シリコン膜５との積層膜を用いている。

【００３４】そして、側壁導体膜７の下には低濃度のｐ
型不純物領域８が形成されさらにその外側には高濃度の
ｐ⁺ 型不純物領域９が構成されてソースドレインを構成
している。ここで１１は層間絶縁膜、１２はソースドレ
インコンタクトである。またゲート電極下に相当する領
域でシリコン基板表面には予めしきい値制御のために不
純物が導入されｎ型不純物領域３が形成されている。こ
の不純物はしきい値制御のために導入されているもの
で、形成しなくともかまわない。

【００３５】かかる構造によれば、ＬＤＤ構造形成のた
めの側壁膜をゲート電極と電気的に接続された側壁導体
膜で構成しているため、低濃度不純物拡散層８がゲ―ト
電極（側壁を含む）に完全にオ―バラップされ、ゲ―ト
電極のゲ―ト下のポテンシャルに対するコントロ―ル性
が良好となる。

【００３６】また、側壁導電材料と基板との間に、ゲ―
ト電極下のゲ―ト絶縁膜よりも比誘電率の高い、高誘電
材料を介在させているため、側壁の部分で縦方向電界が
更に強まり、チャネル方向電界がより緩和されることに
なり、微細化に際しても信頼性を維持することができ
る。

【００３７】このようにして、高信頼性、高駆動能力、
高速かつ短チャネル効果に強いＭＯＳトランジスタを形
成することができる。

【００３８】また、この側壁導体膜はタングステンで構
成され、Ｓi 基板に対する仕事関数差がｎ⁺ 多結晶シリ
コン膜からなるゲ―ト電極のＳi 基板に対する仕事関数
差よりも小さくなっているため、ゲ―ト上のポテンシャ
ルに対するゲ―トのコントロ―ル性が良くなり短チャネ
ル効果に強いトランジスタを実現することができる。ま
たゲ−トがポリサイド構造となっているため高速である
なおここで基板の導電型としては、ｐ，ｎいずれの場合
にも適用可能であり、基板構造は種々変形可能である。
例えば゛ｐチャネルＭＯＳ型トランジスタを形成するの
に、ｎ型Ｓｉ基板を用いてもよいし、ｎもしくはｐ型の
Ｓｉ基板中に高濃度のｎ型のウェルを形成したものを用
いてもよい。同様にｎチャネルＭＯＳ型トランジスタを
形成するのにｐ形Ｓｉ基板を用いてもよいし、ｎもしく
はｐ型のＳｉ基板中に高濃度のｐ形のウェルを形成した
ものを用いてもよい。

【００３９】また前記実施例では、この素子分離用絶縁
膜２は選択酸化法（ＬＯＣＯＳ法）によって形成してい
るが、これらの分離技術についても実施例の他、酸化膜
埋め込み法（ＢＯＸ法）や、深く溝を掘るＢＯＸ法（い
わゆるトレンチ分離法）なども適用可能である。

【００４０】このように素子分離された基板の各領域に
ゲ―ト絶縁膜１７を介してゲ―ト電極６が形成されてい
る。ゲ―ト電極はポリサイド構造をとっており、多結晶
シリコン６ａ上に形成される金属としては、タングステ
ンに限定されることなく、モリブデン，チタン等の他の
高融点低抵抗材料でもよい。

【００４１】ゲ―ト電極６の両側には側壁となる側壁導
体膜７が形成されている。この場合、下層側のゲート電
極材料６ａ（ｎ⁺ 多結晶シリコン）よりも真空に対する
仕事関数が小さい材料を用いるのが望ましく、金、タン
グステン，モリブデン，チタン，ｐ⁺ ポリシリコン等が
考えられる。側壁導体膜７とシリコン基板１との間は酸
化シリコン膜４と、ゲ―ト絶縁膜１７よりも比誘電率の
高い窒化シリコン膜等の第２の絶縁膜５の２層構造が形
成されている。例えばゲ―ト絶縁膜１７の側壁下の絶縁
膜とゲ―ト絶縁膜４として酸化シリコンを選んだ場合、
高誘電率絶縁膜５の材料としては窒化シリコンや五酸化
タンタルなどが考えられる。またゲ―ト絶縁膜１７は酸
化シリコンと窒化シリコンなどを組み合わせて２層構造
や３層構造にしたり、また窒化シリコン１層でもかまわ
ない。そのとき側壁導体膜７と基板の間は酸化シリコン
と窒化シリコンと五酸化タンタルなどを組みあわせた３
層もしくは４層構造とすればよい。ここで重要なのは、
ゲ―ト絶縁膜１７の比誘電率よりも側壁導体膜７と基板
との間の絶縁膜の比誘電率が高くなるように構成すると
いうことであり、高誘電材料１層でもよい事はいうまで
もない。またソ―ス・ドレイン領域は、第１の低濃度不
純物イオン注入層であるｎ^- 型層もしくはｐ^- 型層８と
高濃度不純物イオン注入であるｎ⁺ 型層もしくはｐ⁺ 型
層９とから構成されている。そして低濃度不純物層イオ
ン注入層であるｎ^-型層もしくはｐ^- 型層８は、ゲ―ト
電極６をマスクとして、ｎ^- 型層の場合はヒ素やリン
を、ｐ^- 型層の場合はホウ素やフッ化ホウ素をイオン注
入して形成されたものである。また、高濃度不純物イオ
ン注入ｎ⁺ 型層もしくはｐ⁺ 型層９はゲ―ト電極とのそ
の側壁に選択的に形成された側壁導体膜７をマスクとし
てｎ⁺ 型の場合はリンやヒ素，をｐ⁺ 型層の場合はホウ
素やフッ化ホウ素をイオン注入して形成されたものであ
る。ｎ^- 型層はもしくはｐ^- 型層はそれぞれｎ⁺ 型層も
しくはｐ⁺ 型層の内側になるように構成しいわゆるＬＤ
Ｄ構造を形成する。なお側壁導体膜７は側壁残しの技術
によりゲ―ト電極６の側壁に、異方性エッチングにより
残したものである。 なお、前記実施例では、ＬＤＤ構
造について説明したが、シングルドレイン構造やＬＤＤ
構造など拡散層の不純物プロファイルを変えたトランジ
スタにも適用可能である。具体的な数値を挙げればゲ―
ト長を０．５μｍ，側壁幅を０．１１μｍ，実効チャネ
ル長を０．４μｍとすると側壁を含んだゲ―ト長は０．
７μｍとなる。

【００４２】素子のなされた基板上はＣＶＤ法で形成し
た酸化シリコン膜からなる層間絶縁膜１１により覆わ
れ、これにコンタクト孔が形成されてアルミニウム膜等
の金属配線１２が形成されている。

【００４３】次にこのようなトランジスタの集積化構造
について説明する。

【００４４】図３および図４は、前記第１の実施例のＭ
ＯＳトランジスタを、２つ以上（トランジスタＴ１とト
ランジスタＴ２）形成した場合の平面図とそのＢ−Ｂ′
断面図である。

【００４５】この例では第１図の実施例のＭＯＳトラン
ジスタをゲ―ト長を変えて２つ以上（トランジスタＴ１
とトランジスタＴ２）形成し、それらをゲ―トポリシリ
コン６ａ及び低抵抗金属６ｂで結び、素子分離領域２上
に位置する領域でゲ―ト上にコンタクト孔を開けアルミ
ニウム膜等の金属配線１３を形成している。

【００４６】また、このゲート上のコンタクトは図５に
示すように、素子領域上（ＳＤＧ上）でとるようにして
もよい。このときこのコンタクトはトランジスタのゲ―
ト長が長い方のトランジスタのゲ―ト上でとる方が良
い。例えばトランジスタＴ１とトランジスタＴ２では、
ゲ―ト長の長い方のトランジスタＴ２のゲ―ト上でとる
方がリソグラフィ技術の点からみてコンタクト形成が楽
である。

【００４７】ただし、リリグラフィ技術の点からみて許
されるのであればゲ―ト長の短い方でコンタクトをとる
ようにしてもよい。

【００４８】コンタクト形成のもう１つの方法は図６に
示すように、コンタクトをゲ―ト上だけでなく側壁導体
膜７を含めてとるようにしてもよい。この方法は素子領
域上のみならず、素子分離領域上にコンタクトを形成す
る場合にも適用可能である。コンタクトの形成はゲ―ト
上のみならず、側壁導体膜７を含めてとると両者の導電
性が良くなりトランジスタのゲ―トオ―バラップ効果が
良好に作用し信頼性の高いトランジスタを期待すること
ができる。

【００４９】次にこのトランジスタの製造工程について
説明する。

【００５０】図７乃至図１７は、本発明の第２の実施例
のＭＯＳトランジスタの製造工程を示す断面図および要
部工程での平面図である。

【００５１】まず、図７(a) および(b) に示すように、
シリコン基板１のＭＯＳトランジスタを形成領域にウェ
ルを形成するなどして素子領域１０の表面付近で不純物
濃度を１０¹⁶cm^-3程度としさらにＬＯＣＯＳ法により、
素子分離絶縁膜２を形成する。そして各素子領域に、熱
酸化法により側壁下の絶縁膜となる１００オングストロ
ーム程度の酸化シリコン膜４を形成しさらにＣＶＤ法に
より膜厚１００オングストローム程度の窒化シリコン膜
５を形成する。このとき形成するのは窒化シリコン膜だ
けでもよい。

【００５２】この後、図８(a) および(b) に示すよう
に、ＣＶＤ法により膜厚４０００オングストローム程度
の酸化シリコン膜１５を形成し、９００℃６０分の熱処
理を行い、さらにレジスト１６を塗布しゲ―ト形成領域
以外にレジストが残るようにパタ―ニングする。

【００５３】さらに、このレジスト１６をマスクにして
反応性イオンエッチング（ＲＩＥ）等の高選択性異方性
エッチングを用いて、レジスト１６から露呈する酸化シ
リコン膜１５およびその下の窒化シリコン膜５、酸化シ
リコン膜４を除去する。その後、ＲＩＥでダメ―ジを受
けた基板表面をＮＨ₄ Ｆ系の処理で処理し、さらにパン
チスル―防止やしきい値制御のためのイオン注入を行い
チャネル領域３を形成する。このイオン注入にはチャネ
リング防止のための通常のイオン注入でも良いが、回転
イオン注入を用いるとゲ―ト下のチャネル領域のオフセ
ットがなくなり一層効果的である。

【００５４】そして、図９に示すように、露出したシリ
コン基板１上に、ＣＶＤ法により膜厚１００オングスト
ローム程度の酸化シリコン膜１７を形成し、さらにその
上に膜厚６０００オングストローム程度のリンを含む多
結晶シリコン６ａを堆積する。 この後、この多結晶シ
リコン６を酸化シリコン膜１５で形成された穴に埋め込
むわけであるが、ゲ―ト長の異なる２つのトランジスタ
（図３および図４に示したトランジスタＴ１とトランジ
スタＴ２を同時に形成するには、多結晶シリコン６の上
に粘性の低いレジスト１７（いわゆるエッチバックレジ
スト）を塗布し全体を平坦にする（図１０）。

【００５５】さらに図１１に示すように、高選択性異方
性エッチングを用いて、まずレジスト１７をエッチング
する。

【００５６】その後、図１２に示すように、多結晶シリ
コン６ａをエッチングすることにより多結晶シリコン６
ａを完全に酸化シリコン膜１５の間に埋め込む。

【００５７】さらにまた、図１３(a) および(b) に示す
ように、六フッ化タングステンＷＦ₆ 雰囲気中において
熱処理を行うことによってポリシリコン６ａ上にＷ（タ
ングステン）からなる金属ゲート膜６ｂを選択成長させ
る（いわゆるＷの選択成長）。 さらに、ＮＨ₄ Ｆ処理
により多結晶シリコン６ａの両側にある酸化シリコン膜
１５を除去する。この時、先におこなった基板ダメ―ジ
をなくすためのＮＨ₄ Ｆ系処理により酸化シリコン膜１
５は図９に示したＲＩＥ直後の時よりも多少後退してい
るため、窒化シリコン膜５でブロックされており、酸化
シリコン膜１５を除去するためのＮＨ₄ Ｆエッチングに
より多結晶シリコン６ａ下の酸化シリコン膜１７に、Ｎ
Ｈ₄ Ｆ液が浸入する心配はない。

【００５８】その後図１４に示すように、ゲ―ト電極６
ａ，６ｂをマスクとしてｎ^- 不純物層８を形成するため
にＰ（リン）をド―ズ量４×１０¹³cm^-3、加速電圧４０
Ｋevでイオン注入する。

【００５９】その後、図１５に示すように、基板表面全
体に側壁となるタングステン膜７を堆積する。このタン
グステン膜７は、ゲ―トの多結晶シリコン層６ｂと同様
リンを含む多結晶シリコンで構成しても良いし、また他
の不純物を含むようにしてもよい。

【００６０】そして、図１６(a) および(b) に示すよう
に、高選択性異方性エッチングによりゲ―ト６の両側に
側壁導体膜７を形成する。さらにｎ⁺ 不純物層９を形成
するためにＡｓ（ヒ素）をド―ズ量５×１０¹⁵cm^-3、加
速度電圧４０ｋevでイオン注入を行う，第５図(d) ）こ
のイオン注入により側壁部の多結晶シリコンの導電性が
増加する。

【００６１】この後、ＣＶＤ法により酸化シリコンから
なる層間絶縁膜１１を全体に堆積させ８５０℃６０分で
熱処理を行い、この層間絶縁膜１１に、高選択性異方性
エッチングによってコンタクトホ―ルを形成し、アルミ
ニウム膜による電極配線１２を形成する（図１７）。

【００６２】そして最後に、ゲ―ト６上のコンタクトを
形成し、図３および図４に示したようなＬＤＤＭＯＳト
ランジスタが完成する。

【００６３】この実施例によれば初期特性、特にトラン
ジスタを微細化するときに現れるしきい値の低下（いわ
ゆる短チャネル効果）を大幅に改善することができる。

【００６４】このことを図１８〜２３を用いて説明す
る。（ここでは、基板にｎ型シリコン、ゲ―トにｎ⁺ 多
結晶シリコンを用いた実施例１の構造の場合について説
明する。） 図１８乃至図２０は本発明実施例のトラン
ジスタ、図２１乃至図２３は従来のトランジスタについ
ての説明図である。

【００６５】本発明実施例のトランジスタの図１８にお
けるＡ−Ａ′方向（ソ―ス近傍）とＢ−Ｂ′方向（シリ
コン表面）のポテンシャル図をそれぞれ図１９，２０に
示す。 比較のために従来例のトランジスタの図２１に
おけるＡ−Ａ′方向（ソ―ス近傍）とＢ−Ｂ′方向（シ
リコン表面）のポテンシャル図をそれぞれ図２２，２３
に示す。

【００６６】本発明のトランジスタは図１８に示すよう
にゲ―トのｎ⁺ 多結晶シリコン６ａの側壁部にシリコン
基板に対する仕事関数差がｎ⁺ 多結晶シリコンよりも小
さい金属（ここではタングステン）からなる側壁導体膜
６ｂを用いたトランジスタの断面図である。このトラン
ジスタのＡ−Ａ′方向（ソ―ス近傍）とＢ−Ｂ′方向
（シリコン表面）のポテンシャル図をそれぞれ図１９，
２０に示す。この場合図１９からもわかるように熱平衡
状態におけるバンドの曲りが従来例と比べ小さいためゲ
―ト下のソ―ス近傍のポテンシャルがドレインバイアス
によるポテシャルの効果の影響が受けにくくなってい
る。このためゲ―ト長が短くなってもゲ―トのコントロ
―ル性が良く、短チャネル効果に強いトランジスタを実
現することができる。

【００６７】短チャネル効果の要因は、ゲ―ト長が短く
なるとゲ―ト下のポテンシャルに対するゲ―トのコント
ロ―ル性が悪くなり、ドレイン電圧を印加することによ
るドレイン近傍のポテンシャルの降下がゲ―ト下（特に
ソ―ス近傍）のポテンシャルに影響を及ぼしポテンシャ
ルを下げるためである。（図２３(c)ｐの部分参照）こ
の問題を回避するために本発明ではゲ―トのｎ⁺ 多結晶
シリコンの側壁部にシリコン基板に対する仕事関数差が
ゲ―トのｎ⁺ 多結晶シリコンと異なる材料を用いてゲ―
ト下のソ―ス近傍のポテンシャルを制御している。

【００６８】図２４は本発明のトランジスタと従来のト
ランジスタとのしきい値電圧Ｖthのゲ―ト長依存性を測
定した結果を示す。図２４からもあきらかなように本発
明実施例のトランジスタは短チャネル効果に強いトラン
ジスタであることがわかる。

【００６９】また、前記実施例によれば側壁部に導電材
料を用いて側壁部を含めてゲ―トとしたため、ＬＤＤ低
不純物層をゲ―ト下に完全にオ―バラップさせることが
できる。

【００７０】次に，ゲ―トオ―バラップ構造トランジス
タが何故高信頼性のトランジスタとなるかを説明する。
図２５にドレイン電圧Ｖd ＝６，ゲ―ト電圧Ｖg ＝３０
としたときのチャネル方向の電界強度分布のシミュレ―
ション結果を示す。(a) が従来のＬＤＤ構造トランジス
タ(b) が実施例である。不純物拡散層をゲ―ト下に完全
にオ―バラップさせることにより縦方向電界を強めるこ
とになり、これによりインパクトイオン化並びにホット
キャリア生成の原因となるチャネル方向電界が弱められ
ていることがわかる。

【００７１】また本実施例では導電材料の側壁と基板の
間に高誘電体膜を設けているところが従来のゲ―トオ―
バラップＬＤＤトランジスタと異なっている。その効果
を第図２６を用いて説明する。図２６は側壁と基板の間
の絶縁膜の比誘電率（εr ）を変化させた時のドレイン
近傍でのチャネル方向電界強度分布のシミュレ―ション
である。すなわち、絶縁膜として酸化シリコン（εr ＝
３．９）を用いた場合が従来ゲ―トオ―バラップＬＤＤ
トランジスタ，絶縁膜として窒化シリコン（εr ＝７．
５や五酸化タンタル（εr ＝３０）を用いた場合が本実
施例である。シミュレ―ション結果より高誘電体（窒化
シリコン，五酸化タンタル）を用いることにより、その
部分の縦方向電界が強くなり、ホットキャリア生成の原
因となるチャネル方向電界が緩和され、信頼性が向上す
る。

【００７２】以上説明したように、従来のＬＤＤトラン
ジスタは低濃度不純物層を設けることで横方向電界を緩
和し、従来のゲ―トオ―バラップＬＤＤトランジスタは
さらに加えて縦方向電界を強め、横方向電界を緩和し、
本実施例においては側壁下に高誘電材料を設けることで
さらに横方向電界を緩和している。以上３つのトランジ
スタの信頼性の違いを図２７に示す。縦軸はｇｍの劣化
量，横軸はストレス時間である。本実施例のトランジス
タは以上３つの中でもっとも高信頼なトランジスタであ
ることがわかる。

【００７３】本実施例のトランジスタによって得られる
効果は信頼性だけに限らず、初期特性にも現れる。ゲ―
トを低濃度純物層に完全にオ―バラップさせ、更に側壁
下に高誘電体材料を設けることにより縦方向電界が強ま
りゲ―トによるゲ―ト下のポテンシャルの支配力が強く
なる。この効果は短チャネル効果に顕著に現れる。第２
８図に短チャネル効果を説明するための図を示す。この
様に本実施例は短チャネル効果に強いトランジスタであ
ることがわかる。

【００７４】また縦方向電界を強めることにより、チャ
ネルおよび不純物拡散層を流れる電流の経路の高抵抗領
域のバルクから低抵抗領域の基板表面を流れるようにな
る。これにより駆動能力が従来にくらべ大きくなってく
る。この様子を図２９に示す。 また本トランジスタは
シリサイド構造となっているため従来のＬＤＤ構造トラ
ンジスタ，従来のオ―バラップＬＤＤトランジスタに比
べ高速である。またチャネルイオン注入がチャネル部し
かされないため拡散層の接合容量が減少しこのことから
も高速であることがわかる。図３０に７１段のリングオ
シレ―タのゲ―ト遅延の電源電圧依存性を示す。この図
より本発明実施例のトランジスタは極めて高速であるこ
とがわかる。

【００７５】

【発明の効果】以上説明してきたように、ゲート電極側
壁部に導電材料を用い、かつ側壁と基板との間に高誘電
材料を用いることでゲ―トオ―バラップ効果をきかせ、
高信頼性、高駆動能力、かつ短チャネル効果に強く高速
のＭＯＳ型トランジスタを実現することができる。

【００７６】また本発明の方法によれば、従来のゲ―ト
オ―バラップＬＤＤトランジスタの製造工程のような不
安定なプロセスを用いることもなく、製造することがで
き極めて安定な特性を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＭＯＳ型トランジスタ
を示す平面図

【図２】同トランジスタのＡ−Ａ′断面図

【図３】本発明の第２の実施例のＭＯＳ型トランジスタ
を示す平面図

【図４】同トランジスタのＡ−Ａ′断面図

【図５】本発明の他の実施例のＭＯＳ型トランジスタを
示す平面図

【図６】本発明の他の実施例のＭＯＳ型トランジスタを
示す平面図

【図７】本発明の第２の実施例のＭＯＳ型トランジスタ
の製造工程を示す図

【図８】本発明の第２の実施例のＭＯＳ型トランジスタ
の製造工程を示す図

【図９】本発明の第２の実施例のＭＯＳ型トランジスタ
の製造工程を示す図

【図１０】本発明の第２の実施例のＭＯＳ型トランジス
タの製造工程を示す図

【図１１】本発明の第２の実施例のＭＯＳ型トランジス
タの製造工程を示す図

【図１２】本発明の第２の実施例のＭＯＳ型トランジス
タの製造工程を示す図

【図１３】本発明の第２の実施例のＭＯＳ型トランジス
タの製造工程を示す図

【図１４】本発明の第２の実施例のＭＯＳ型トランジス
タの製造工程を示す図

【図１５】本発明の第２の実施例のＭＯＳ型トランジス
タの製造工程を示す図

【図１６】本発明の第２の実施例のＭＯＳ型トランジス
タの製造工程を示す図

【図１７】本発明の第２の実施例のＭＯＳ型トランジス
タの製造工程を示す図

【図１８】本発明実施例のトランジスタの動作を説明す
るための断面図

【図１９】同トランジスタのＡ−Ａ′方向（ソ―ス近
傍）のポテンシャル図

【図２０】同トランジスタのＢ−Ｂ′方向（シリコン表
面）のポテンシャル図

【図２１】従来例のトランジスタの動作を説明するため
の断面図

【図２２】同トランジスタのＡ−Ａ′方向（ソ―ス近
傍）のポテンシャル図

【図２３】同トランジスタのＢ−Ｂ′方向（シリコン表
面）のポテンシャル図

【図２４】本発明のトランジスタと従来のトランジスタ
とのしきい値電圧Ｖthのゲ―ト長依存性を測定した結果
を示す図

【図２５】従来のＬＤＤトランジスタと本発明実施例の
トランジスタのドレイン近傍でのチャネル方向電界強度
分布を示すシミュレ―ション結果

【図２６】従来のゲ―トオ―バラップＬＤＤトランジス
タと本発明実施例のトランジスタのドレイン近傍でのチ
ャネル方向電界強度分布を示すシミュレ―ション結果

【図２７】従来例のトランジスタと本発明実施例のトラ
ンジスタの信頼性を比較するためのｇｍの劣化量のスト
レス時間依存性を示す図

【図２８】従来例のトランジスタと本発明実施例のトラ
ンジスタの短チャネル効果を比較するための図

【図２９】従来例のトランジスタと本発明実施例のトラ
ンジスタの駆動能力を比較するための図である。

【図３０】本発明実施例のトランジスタの高速性を示す
図である。

【図３１】従来のゲ―トオ―バラップトランジスタの製
造工程を示す図である。

【符号の説明】

１…Ｓｉ基板 ２…分離用絶縁膜 ３…トランジスタのチャネル領域 ４…ゲ―ト絶縁膜 ５…高誘電率膜 ６…ゲ―ト電極 ６ａ…多結晶シリコン ６ｂ…高融点低抵抗金属 ７…側壁導体膜 ８…低濃度不純物拡散層 ９…高濃度不純物拡散層 １０…素子領域 １１…絶縁膜 １２…電極配線 １３…電極配線 １５…酸化シリコン膜 １６…レジスト １７…ゲ―ト絶縁膜 １８…レジスト ２０…Ｐ形半導体基板 ２１…ゲ―ト酸化膜 ２２，２４…多結晶シリコン ２３…自然酸化膜 ２７…高濃度ｎ型不純物拡散層 ２８…低濃度ｎ型不純物拡散層 ２９…酸化シリコン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−126679（ＪＰ，Ａ) 特開 昭58−141575（ＪＰ，Ａ) 特開 平３−6830（ＪＰ，Ａ) 特開 平４−181738（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型の基板表面にゲート絶縁膜を介
   して形成されたゲート電極と、 第１の不純物拡散層と前記第１の不純物拡散層よりも低
   濃度の第２の不純物拡散層とを有し、前記基板表面に形
   成された第２の導電型のソース・ドレイン領域とを具備
   したＭＯＳ型トランジスタにおいて、 前記ゲート電極の側壁に直接接触した導体からなる側壁
   膜を有すると共に、 前記第２の不純物拡散層は少なくとも前記側壁膜の下に
   延びて形成され、 前記側壁膜と前記基板との間に、ゲート電極下のゲート
   絶縁膜よりも誘電率が高く、該側壁膜と一の平坦な面で
   接触した絶縁膜を介在させるようにしたことを特徴とす
   る半導体装置。
2. 【請求項２】 一導電型の基板表面にゲート絶縁膜を介
   して形成されたゲート電極と、 第１の不純物拡散層と前記第１の不純物拡散層よりも低
   濃度の第２の不純物拡散層とを有し、前記基板表面に形
   成された第２の導電型のソース・ドレイン領域とを具備
   したＭＯＳ型トランジスタにおいて、 前記ゲート電極の側壁に導体からなる側壁膜を有すると
   共に、 前記第２の不純物拡散層は少なくとも前記側壁膜の下に
   延びて形成され、 前記側壁膜と前記基板との間に、ゲート電極下のゲート
   絶縁膜よりも誘電率が高く、該ゲート電極下に突出した
   絶縁膜を介在させるようにしたことを特徴とする半導体
   装置。
3. 【請求項３】 前記側壁膜は、この側壁膜の前記基板に
   対する仕事関数差がゲート電極の基板に対する仕事関数
   差よりも小さい材料で構成されていることを特徴とする
   請求項１または請求項２に記載の半導体装置。
4. 【請求項４】 シリコン基板表面にゲート絶縁膜を形成
   する工程と、 前記ゲート絶縁膜上に該ゲート絶縁膜よりも比誘電率の
   高い絶縁膜を形成する工程と、 前記絶縁膜の上層に酸化シリコン膜を堆積する工程と、 この上層にゲート電極形成領域以外の領域を覆うように
   レジストパターンを形成す工程と、 前記レジストパターンをマスクとしてゲート電極形成領
   域の前記酸化シリコン膜、前記絶縁膜および前記ゲート
   絶縁膜をパターニングする工程と、 全面にゲート電極材料を堆積する工程と、 さらに全面に粘性係数の低いレジストを塗布して表面を
   平坦化する工程と、 前記レジストおよび前記電極材料を前記酸化シリコン膜
   の凹部の中に埋め込む工程と、 前記酸化シリコン膜上に金属膜を成長させる工程と、 前記酸化シリコン膜を除去する工程と、 前記ゲート電極をマスクとしてイオン注入を行い第１の
   不純物濃度を有する領域を形成する工程と、 さらに全面に導電材料を堆積させたのち、異方性エッチ
   ングを行い電極材料の両側に側壁を残して側壁導体膜を
   形成する工程と、 前記側壁導体膜と前記ゲート電極とをマスクとしてイオ
   ン注入を行い第１の不純物濃度よりも不純物の濃度が高
   い第２の不純物濃度を有するソース・ドレイン領域を形
   成する工程とを含むことを特徴とする半導体装置の製造
   方法。