JP3068954B2 - 薄膜スイッチ素子 - Google Patents
薄膜スイッチ素子Info
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜スイッチ素子に関
し、より詳しくは、或る一定以上の電圧のとき或いは光
等の刺激によって、抵抗値が急激に減少して閉回路を作
ることができる層構造の薄膜スイッチ素子に関する。
し、より詳しくは、或る一定以上の電圧のとき或いは光
等の刺激によって、抵抗値が急激に減少して閉回路を作
ることができる層構造の薄膜スイッチ素子に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】平板型
の表示装置において、各絵素を選択表示するためにはス
イッチ素子が必要である。通常、液晶表示のものでは薄
膜トランジスター(ＴＦＴ)が用いられ、絵素選択のとき
に電荷の充放電がなされ、液晶の絵素を構成する部分に
含まれる静電容量が電荷を保持しメモリー作用の働きを
果たしている。
の表示装置において、各絵素を選択表示するためにはス
イッチ素子が必要である。通常、液晶表示のものでは薄
膜トランジスター(ＴＦＴ)が用いられ、絵素選択のとき
に電荷の充放電がなされ、液晶の絵素を構成する部分に
含まれる静電容量が電荷を保持しメモリー作用の働きを
果たしている。
【０００３】一方、発光性の表示装置、すなわち、発光
ダイオード、螢光表示装置、ＥＬ表示装置等では、発光
させるために電流を流すことが必要である。
ダイオード、螢光表示装置、ＥＬ表示装置等では、発光
させるために電流を流すことが必要である。
【０００４】したがって、ＴＦＴを用いてスイッチ素子
とするものでは絵素選択のスイッチオンのときにのみ電
流が流れるだけであり、有効発光時間を長くすることが
できない。実効的に長い発光時間を持たせるためには、
絵素選択の素子のところにおいてメモリー作用を持つも
のを用いる必要がある。
とするものでは絵素選択のスイッチオンのときにのみ電
流が流れるだけであり、有効発光時間を長くすることが
できない。実効的に長い発光時間を持たせるためには、
絵素選択の素子のところにおいてメモリー作用を持つも
のを用いる必要がある。
【０００５】これを実現できるのは、サイリスタを各絵
素の選択のスイッチとして使用することである。しかし
ながら、各絵素に個別のサイリスタ素子を付けるのは大
絵素数の表示装置となると困難なことである。
素の選択のスイッチとして使用することである。しかし
ながら、各絵素に個別のサイリスタ素子を付けるのは大
絵素数の表示装置となると困難なことである。
【０００６】本発明は、上記従来技術の問題点を解決
し、絵素選択の素子がメモリー作用を持ち、かつ有効発
光時間が長く、大絵素数の表示装置に適用できる薄膜ス
イッチ素子を提供することを目的としている。
し、絵素選択の素子がメモリー作用を持ち、かつ有効発
光時間が長く、大絵素数の表示装置に適用できる薄膜ス
イッチ素子を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明者は、前記課題を
解決するために鋭意研究を重ねた結果、ここに本発明を
完成したものである。
解決するために鋭意研究を重ねた結果、ここに本発明を
完成したものである。
【０００８】すなわち、本発明は、一対のｎ型半導体及
びｐ型半導体層の間に一対の絶縁性又は半導体薄膜を設
け、更に該一対の絶縁性又は半導体薄膜の間に多結晶又
は非晶質半導体を設けた層構造を、ガラス基盤又は表面
が絶縁性の基板上の導電性金属薄膜又は透明電極薄膜上
に形成し、かつ、ｎ型半導体層と多結晶又は非晶質半導
体とｐ型半導体層の間において、電子及び正孔が該一対
の絶縁性又は半導体薄膜をトンネリングして移動できる
エネルギーバンド構成にしたことを特徴とする薄膜スイ
ッチ素子を要旨としている。
びｐ型半導体層の間に一対の絶縁性又は半導体薄膜を設
け、更に該一対の絶縁性又は半導体薄膜の間に多結晶又
は非晶質半導体を設けた層構造を、ガラス基盤又は表面
が絶縁性の基板上の導電性金属薄膜又は透明電極薄膜上
に形成し、かつ、ｎ型半導体層と多結晶又は非晶質半導
体とｐ型半導体層の間において、電子及び正孔が該一対
の絶縁性又は半導体薄膜をトンネリングして移動できる
エネルギーバンド構成にしたことを特徴とする薄膜スイ
ッチ素子を要旨としている。
【０００９】以下に本発明を更に詳細に説明する。
【００１０】
【００１１】本発明に係るスイッチ素子を用いると薄膜
素子として作成できるため、リソグラフィ技術を用いて
高密度に集積でき、大絵素数の表示装置に適用できる。
素子として作成できるため、リソグラフィ技術を用いて
高密度に集積でき、大絵素数の表示装置に適用できる。
【００１２】図１は本発明に係る薄膜スイッチ素子の原
理エネルギーバンド構成を示している。図中、ｎ+は強
く不純物添加されたｎ型半導体、ｐ+は同じく強く不純
物添加されたｐ型半導体をそれぞれ示し、Ｉ層は一対の
絶縁性又は半導体薄膜を示し、ｉ層は多結晶又は非晶質
半導体を示している。(ｎ+)−(ｉ層)−(ｐ+)のダイオー
ド構造の(ｎ+)−(ｉ層)の間、及び(ｐ+)−(ｉ層)の間
に、５０〜５００Åの薄い絶縁層又はワイドギャップ半
導体層(Ｉ層)を挿入した構造で、この挿入したＩ層の間
に真性半導体(ｉ層)が挿入されている。
理エネルギーバンド構成を示している。図中、ｎ+は強
く不純物添加されたｎ型半導体、ｐ+は同じく強く不純
物添加されたｐ型半導体をそれぞれ示し、Ｉ層は一対の
絶縁性又は半導体薄膜を示し、ｉ層は多結晶又は非晶質
半導体を示している。(ｎ+)−(ｉ層)−(ｐ+)のダイオー
ド構造の(ｎ+)−(ｉ層)の間、及び(ｐ+)−(ｉ層)の間
に、５０〜５００Åの薄い絶縁層又はワイドギャップ半
導体層(Ｉ層)を挿入した構造で、この挿入したＩ層の間
に真性半導体(ｉ層)が挿入されている。
【００１３】この薄膜スイッチ素子の動作原理を図２を
用いて説明する。図中、Ａはスイッチオフの状態、Ｂ及
びＣはスイッチオンの状態を示している。
用いて説明する。図中、Ａはスイッチオフの状態、Ｂ及
びＣはスイッチオンの状態を示している。
【００１４】まず、図２に示す如く、電圧を印加したと
き、電圧は主としてＩ層とｉ層に印加される。Ｉ層の電
界が増してゆくと、ｉ層半導体の価電子帯とｎ+層の伝
導帯とがエネルギー的にも近ずき電子の波動関数の重な
りが生じる位となると、ｉ層から電子がＩ層をトンネリ
ングしてｎ+層に伝導し、導通状態となる。
き、電圧は主としてＩ層とｉ層に印加される。Ｉ層の電
界が増してゆくと、ｉ層半導体の価電子帯とｎ+層の伝
導帯とがエネルギー的にも近ずき電子の波動関数の重な
りが生じる位となると、ｉ層から電子がＩ層をトンネリ
ングしてｎ+層に伝導し、導通状態となる。
【００１５】この時、Ｉ層のトンネリングはＩ層中に存
在する欠陥準位を介しても生じるため、数１００Åの厚
さでもトンネリングが生じる。この時、電子が抜け出し
た価電子帯に正孔が生じ、これはｉ層中をｐ+層に向か
って走行し、ｐ+側のｉ−Ｉ界面に到達し、そこで蓄積
が起こり、この電荷によつて電界が強調され、ｐ+層の
価電子がｉ層へトンネリングする。そうすると、その電
子はやはりｉ層中を電界により走行し、ｎ+側のｉ−Ｉ
界面に達して、そこで蓄積が起こり、Ｉ層の電界が強め
られ、上記最初の電子トンネリングが強められる。
在する欠陥準位を介しても生じるため、数１００Åの厚
さでもトンネリングが生じる。この時、電子が抜け出し
た価電子帯に正孔が生じ、これはｉ層中をｐ+層に向か
って走行し、ｐ+側のｉ−Ｉ界面に到達し、そこで蓄積
が起こり、この電荷によつて電界が強調され、ｐ+層の
価電子がｉ層へトンネリングする。そうすると、その電
子はやはりｉ層中を電界により走行し、ｎ+側のｉ−Ｉ
界面に達して、そこで蓄積が起こり、Ｉ層の電界が強め
られ、上記最初の電子トンネリングが強められる。
【００１６】すなわち、これらの２つのＩ層の間で正帰
環現象が生じてスイッチオンの状態へ瞬間に移る。この
時、ｉ層中は電子と正孔が互いに反対方向に走行し、ｉ
層中の電荷密度は高く、プラズマ状態となっており、抵
抗率は低いものとなる。したがって、スイッチオンとな
った状態ではｉ層の電圧降下は小さいものとなる。すな
わち、印加電圧は殆どＩ層にかかることになる。この電
圧はＩ層の厚さにも依存するが、通常、数Ｖ(１〜３Ｖ)
である。
環現象が生じてスイッチオンの状態へ瞬間に移る。この
時、ｉ層中は電子と正孔が互いに反対方向に走行し、ｉ
層中の電荷密度は高く、プラズマ状態となっており、抵
抗率は低いものとなる。したがって、スイッチオンとな
った状態ではｉ層の電圧降下は小さいものとなる。すな
わち、印加電圧は殆どＩ層にかかることになる。この電
圧はＩ層の厚さにも依存するが、通常、数Ｖ(１〜３Ｖ)
である。
【００１７】印加電圧を零Ｖとするか反対極性の電圧に
よって導通状態をなくすことができる。
よって導通状態をなくすことができる。
【００１８】これらの動作において、スイッチオンされ
た状態は数Ｖの維持電圧によって保持されるので、サイ
リスタと同じようにメモリー作用を有するものとなる。
た状態は数Ｖの維持電圧によって保持されるので、サイ
リスタと同じようにメモリー作用を有するものとなる。
【００１９】上記の動作において、スイッチオンとなら
ない程度の電圧を印加しておいて、光をｉ層中に導入す
れば、光によってｉ層中に電子と正孔が発生してｉ層中
を走行し、それぞれＩ層界面に達して、上記と同様にし
てスイッチオンの状態に入る。このように光を用いてス
イッチオンの状態に入るための引き金とすることができ
る。
ない程度の電圧を印加しておいて、光をｉ層中に導入す
れば、光によってｉ層中に電子と正孔が発生してｉ層中
を走行し、それぞれＩ層界面に達して、上記と同様にし
てスイッチオンの状態に入る。このように光を用いてス
イッチオンの状態に入るための引き金とすることができ
る。
【００２０】次に本発明の実施例を示す。
【００２１】
【実施例１】図３は本例の薄膜スイッチ素子の層構造を
示している。ガラス基板１上に透明電極２としてＳnＯ2
を付けて、その上にｎ型Ｓi半導体(ｎ+)、非晶質Ｓi−
Ｃ半導体(Ｉ層)、非晶質Ｓi半導体(ｉ層)、非晶質Ｓi−
Ｃ半導体(Ｉ層)、ｐ型Ｓi半導体(ｐ+)の順に積層したス
イッチ構成であり、その上にＡl電極３が設けられてい
る。
示している。ガラス基板１上に透明電極２としてＳnＯ2
を付けて、その上にｎ型Ｓi半導体(ｎ+)、非晶質Ｓi−
Ｃ半導体(Ｉ層)、非晶質Ｓi半導体(ｉ層)、非晶質Ｓi−
Ｃ半導体(Ｉ層)、ｐ型Ｓi半導体(ｐ+)の順に積層したス
イッチ構成であり、その上にＡl電極３が設けられてい
る。
【００２２】Ｉ層としての非晶質Ｓi−Ｃ半導体はバン
ドギャップ２.３eＶで厚さが３００〜５００Åのものを
用いた。ｉ層としての非晶質Ｓi半導体はバンドギャッ
プ１.７５eＶで厚さが５００〜１０００Åのものを用い
た。
ドギャップ２.３eＶで厚さが３００〜５００Åのものを
用いた。ｉ層としての非晶質Ｓi半導体はバンドギャッ
プ１.７５eＶで厚さが５００〜１０００Åのものを用い
た。
【００２３】ＳnＯ2電極に正、Ａl電極に負の電圧を印
加してゆくと、図４に示すように、３.５Ｖ程度の電圧
になったところでスイッチオンの状態が起こり、この素
子はオン状態となる。１〜２Ｖ程度の維持電圧でこの素
子のオン状態は維持されることとなる。印加電圧を取り
去るか、僅かの逆方向電圧の印加によって、このオン状
態はオフ状態にすることができる。
加してゆくと、図４に示すように、３.５Ｖ程度の電圧
になったところでスイッチオンの状態が起こり、この素
子はオン状態となる。１〜２Ｖ程度の維持電圧でこの素
子のオン状態は維持されることとなる。印加電圧を取り
去るか、僅かの逆方向電圧の印加によって、このオン状
態はオフ状態にすることができる。
【００２４】スイッチングの起こる電圧は、ｉ層の厚さ
を厚くすると、高い電圧でスイッチングをするようにな
る。しかしながら、ｉ層の厚さを過度に厚くすると、ｉ
層での電子と正孔との再結合の割合が大きくなり、正帰
還利得が減少してスイッチング作用が起こらなくなる。
を厚くすると、高い電圧でスイッチングをするようにな
る。しかしながら、ｉ層の厚さを過度に厚くすると、ｉ
層での電子と正孔との再結合の割合が大きくなり、正帰
還利得が減少してスイッチング作用が起こらなくなる。
【００２５】ｉ層における電荷の移動度と寿命時間は重
要なパラメーターであり、これらはできるだけ大きいこ
とが望ましい。ｉ層として用いる半導体の品質によって
大きく影響するものである。これらのパラメーターを実
効的に大きくするには、例えば、ｉ層に極少量のボロン
等の不純物を添加することも有効な場合がある。また、
ｉ層として多結晶シリコンを用いると、移動度が大きく
なり有効である。この場合、結晶粒界での欠陥準位によ
る再結合を防ぐために水素又は弗素等でその欠陥準位を
不活性化しておくことが大切である。
要なパラメーターであり、これらはできるだけ大きいこ
とが望ましい。ｉ層として用いる半導体の品質によって
大きく影響するものである。これらのパラメーターを実
効的に大きくするには、例えば、ｉ層に極少量のボロン
等の不純物を添加することも有効な場合がある。また、
ｉ層として多結晶シリコンを用いると、移動度が大きく
なり有効である。この場合、結晶粒界での欠陥準位によ
る再結合を防ぐために水素又は弗素等でその欠陥準位を
不活性化しておくことが大切である。
【００２６】Ｉ層は、電子又は正孔をｉ−Ｉ界面で蓄積
することができるようなｉ層半導体のバンドギャップよ
りも大きいバンドギャップを持ち、適当な電界でトンネ
リングを生じるような薄い良質な高抵抗の薄膜が必要で
ある。非晶質ＳiＣ薄膜は、２.０eＶ以上のものにおい
ては、そのような特性を満足できる。また、薄い良質の
ＳiＯ2又はＳi3Ｎ4においても、上記特性を満たすこと
ができるが、製作工程上、特に多結晶シリコンが有効で
ある。非晶質ＳiＣにおいて、Ｓiの成分がＣの成分より
も多いものでは、非晶質Ｓi半導体との伝導帯のエネル
ギー差が大きいが、価電子帯のエネルギー差は小さいの
で、正孔の蓄積のためには価電子帯のエネルギー差の大
きいものを用いる方がよい。このためには、Ｓi成分の
多い非晶質ＳiＮx(ｘ：０.３〜０.９)がよい。
することができるようなｉ層半導体のバンドギャップよ
りも大きいバンドギャップを持ち、適当な電界でトンネ
リングを生じるような薄い良質な高抵抗の薄膜が必要で
ある。非晶質ＳiＣ薄膜は、２.０eＶ以上のものにおい
ては、そのような特性を満足できる。また、薄い良質の
ＳiＯ2又はＳi3Ｎ4においても、上記特性を満たすこと
ができるが、製作工程上、特に多結晶シリコンが有効で
ある。非晶質ＳiＣにおいて、Ｓiの成分がＣの成分より
も多いものでは、非晶質Ｓi半導体との伝導帯のエネル
ギー差が大きいが、価電子帯のエネルギー差は小さいの
で、正孔の蓄積のためには価電子帯のエネルギー差の大
きいものを用いる方がよい。このためには、Ｓi成分の
多い非晶質ＳiＮx(ｘ：０.３〜０.９)がよい。
【００２７】
【実施例２】図５は実施例１のスイッチ素子を表示装置
に適用した一例を示した回路図である。
に適用した一例を示した回路図である。
【００２８】マトリックス状の横と縦の配線の各交点の
部分に、スイッチ素子とそれに直列に発光性の薄膜素子
が接続されている。図示の場合、横に正、縦に負の基準
値以上のパルスを印加すると、それぞれに維持電圧がか
けてあれば、その絵素は電流が流れ続ける。すなわち、
メモリー動作をすることとなる。横と縦の電極群をそれ
ぞれ一定の関係でパルス列で走査すれば、二次元の画像
表示を行うことができる。
部分に、スイッチ素子とそれに直列に発光性の薄膜素子
が接続されている。図示の場合、横に正、縦に負の基準
値以上のパルスを印加すると、それぞれに維持電圧がか
けてあれば、その絵素は電流が流れ続ける。すなわち、
メモリー動作をすることとなる。横と縦の電極群をそれ
ぞれ一定の関係でパルス列で走査すれば、二次元の画像
表示を行うことができる。
【００２９】図６は表示装置の断面図である。ガラス基
板１上に透明電極(ＳnＯ2)４を横方向にストライプ状に
加工した上に、発光体薄膜５を付け、その上に絵素毎に
電極(絵素電極)６をフォトリソグラフィで作成し、更に
上記スイッチ素子７を作り、その上に横ストライプ電極
８が作られている。この製作工程は、逆に最初に上記ス
イッチ素子を作り、その上に発光体薄膜を重ねることも
できる。
板１上に透明電極(ＳnＯ2)４を横方向にストライプ状に
加工した上に、発光体薄膜５を付け、その上に絵素毎に
電極(絵素電極)６をフォトリソグラフィで作成し、更に
上記スイッチ素子７を作り、その上に横ストライプ電極
８が作られている。この製作工程は、逆に最初に上記ス
イッチ素子を作り、その上に発光体薄膜を重ねることも
できる。
【００３０】
【発明の効果】以上詳述したように、本発明の薄膜スイ
ッチ素子は、或る一定以上の電圧のとき或いは光等の刺
激によって、抵抗値が急激に減少して閉回路を作ること
ができると共にメモリー作用を持ち、有効発光時間を長
くすることができるので、大絵素数の表示装置に適用で
きる。
ッチ素子は、或る一定以上の電圧のとき或いは光等の刺
激によって、抵抗値が急激に減少して閉回路を作ること
ができると共にメモリー作用を持ち、有効発光時間を長
くすることができるので、大絵素数の表示装置に適用で
きる。
【図１】本発明の薄膜スイッチ素子のエネルギーバンド
構成を説明する図である。
構成を説明する図である。
【図２】本発明の薄膜スイッチ素子の動作原理を説明す
る図で、(Ａ)はスイッチオフの状態、(Ｂ)及び(Ｃ)はそ
れぞれスイッチオンの状態を示している。
る図で、(Ａ)はスイッチオフの状態、(Ｂ)及び(Ｃ)はそ
れぞれスイッチオンの状態を示している。
【図３】実施例１の薄膜スイッチ素子の層構造を示す断
面図である。
面図である。
【図４】実施例１の薄膜スイッチ素子の電圧電流特性の
一実験例を示す図である。
一実験例を示す図である。
【図５】実施例２に係る表示装置の回路図である。
【図６】実施例２に係る表示装置の構造を示す断面図で
ある。
ある。
ｎ+ 強く不純物を添加されたｎ型半導体 ｐ+ 強く不純物を添加されたｐ型半導体 Ｉ 絶縁性又はワイドギャップ半導体薄膜 ｉ 多結晶又は非晶質半導体 Ｍ 導電性金属又は透明電極 １ ガラス基板 ２ ＳnＯ2電極 ３ Ａl電極 ４ 縦ストライプ電極 ５ 発光体 ６ 絵素電極 ７ スイッチ素子 ８ 横ストライブ電極
Claims (7)
- 【請求項１】 一対のｎ型半導体及びｐ型半導体層の間
に一対の絶縁性又は半導体薄膜を設け、更に該一対の絶
縁性又は半導体薄膜の間に多結晶又は非晶質半導体を設
けた層構造を、ガラス基盤又は表面が絶縁性の基板上の
導電性金属薄膜又は透明電極薄膜上に形成し、かつ、ｎ
型半導体層と多結晶又は非晶質半導体とｐ型半導体層の
間において、電子及び正孔が該一対の絶縁性又は半導体
薄膜をトンネリングして移動できるエネルギーバンド構
成にしたことを特徴とする薄膜スイッチ素子。 - 【請求項２】 電圧印加手段が設けられている請求項１
に記載の薄膜スイッチ素子。 - 【請求項３】 前記の多結晶又は非晶質半導体に光導入
手段が設けられている請求項１又は２に記載の薄膜スイ
ッチ素子。 - 【請求項４】 強いｎ型半導体と強いｐ型半導体層の間
に、一対の５０〜５００Åの厚さの絶縁薄膜層又は２.
０eＶ以上のワイドバンドギャップを有する半導体層が
設けられ、その間に２.０eＶ以下のバンドギャップを有
する真性半導体層が介在している請求項１に記載の薄膜
スイッチ素子。 - 【請求項５】 ワイドバンドギャップを有する半導体層
が非晶質シリコンカーボンからなり、真性半導体層が非
晶質シリコンからなる請求項４に記載の薄膜スイッチ素
子。 - 【請求項６】 ワイドバンドギャップを有する半導体層
が非晶質酸化シリコンからなり、真性半導体層が多結晶
シリコンからなる請求項４に記載の薄膜スイッチ素子。 - 【請求項７】 ワイドバンドギャップを有する半導体層
として、ｎ型半導体層に接する側に非晶質シリコンカー
ボンを用いるとき、ｐ型半導体層に接する側に非晶質窒
化シリコンを用いる請求項４に記載の薄膜スイッチ素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130154A JP3068954B2 (ja) | 1992-04-23 | 1992-04-23 | 薄膜スイッチ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130154A JP3068954B2 (ja) | 1992-04-23 | 1992-04-23 | 薄膜スイッチ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05303117A JPH05303117A (ja) | 1993-11-16 |
| JP3068954B2 true JP3068954B2 (ja) | 2000-07-24 |
Family
ID=15027284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4130154A Expired - Fee Related JP3068954B2 (ja) | 1992-04-23 | 1992-04-23 | 薄膜スイッチ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068954B2 (ja) |
-
1992
- 1992-04-23 JP JP4130154A patent/JP3068954B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05303117A (ja) | 1993-11-16 |
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| Date | Code | Title | Description |
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