JP3076101B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は低消費電力で高速なＢｉ
−ＣＭＯＳ構成の半導体集積回路装置（ＬＳＩ）に関す
る。
−ＣＭＯＳ構成の半導体集積回路装置（ＬＳＩ）に関す
る。
【０００２】近年のＬＳＩにはＥＣＬレベルの信号及び
ＴＴＬレベルの信号に対応できるＥＣＬ入出力回路及び
ＴＴＬ入出力回路を形成したＢｉ−ＣＭＯＳ構成のＬＳ
Ｉが要求されている。又、このＢｉ−ＣＭＯＳ構成のＬ
ＳＩにおいて高速性を備えていることが必要であり、Ｔ
ＴＬ出力回路も高速化する必要がある。
ＴＴＬレベルの信号に対応できるＥＣＬ入出力回路及び
ＴＴＬ入出力回路を形成したＢｉ−ＣＭＯＳ構成のＬＳ
Ｉが要求されている。又、このＢｉ−ＣＭＯＳ構成のＬ
ＳＩにおいて高速性を備えていることが必要であり、Ｔ
ＴＬ出力回路も高速化する必要がある。
【０００３】
【従来の技術】従来のＢｉ−ＣＭＯＳ構成のＬＳＩにお
けるＴＴＬ出力回路２０を図３に示す。
けるＴＴＬ出力回路２０を図３に示す。
【０００４】ＴＴＬ出力回路２０は入力回路部２１と出
力回路部２２とからなり、入力回路部２１を構成するＰ
ＭＯＳ及びＮＭＯＳトランジスタＭＰ１，ＭＮ１よりな
るＣＭＯＳのインバータ２３はグランドＧＮＤ及び低電
源ＶEE間に接続され、両トランジスタＭＰ１，ＭＮ１の
ゲート端子にはＢｉ−ＣＭＯＳレベルの入力信号ＩＮが
入力されている。両トランジスタＭＰ１，ＭＮ１間のノ
ードａはトランジスタＴ１及びＰＭＯＳトランジスタＭ
Ｐ２を介して高電源ＶCCに接続されている。トランジス
タＴ１のベース端子及びＰＭＯＳトランジスタＭＰ２の
ゲート端子はグランドＧＮＤに接続されている。
力回路部２２とからなり、入力回路部２１を構成するＰ
ＭＯＳ及びＮＭＯＳトランジスタＭＰ１，ＭＮ１よりな
るＣＭＯＳのインバータ２３はグランドＧＮＤ及び低電
源ＶEE間に接続され、両トランジスタＭＰ１，ＭＮ１の
ゲート端子にはＢｉ−ＣＭＯＳレベルの入力信号ＩＮが
入力されている。両トランジスタＭＰ１，ＭＮ１間のノ
ードａはトランジスタＴ１及びＰＭＯＳトランジスタＭ
Ｐ２を介して高電源ＶCCに接続されている。トランジス
タＴ１のベース端子及びＰＭＯＳトランジスタＭＰ２の
ゲート端子はグランドＧＮＤに接続されている。
【０００５】出力回路部２２を構成する位相分割トラン
ジスタＴ２のコレクタ端子はＰＭＯＳトランジスタＭＰ
３を介して高電源ＶCCに接続されるとともに、エミッタ
端子は抵抗Ｒ１を介してグランドＧＮＤに接続され、ベ
ース端子は前記トランジスタＴ１のコレクタ端子に接続
されている。尚、位相分割トランジスタＴ２のコレクタ
・ベース間にはショットキーバリアダイオードＤ１が逆
バイアスで接続され、位相分割トランジスタＴ２の飽和
を防止するようになっている。又、位相分割トランジス
タＴ２のベース端子とグランドＧＮＤとの間にはショッ
トキーバリアダイオードＤ２が接続され、位相分割トラ
ンジスタＴ２のベース電位が所定電位以下に低下するの
を防止するようになっている。
ジスタＴ２のコレクタ端子はＰＭＯＳトランジスタＭＰ
３を介して高電源ＶCCに接続されるとともに、エミッタ
端子は抵抗Ｒ１を介してグランドＧＮＤに接続され、ベ
ース端子は前記トランジスタＴ１のコレクタ端子に接続
されている。尚、位相分割トランジスタＴ２のコレクタ
・ベース間にはショットキーバリアダイオードＤ１が逆
バイアスで接続され、位相分割トランジスタＴ２の飽和
を防止するようになっている。又、位相分割トランジス
タＴ２のベース端子とグランドＧＮＤとの間にはショッ
トキーバリアダイオードＤ２が接続され、位相分割トラ
ンジスタＴ２のベース電位が所定電位以下に低下するの
を防止するようになっている。
【０００６】出力トランジスタＴ３のエミッタ端子はグ
ランドＧＮＤに接続されるとともに、そのベース端子は
前記位相分割トランジスタＴ２のエミッタ端子に接続さ
れている。位相分割トランジスタＴ２のコレクタ端子と
出力トランジスタＴ３のコレクタ端子との間には互いに
ダーリントン接続された出力トランジスタＴ４とトラン
ジスタＴ５とが接続されている。出力トランジスタＴ４
のコレクタ端子は抵抗Ｒ２を介して高電源ＶCCに接続さ
れ、エミッタ端子は出力トランジスタＴ３のコレクタ端
子に接続されている。出力トランジスタＴ４のベース端
子は抵抗Ｒ３及びショットキーバリアダイオードＤ３を
介して出力トランジスタＴ３のコレクタ端子に接続され
ている。トランジスタＴ５のベース端子は位相分割トラ
ンジスタＴ２のコレクタ端子に接続されている。そし
て、出力トランジスタＴ３，Ｔ４間に出力端子Ｖout が
接続され、出力端子Ｖout とグランドＧＮＤとの間には
出力が低下し過ぎるのを防止するためのショットキーバ
リアダイオードＤ４が接続されている。
ランドＧＮＤに接続されるとともに、そのベース端子は
前記位相分割トランジスタＴ２のエミッタ端子に接続さ
れている。位相分割トランジスタＴ２のコレクタ端子と
出力トランジスタＴ３のコレクタ端子との間には互いに
ダーリントン接続された出力トランジスタＴ４とトラン
ジスタＴ５とが接続されている。出力トランジスタＴ４
のコレクタ端子は抵抗Ｒ２を介して高電源ＶCCに接続さ
れ、エミッタ端子は出力トランジスタＴ３のコレクタ端
子に接続されている。出力トランジスタＴ４のベース端
子は抵抗Ｒ３及びショットキーバリアダイオードＤ３を
介して出力トランジスタＴ３のコレクタ端子に接続され
ている。トランジスタＴ５のベース端子は位相分割トラ
ンジスタＴ２のコレクタ端子に接続されている。そし
て、出力トランジスタＴ３，Ｔ４間に出力端子Ｖout が
接続され、出力端子Ｖout とグランドＧＮＤとの間には
出力が低下し過ぎるのを防止するためのショットキーバ
リアダイオードＤ４が接続されている。
【０００７】従って、Ｂｉ−ＣＭＯＳレベルの入力信号
ＩＮに基づいてＰＭＯＳトランジスタＭＰ１がオンしＮ
ＭＯＳトランジスタＭＮ１がオフすると、位相分割トラ
ンジスタＴ２のベース電位が高くなって位相分割トラン
ジスタＴ２がオンされ、これに基づいてトランジスタＴ
５，Ｔ４がオフされるとともに出力トランジスタＴ３が
オンされ、出力端子Ｖout からＴＴＬレベルのＬレベル
の出力信号が出力される。又、入力信号ＩＮに基づいて
ＰＭＯＳトランジスタＭＰ１がオフしＮＭＯＳトランジ
スタＭＮ１がオンすると、位相分割トランジスタＴ２の
ベース電位が低くなって位相分割トランジスタＴ２がオ
フされ、これに基づいてトランジスタＴ５及び出力トラ
ンジスタＴ４がオンされるとともに出力トランジスタＴ
３がオフされ、出力端子Ｖout からＴＴＬレベルのＨレ
ベルの出力信号が出力される。
ＩＮに基づいてＰＭＯＳトランジスタＭＰ１がオンしＮ
ＭＯＳトランジスタＭＮ１がオフすると、位相分割トラ
ンジスタＴ２のベース電位が高くなって位相分割トラン
ジスタＴ２がオンされ、これに基づいてトランジスタＴ
５，Ｔ４がオフされるとともに出力トランジスタＴ３が
オンされ、出力端子Ｖout からＴＴＬレベルのＬレベル
の出力信号が出力される。又、入力信号ＩＮに基づいて
ＰＭＯＳトランジスタＭＰ１がオフしＮＭＯＳトランジ
スタＭＮ１がオンすると、位相分割トランジスタＴ２の
ベース電位が低くなって位相分割トランジスタＴ２がオ
フされ、これに基づいてトランジスタＴ５及び出力トラ
ンジスタＴ４がオンされるとともに出力トランジスタＴ
３がオフされ、出力端子Ｖout からＴＴＬレベルのＨレ
ベルの出力信号が出力される。
【０００８】
【発明が解決しようとする課題】ところが、図３に示す
ＴＴＬ出力回路２０の出力信号の伝搬遅延時間ｔｐｄ
は、位相分割トランジスタＴ２のスイッチングスピー
ド、即ち同トランジスタＴ２のベース電位の上下スピー
ドによって決まり、これはＣＭＯＳインバータ２３のス
イッチングスピードによって決まるため、伝搬遅延時間
ｔｐｄが長くなるという問題があった。
ＴＴＬ出力回路２０の出力信号の伝搬遅延時間ｔｐｄ
は、位相分割トランジスタＴ２のスイッチングスピー
ド、即ち同トランジスタＴ２のベース電位の上下スピー
ドによって決まり、これはＣＭＯＳインバータ２３のス
イッチングスピードによって決まるため、伝搬遅延時間
ｔｐｄが長くなるという問題があった。
【０００９】又、ＮＭＯＳトランジスタＭＮ１に流れる
電流が、位相分割トランジスタＴ２のベース電位の上下
スピードに大きく影響するが、ＮＭＯＳトランジスタＭ
Ｎ１のしきい値電圧を決める増幅率β，ドレイン電流，
オン抵抗等のパラメータに製造ばらつきが必然的に発生
することや、低電源ＶEEが変動したりすることによって
ＮＭＯＳトランジスタＭＮ１に流れる電流が変動し、Ｔ
ＴＬ出力回路２０の動作スピードの変動が大きいという
問題があった。
電流が、位相分割トランジスタＴ２のベース電位の上下
スピードに大きく影響するが、ＮＭＯＳトランジスタＭ
Ｎ１のしきい値電圧を決める増幅率β，ドレイン電流，
オン抵抗等のパラメータに製造ばらつきが必然的に発生
することや、低電源ＶEEが変動したりすることによって
ＮＭＯＳトランジスタＭＮ１に流れる電流が変動し、Ｔ
ＴＬ出力回路２０の動作スピードの変動が大きいという
問題があった。
【００１０】又、このＴＴＬ出力回路２０のＢｉ−ＣＭ
ＯＳレベルのしきい値は、ＣＭＯＳインバータ２３によ
り決まり、グランドＧＮＤ及び低電源ＶEEの中間値であ
るＶEE／２となることが理想的である。しかし、実際に
は位相分割トランジスタＴ２のスイッチングスピードを
上げるためのベース電位の制御のため、ＰＭＯＳトラン
ジスタＭＰ２のドレイン電流とＮＭＯＳトランジスタＭ
Ｎ１のドレイン電流とのバランスを考慮して、ＮＭＯＳ
トランジスタＭＮ１のサイズ（ＭＯＳトランジスタのゲ
ート長、ゲート幅）を決定しなければならない。その結
果、ＣＭＯＳインバータ２３のしきい値はＮＭＯＳトラ
ンジスタＭＮ１により決定され、必ずしもＶEE／２とは
ならない可能性がある。この場合、ノイズに対するマー
ジンが少なくなり、正常なレベル変換を行うことができ
ないという問題があった。
ＯＳレベルのしきい値は、ＣＭＯＳインバータ２３によ
り決まり、グランドＧＮＤ及び低電源ＶEEの中間値であ
るＶEE／２となることが理想的である。しかし、実際に
は位相分割トランジスタＴ２のスイッチングスピードを
上げるためのベース電位の制御のため、ＰＭＯＳトラン
ジスタＭＰ２のドレイン電流とＮＭＯＳトランジスタＭ
Ｎ１のドレイン電流とのバランスを考慮して、ＮＭＯＳ
トランジスタＭＮ１のサイズ（ＭＯＳトランジスタのゲ
ート長、ゲート幅）を決定しなければならない。その結
果、ＣＭＯＳインバータ２３のしきい値はＮＭＯＳトラ
ンジスタＭＮ１により決定され、必ずしもＶEE／２とは
ならない可能性がある。この場合、ノイズに対するマー
ジンが少なくなり、正常なレベル変換を行うことができ
ないという問題があった。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、ＥＣＬ入出力回路及びＴＴＬ入出力
回路を備えたＢｉ−ＣＭＯＳ構成の半導体集積回路装置
において、ＴＴＬ出力回路の高速化を図ることができる
とともに、製造ばらつきや電源変動による動作スピード
の変動を抑制でき、更にしきい値電圧の安定化を図って
正常なレベル変換を行うことができることを目的とす
る。
れたものであって、ＥＣＬ入出力回路及びＴＴＬ入出力
回路を備えたＢｉ−ＣＭＯＳ構成の半導体集積回路装置
において、ＴＴＬ出力回路の高速化を図ることができる
とともに、製造ばらつきや電源変動による動作スピード
の変動を抑制でき、更にしきい値電圧の安定化を図って
正常なレベル変換を行うことができることを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、第１発明は、ＥＣＬ入出力回路及びＴＴＬ入出力回
路を備え、ＴＴＬ出力回路を、Ｂｉ−ＣＭＯＳレベルの
入力信号を入力する入力回路部と、入力回路部の出力信
号に基づいてオン・オフ動作する位相分割トランジスタ
と、位相分割トランジスタのオン・オフ動作に基づいて
駆動されＴＴＬレベルの出力信号を出力する出力トラン
ジスタとからなる出力回路部とを設けたＢｉ−ＣＭＯＳ
構成の半導体集積回路装置において、ＴＴＬ出力回路に
おける入力回路部を、Ｂｉ−ＣＭＯＳレベルの入力信号
を入力する第１のトランジスタとＢｉ−ＣＭＯＳレベル
のしきい値電圧を基準電圧として入力する第２のトラン
ジスタとをエミッタ結合した差動回路部と、差動回路部
のエミッタ側に接続した定電流源とを備えて構成し、第
１のトランジスタのコレクタ端子の出力信号を位相分割
トランジスタのベース端子に入力するようにした。
め、第１発明は、ＥＣＬ入出力回路及びＴＴＬ入出力回
路を備え、ＴＴＬ出力回路を、Ｂｉ−ＣＭＯＳレベルの
入力信号を入力する入力回路部と、入力回路部の出力信
号に基づいてオン・オフ動作する位相分割トランジスタ
と、位相分割トランジスタのオン・オフ動作に基づいて
駆動されＴＴＬレベルの出力信号を出力する出力トラン
ジスタとからなる出力回路部とを設けたＢｉ−ＣＭＯＳ
構成の半導体集積回路装置において、ＴＴＬ出力回路に
おける入力回路部を、Ｂｉ−ＣＭＯＳレベルの入力信号
を入力する第１のトランジスタとＢｉ−ＣＭＯＳレベル
のしきい値電圧を基準電圧として入力する第２のトラン
ジスタとをエミッタ結合した差動回路部と、差動回路部
のエミッタ側に接続した定電流源とを備えて構成し、第
１のトランジスタのコレクタ端子の出力信号を位相分割
トランジスタのベース端子に入力するようにした。
【００１３】又、第２発明は、ＴＴＬ出力回路にＥＣＬ
入出力回路用のバイアス電圧から第２のトランジスタに
入力するＢｉ−ＣＭＯＳレベルのしきい値電圧を生成す
るしきい値電圧生成回路部を設けている。
入出力回路用のバイアス電圧から第２のトランジスタに
入力するＢｉ−ＣＭＯＳレベルのしきい値電圧を生成す
るしきい値電圧生成回路部を設けている。
【００１４】
【作用】第１発明によれば、ＴＴＬ出力回路における入
力回路部を第１及び第２のトランジスタをエミッタ結合
した差動回路部と、定電流源とを備えて構成しているの
で、入力回路部のスイッチングスピードは速くなり、特
に定電流源を用いているため、位相分割トランジスタの
ベース電位の立ち下がりが速くなって出力信号のＬレベ
ルからＨレベルへの伝搬遅延時間が短くなる。又、入力
回路部に定電流源を用いているので、第１及び第２のト
ランジスタの製造ばらつきや電源変動があっても入力回
路部に流れる電流の変動が抑制され、ＴＴＬ出力回路の
動作スピードはほとんど変動しない。更に、差動回路部
の第２のトランジスタに入力される基準電圧がＢｉ−Ｃ
ＭＯＳレベルのしきい値電圧となるのでノイズマージン
が向上され、安定したレベル変換が行われる。
力回路部を第１及び第２のトランジスタをエミッタ結合
した差動回路部と、定電流源とを備えて構成しているの
で、入力回路部のスイッチングスピードは速くなり、特
に定電流源を用いているため、位相分割トランジスタの
ベース電位の立ち下がりが速くなって出力信号のＬレベ
ルからＨレベルへの伝搬遅延時間が短くなる。又、入力
回路部に定電流源を用いているので、第１及び第２のト
ランジスタの製造ばらつきや電源変動があっても入力回
路部に流れる電流の変動が抑制され、ＴＴＬ出力回路の
動作スピードはほとんど変動しない。更に、差動回路部
の第２のトランジスタに入力される基準電圧がＢｉ−Ｃ
ＭＯＳレベルのしきい値電圧となるのでノイズマージン
が向上され、安定したレベル変換が行われる。
【００１５】又、第２発明によれば、Ｂｉ−ＣＭＯＳレ
ベルのしきい値電圧がＥＣＬ入出力回路用のバイアス電
圧から容易に生成される。
ベルのしきい値電圧がＥＣＬ入出力回路用のバイアス電
圧から容易に生成される。
【００１６】
【実施例】以下、本発明を具体化した一実施例を図１，
図２に従って説明する。尚、説明の便宜上、図３と同様
の構成については同一の符号を付して説明を一部省略す
る。
図２に従って説明する。尚、説明の便宜上、図３と同様
の構成については同一の符号を付して説明を一部省略す
る。
【００１７】図２はＢｉ−ＣＭＯＳ構成のＬＳＩ１の概
略を示し、チップ２上にはＴＴＬ入力回路３、ＥＣＬ入
力回路４、Ｂｉ−ＣＭＯＳ又はＣＭＯＳ構成の内部回路
５、ＴＴＬ出力回路６及びＥＣＬ出力回路７が形成され
ている。ＴＴＬ入力回路３，ＥＣＬ入力回路４，ＴＴＬ
出力回路６及びＥＣＬ出力回路７には高電源ＶCCと低電
源ＶEEとが供給され、内部回路５には低電源ＶEEが供給
されている。尚、本実施例では高電源ＶCCとして＋５ボ
ルトが使用され、低電源ＶEEとして−５．２ボルトのＢ
ｉ−ＣＭＯＳレベルの電源が使用されている。
略を示し、チップ２上にはＴＴＬ入力回路３、ＥＣＬ入
力回路４、Ｂｉ−ＣＭＯＳ又はＣＭＯＳ構成の内部回路
５、ＴＴＬ出力回路６及びＥＣＬ出力回路７が形成され
ている。ＴＴＬ入力回路３，ＥＣＬ入力回路４，ＴＴＬ
出力回路６及びＥＣＬ出力回路７には高電源ＶCCと低電
源ＶEEとが供給され、内部回路５には低電源ＶEEが供給
されている。尚、本実施例では高電源ＶCCとして＋５ボ
ルトが使用され、低電源ＶEEとして−５．２ボルトのＢ
ｉ−ＣＭＯＳレベルの電源が使用されている。
【００１８】ＴＴＬ入力回路３はＴＴＬレベル（本実施
例では＋３ボルト〜０ボルト）の入力信号を入力してＢ
ｉ−ＣＭＯＳレベル（本実施例では０ボルト〜−５．２
ボルト）にレベル変換した信号を内部回路５に出力し、
ＥＣＬ入力回路４はＥＣＬレベル（本実施例では−０．
９ボルト〜−１．７ボルト）の入力信号を入力してＢｉ
−ＣＭＯＳレベルにレベル変換した信号を内部回路５に
出力するようになっている。
例では＋３ボルト〜０ボルト）の入力信号を入力してＢ
ｉ−ＣＭＯＳレベル（本実施例では０ボルト〜−５．２
ボルト）にレベル変換した信号を内部回路５に出力し、
ＥＣＬ入力回路４はＥＣＬレベル（本実施例では−０．
９ボルト〜−１．７ボルト）の入力信号を入力してＢｉ
−ＣＭＯＳレベルにレベル変換した信号を内部回路５に
出力するようになっている。
【００１９】ＴＴＬ出力回路６は内部回路５から出力さ
れるＢｉ−ＣＭＯＳレベルの信号を入力してＴＴＬレベ
ルの信号にレベル変換して外部に出力し、ＥＣＬ出力回
路７は前記内部回路５から出力されるＢｉ−ＣＭＯＳレ
ベルの信号を入力してＥＣＬレベルの信号にレベル変換
して外部に出力するようになっている。
れるＢｉ−ＣＭＯＳレベルの信号を入力してＴＴＬレベ
ルの信号にレベル変換して外部に出力し、ＥＣＬ出力回
路７は前記内部回路５から出力されるＢｉ−ＣＭＯＳレ
ベルの信号を入力してＥＣＬレベルの信号にレベル変換
して外部に出力するようになっている。
【００２０】図１は上記ＴＴＬ出力回路６の詳細を示
し、入力回路部１０と前記出力回路部２２とからなり、
入力回路部１０は差動回路部１１、定電流源１２、及び
しきい値電圧生成回路部１３等を備えて構成されてい
る。
し、入力回路部１０と前記出力回路部２２とからなり、
入力回路部１０は差動回路部１１、定電流源１２、及び
しきい値電圧生成回路部１３等を備えて構成されてい
る。
【００２１】差動回路部１１は第１のトランジスタＴ６
と第２のトランジスタＴ７とをエミッタ結合して構成さ
れている。第１のトランジスタＴ６のベース端子にはＢ
ｉ−ＣＭＯＳレベルの入力信号ＩＮが入力され、第２の
トランジスタＴ７のベース端子にはしきい値電圧生成回
路部１３からＢｉ−ＣＭＯＳレベルのしきい値電圧が基
準電圧Ｖref として入力されている。そして、第１のト
ランジスタＴ６のコレクタ端子はＰＭＯＳトランジスタ
ＭＰ２を介して高電源ＶCCに接続されるとともに、出力
回路部２２の位相分割トランジスタＴ２のベース端子に
接続されている。
と第２のトランジスタＴ７とをエミッタ結合して構成さ
れている。第１のトランジスタＴ６のベース端子にはＢ
ｉ−ＣＭＯＳレベルの入力信号ＩＮが入力され、第２の
トランジスタＴ７のベース端子にはしきい値電圧生成回
路部１３からＢｉ−ＣＭＯＳレベルのしきい値電圧が基
準電圧Ｖref として入力されている。そして、第１のト
ランジスタＴ６のコレクタ端子はＰＭＯＳトランジスタ
ＭＰ２を介して高電源ＶCCに接続されるとともに、出力
回路部２２の位相分割トランジスタＴ２のベース端子に
接続されている。
【００２２】定電流源１２は差動回路部１１のエミッタ
側に接続された定電流トランジスタＴ８と、定電流トラ
ンジスタＴ８のエミッタ端子と低電源ＶEEとの間に接続
された抵抗Ｒ４からなり、定電流トランジスタＴ８のベ
ース端子にはＥＣＬ入出力回路用のバイアス電圧生成回
路（図示略）からバイアス電圧ＶCSが入力されている。
側に接続された定電流トランジスタＴ８と、定電流トラ
ンジスタＴ８のエミッタ端子と低電源ＶEEとの間に接続
された抵抗Ｒ４からなり、定電流トランジスタＴ８のベ
ース端子にはＥＣＬ入出力回路用のバイアス電圧生成回
路（図示略）からバイアス電圧ＶCSが入力されている。
【００２３】更に、前記しきい値電圧生成回路部１３は
コレクタ端子がグランドＧＮＤに接続されベース端子に
前記バイアス電圧生成回路（図示略）のバイアス電圧Ｖ
BB1（本実施例では−１．３ボルト）が入力されたトラ
ンジスタＴ９と、トランジスタＴ９のエミッタ端子に接
続されたレベル降下用のショットキーバリアダイオード
Ｄ５と、同ダイオードＤ５と低電源ＶEEとの間に接続さ
れた定電流トランジスタＴ１０及び抵抗Ｒ５よりなる定
電流源とで構成されている。尚、定電流トランジスタＴ
１０には前記バイアス電圧ＶCSが入力されている。
コレクタ端子がグランドＧＮＤに接続されベース端子に
前記バイアス電圧生成回路（図示略）のバイアス電圧Ｖ
BB1（本実施例では−１．３ボルト）が入力されたトラ
ンジスタＴ９と、トランジスタＴ９のエミッタ端子に接
続されたレベル降下用のショットキーバリアダイオード
Ｄ５と、同ダイオードＤ５と低電源ＶEEとの間に接続さ
れた定電流トランジスタＴ１０及び抵抗Ｒ５よりなる定
電流源とで構成されている。尚、定電流トランジスタＴ
１０には前記バイアス電圧ＶCSが入力されている。
【００２４】そして、しきい値電圧生成回路部１３はＥ
ＣＬ入出力回路用のバイアス電圧ＶBB1 をトランジスタ
Ｔ９及びショットキーバリアダイオードＤ５にて降圧す
ることにより、第２のトランジスタＴ７のベース端子に
入力する基準電圧Ｖref 、即ちＢｉ−ＣＭＯＳレベルの
しきい値電圧を生成するようになっている。従って、ト
ランジスタＴ９のベース・エミッタ間電圧を約０．８ボ
ルト、ショットキーバリアダイオードＤ５の電圧降下を
約０．４ボルトとすると、第２のトランジスタＴ７のベ
ース電位は約−２．５ボルトとなり、これはＢｉ−ＣＭ
ＯＳレベルのしきい値ＶEE／２（＝−２．６ボルト）に
ほぼ等しくなる。
ＣＬ入出力回路用のバイアス電圧ＶBB1 をトランジスタ
Ｔ９及びショットキーバリアダイオードＤ５にて降圧す
ることにより、第２のトランジスタＴ７のベース端子に
入力する基準電圧Ｖref 、即ちＢｉ−ＣＭＯＳレベルの
しきい値電圧を生成するようになっている。従って、ト
ランジスタＴ９のベース・エミッタ間電圧を約０．８ボ
ルト、ショットキーバリアダイオードＤ５の電圧降下を
約０．４ボルトとすると、第２のトランジスタＴ７のベ
ース電位は約−２．５ボルトとなり、これはＢｉ−ＣＭ
ＯＳレベルのしきい値ＶEE／２（＝−２．６ボルト）に
ほぼ等しくなる。
【００２５】さて、上記のように構成されたＴＴＬ出力
回路６において、Ｂｉ−ＣＭＯＳレベルの入力信号ＩＮ
が基準電圧Ｖref より小さくなると、トランジスタＴ６
がオフしトランジスタＴ７がオンする。これにより、位
相分割トランジスタＴ２のベース電位が高くなって同ト
ランジスタＴ２がオンされ、これに基づいてトランジス
タＴ５，Ｔ４がオフされるとともに出力トランジスタＴ
３がオンされ、出力端子Ｖout からＴＴＬレベルのＬレ
ベルの出力信号が出力される。
回路６において、Ｂｉ−ＣＭＯＳレベルの入力信号ＩＮ
が基準電圧Ｖref より小さくなると、トランジスタＴ６
がオフしトランジスタＴ７がオンする。これにより、位
相分割トランジスタＴ２のベース電位が高くなって同ト
ランジスタＴ２がオンされ、これに基づいてトランジス
タＴ５，Ｔ４がオフされるとともに出力トランジスタＴ
３がオンされ、出力端子Ｖout からＴＴＬレベルのＬレ
ベルの出力信号が出力される。
【００２６】又、Ｂｉ−ＣＭＯＳレベルの入力信号ＩＮ
が基準電圧Ｖref より大きくなると、トランジスタＴ６
がオンしトランジスタＴ７がオフする。これにより、位
相分割トランジスタＴ２のベース電位が低くなって同ト
ランジスタＴ２がオフされ、これに基づいてトランジス
タＴ５及び出力トランジスタＴ４がオンされるとともに
出力トランジスタＴ３がオフされ、出力端子Ｖout から
ＴＴＬレベルのＨレベルの出力信号が出力される。
が基準電圧Ｖref より大きくなると、トランジスタＴ６
がオンしトランジスタＴ７がオフする。これにより、位
相分割トランジスタＴ２のベース電位が低くなって同ト
ランジスタＴ２がオフされ、これに基づいてトランジス
タＴ５及び出力トランジスタＴ４がオンされるとともに
出力トランジスタＴ３がオフされ、出力端子Ｖout から
ＴＴＬレベルのＨレベルの出力信号が出力される。
【００２７】この際、ＴＴＬ出力回路６の入力回路部１
０を第１及び第２のトランジスタＴ６，Ｔ７をエミッタ
結合した差動回路部１１と、定電流源１２とを備えて構
成しているので、入力回路部１０のスイッチングスピー
ドは従来のＣＭＯＳインバータ２３と比較して速くな
り、特に定電流源１２を用いているため、位相分割トラ
ンジスタＴ２のベース電位の立ち下がりが速くなって出
力信号のＬレベルからＨレベルへの伝搬遅延時間を短く
することができ、ＴＴＬ出力回路６の高速化を図ること
ができる。
０を第１及び第２のトランジスタＴ６，Ｔ７をエミッタ
結合した差動回路部１１と、定電流源１２とを備えて構
成しているので、入力回路部１０のスイッチングスピー
ドは従来のＣＭＯＳインバータ２３と比較して速くな
り、特に定電流源１２を用いているため、位相分割トラ
ンジスタＴ２のベース電位の立ち下がりが速くなって出
力信号のＬレベルからＨレベルへの伝搬遅延時間を短く
することができ、ＴＴＬ出力回路６の高速化を図ること
ができる。
【００２８】又、本実施例では入力回路部１０に定電流
源１２を用いているので、第１及び第２のトランジスタ
Ｔ６，Ｔ７の製造ばらつきや電源ＶCC，ＶEEに変動があ
っても入力回路部１０に流れる電流の変動が抑制され、
ＴＴＬ出力回路６の動作スピードはほとんど変動しな
い。
源１２を用いているので、第１及び第２のトランジスタ
Ｔ６，Ｔ７の製造ばらつきや電源ＶCC，ＶEEに変動があ
っても入力回路部１０に流れる電流の変動が抑制され、
ＴＴＬ出力回路６の動作スピードはほとんど変動しな
い。
【００２９】更に、本実施例ではトランジスタＴ９、シ
ョットキーバリアダイオードＤ５、定電流トランジスタ
Ｔ１０及び抵抗Ｒ５によりしきい値電圧生成回路部１３
を構成したので、ＥＣＬ入出力回路用のバイアス電圧Ｖ
BB1 をトランジスタＴ９及びショットキーバリアダイオ
ードＤ５にて降圧することにより、Ｂｉ−ＣＭＯＳレベ
ルのしきい値電圧を容易に生成することができる。又、
このＢｉ−ＣＭＯＳレベルのしきい値電圧を基準電圧Ｖ
ref として第２のトランジスタＴ７のベース端子に入力
するようにしているので、ノイズマージンを向上して安
定したレベル変換を行うことができる。
ョットキーバリアダイオードＤ５、定電流トランジスタ
Ｔ１０及び抵抗Ｒ５によりしきい値電圧生成回路部１３
を構成したので、ＥＣＬ入出力回路用のバイアス電圧Ｖ
BB1 をトランジスタＴ９及びショットキーバリアダイオ
ードＤ５にて降圧することにより、Ｂｉ−ＣＭＯＳレベ
ルのしきい値電圧を容易に生成することができる。又、
このＢｉ−ＣＭＯＳレベルのしきい値電圧を基準電圧Ｖ
ref として第２のトランジスタＴ７のベース端子に入力
するようにしているので、ノイズマージンを向上して安
定したレベル変換を行うことができる。
【００３０】
【発明の効果】以上詳述したように、第１発明によれ
ば、ＥＣＬ入出力回路及びＴＴＬ入出力回路を備えたＢ
ｉ−ＣＭＯＳ構成の半導体集積回路装置において、ＴＴ
Ｌ出力回路の高速化を図ることができるとともに、製造
ばらつきや電源変動による動作スピードの変動を抑制で
き、更にしきい値電圧の安定化を図って正常なレベル変
換を行うことができる。
ば、ＥＣＬ入出力回路及びＴＴＬ入出力回路を備えたＢ
ｉ−ＣＭＯＳ構成の半導体集積回路装置において、ＴＴ
Ｌ出力回路の高速化を図ることができるとともに、製造
ばらつきや電源変動による動作スピードの変動を抑制で
き、更にしきい値電圧の安定化を図って正常なレベル変
換を行うことができる。
【００３１】又、第２発明によれば、Ｂｉ−ＣＭＯＳレ
ベルのしきい値電圧をＥＣＬ入出力回路用のバイアス電
圧から容易に生成することができる。
ベルのしきい値電圧をＥＣＬ入出力回路用のバイアス電
圧から容易に生成することができる。
【図１】一実施例のＴＴＬ出力回路を示す電気回路図で
ある。
ある。
【図２】一実施例のＬＳＩの概略を示すブロック図であ
る。
る。
【図３】従来のＴＴＬ出力回路を示す電気回路図であ
る。
る。
６ ＴＴＬ出力回路 １０ 入力回路部 １１ 差動回路部 １２ 定電流源 １３ しきい値電圧生成回路部 ２２ 出力回路部 Ｔ２ 位相分割トランジスタ Ｔ３，Ｔ４ 出力トランジスタ Ｔ６ 第１のトランジスタ Ｔ７ 第２のトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/08
Claims (2)
- 【請求項１】 ＥＣＬ入出力回路及びＴＴＬ入出力回路
を備え、ＴＴＬ出力回路（６）を、Ｂｉ−ＣＭＯＳレベ
ルの入力信号を入力する入力回路部（１０）と、入力回
路部（１０）の出力信号に基づいてオン・オフ動作する
位相分割トランジスタ（Ｔ２）と、位相分割トランジス
タ（Ｔ２）のオン・オフ動作に基づいて駆動されＴＴＬ
レベルの出力信号を出力する出力トランジスタ（Ｔ３，
Ｔ４）とからなる出力回路部（２２）とを設けたＢｉ−
ＣＭＯＳ構成の半導体集積回路装置において、 前記ＴＴＬ出力回路（６）における入力回路部（１０）
を、Ｂｉ−ＣＭＯＳレベルの入力信号（ＩＮ）を入力す
る第１のトランジスタ（Ｔ６）とＢｉ−ＣＭＯＳレベル
のしきい値電圧を基準電圧として入力する第２のトラン
ジスタ（Ｔ７）とをエミッタ結合した差動回路部（１
１）と、差動回路部（１１）のエミッタ側に接続した定
電流源（１２）とを備えて構成し、第１のトランジスタ
（Ｔ６）のコレクタ端子の出力信号を位相分割トランジ
スタ（Ｔ２）のベース端子に入力するようにしたことを
特徴とする半導体集積回路装置。 - 【請求項２】 ＴＴＬ出力回路（６）における入力回路
部（１０）はＥＣＬ入出力回路用のバイアス電圧（ＶBB
1 ）から第２のトランジスタ（Ｔ７）に入力するＢｉ−
ＣＭＯＳレベルのしきい値電圧を生成するしきい値電圧
生成回路部（１３）を備えることを特徴とする請求項１
に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03230315A JP3076101B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03230315A JP3076101B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575435A JPH0575435A (ja) | 1993-03-26 |
| JP3076101B2 true JP3076101B2 (ja) | 2000-08-14 |
Family
ID=16905909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03230315A Expired - Fee Related JP3076101B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076101B2 (ja) |
-
1991
- 1991-09-10 JP JP03230315A patent/JP3076101B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575435A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000530 |
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