JP3080048B2 - クロック供給回路 - Google Patents
クロック供給回路Info
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- 238000000034 method Methods 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にクロック信号供給回路に関する。
関し、特にクロック信号供給回路に関する。
【０００２】
【従来の技術】半導体集積回路（以下「ＬＳＩ」とい
う）において、高速・低消費電力化の要求はさらに強ま
る傾向にある。そこで、低消費電力化を実現するため
に、必要に応じて動作クロックを切り替える、すなわち
高速動作の要求されるときは高速クロックを用い、待機
状態等、高速動作要求されないときには低速クロックを
用いる事によってトータルの低消費電力化を実現する方
法が用いられている。
う）において、高速・低消費電力化の要求はさらに強ま
る傾向にある。そこで、低消費電力化を実現するため
に、必要に応じて動作クロックを切り替える、すなわち
高速動作の要求されるときは高速クロックを用い、待機
状態等、高速動作要求されないときには低速クロックを
用いる事によってトータルの低消費電力化を実現する方
法が用いられている。
【０００３】ＬＳＩにおけるクロックは、求められる速
度に対して最適な、もしくは最適以上のドライブ能力の
あるクロックドライバで各回路に供給される。なぜな
ら、もしクロックドライバのドライブ能力が不足してい
れば、クロックが供給される各回路に同じタイミングで
クロックを供給することができず、スキューがずれてし
まい、ＬＳＩが誤動作を起こしてしまう、ためである。
度に対して最適な、もしくは最適以上のドライブ能力の
あるクロックドライバで各回路に供給される。なぜな
ら、もしクロックドライバのドライブ能力が不足してい
れば、クロックが供給される各回路に同じタイミングで
クロックを供給することができず、スキューがずれてし
まい、ＬＳＩが誤動作を起こしてしまう、ためである。
【０００４】このため、ＬＳＩで用いられるクロックド
ライバは、高速動作時において十分にスキューを満足す
るように設計されている。この結果、低速動作時にはク
ロックドライバは必要以上にドライブ能力があり、必要
以上に電力を消費していた。
ライバは、高速動作時において十分にスキューを満足す
るように設計されている。この結果、低速動作時にはク
ロックドライバは必要以上にドライブ能力があり、必要
以上に電力を消費していた。
【０００５】このような問題を解決するための従来技術
として、例えば特開平３−５３３１０号公報には、高速
クロックと低速クロックを切り換える半導体集積回路に
おいて、クロックドライバを複数個のバッファと複数個
の３ステートバッファの並列構成とし、高速クロック動
作と低速クロック動作の各々に最適なドライブ能力を選
択し、高速動作と低電圧・低消費電流動作という相反す
る機能を実現するようにした半導体集積回路が提案され
ている。図３に、この従来の半導体集積回路の概略構成
を示す。
として、例えば特開平３−５３３１０号公報には、高速
クロックと低速クロックを切り換える半導体集積回路に
おいて、クロックドライバを複数個のバッファと複数個
の３ステートバッファの並列構成とし、高速クロック動
作と低速クロック動作の各々に最適なドライブ能力を選
択し、高速動作と低電圧・低消費電流動作という相反す
る機能を実現するようにした半導体集積回路が提案され
ている。図３に、この従来の半導体集積回路の概略構成
を示す。
【０００６】図３を参照すると、クロックドライバ５０
は、バッファ６０と３ステートバッファ７０と、クロッ
ク入力端子１と制御信号入力端子２とから構成されてい
る。このクロックドライバ５０は、高速で動作を行なう
時には、制御信号２をハイレベルとし、バッファ６０、
及び３ステートバッファ７０で同時にクロックをドライ
ブし、各論理回路１００、１０１にクロックを供給す
る。
は、バッファ６０と３ステートバッファ７０と、クロッ
ク入力端子１と制御信号入力端子２とから構成されてい
る。このクロックドライバ５０は、高速で動作を行なう
時には、制御信号２をハイレベルとし、バッファ６０、
及び３ステートバッファ７０で同時にクロックをドライ
ブし、各論理回路１００、１０１にクロックを供給す
る。
【０００７】また低速で動作を行なう時には、制御信号
２をロウレベルとし、３ステートバッファ７０の出力を
ハイインピーダンス状態とし、バッファ６０のみでクロ
ックをドライブすることにより、低速動作の時に必要以
上のドライブ能力のあるクロックドライバを使用せず、
さらなる低消費電力化を実現している。
２をロウレベルとし、３ステートバッファ７０の出力を
ハイインピーダンス状態とし、バッファ６０のみでクロ
ックをドライブすることにより、低速動作の時に必要以
上のドライブ能力のあるクロックドライバを使用せず、
さらなる低消費電力化を実現している。
【０００８】
【発明が解決しようとする課題】しかしながら、論理回
路内部でクロックが使用されるラッチ回路等において
は、ほとんどの場合、クロックの立ち上がりエッジしか
利用していない。すなわち、クロックの立ち上がりにつ
いては、スキューがずれないように、それぞれの動作速
度で十分なドライブ能力のあるクロックドライバを用い
て、駆動しなければならないが、クロックの立ち下がり
は利用されていないのであるから、立ち上がりと同じド
ライブ能力のあるクロックドライバで駆動する必要はな
い。
路内部でクロックが使用されるラッチ回路等において
は、ほとんどの場合、クロックの立ち上がりエッジしか
利用していない。すなわち、クロックの立ち上がりにつ
いては、スキューがずれないように、それぞれの動作速
度で十分なドライブ能力のあるクロックドライバを用い
て、駆動しなければならないが、クロックの立ち下がり
は利用されていないのであるから、立ち上がりと同じド
ライブ能力のあるクロックドライバで駆動する必要はな
い。
【０００９】しかし、通常、クロックは、立ち上がり、
及び立ち下がりともに、同じ速度でドライブされてい
る。つまり、必要以上のドライブ能力のクロックドライ
バを用いていることになり、余分に電力を消費してい
た。
及び立ち下がりともに、同じ速度でドライブされてい
る。つまり、必要以上のドライブ能力のクロックドライ
バを用いていることになり、余分に電力を消費してい
た。
【００１０】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、動作速度に応じ、
立ち上がりと立ち下がりの速度が異なるクロックを供給
し、低消費電力化を図るクロック供給回路を提供するこ
とにある。
なされたものであって、その目的は、動作速度に応じ、
立ち上がりと立ち下がりの速度が異なるクロックを供給
し、低消費電力化を図るクロック供給回路を提供するこ
とにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明のクロック供給回路は、論理回路と前記論理
回路にクロックを供給するクロックドライバを持つ半導
体集積回路において、複数個のＰチャネルトランジスタ
と、複数個のＮチャネルトランジスタと、前記複数個の
Ｐチャネルトランジスタ並びに複数個のＮチャネルトラ
ンジスタの使用量を変えるための複数個のゲートと、前
記複数個のゲートを制御しクロックドライバで使用する
トランジスタの数を変更する制御回路から構成される。
め、本発明のクロック供給回路は、論理回路と前記論理
回路にクロックを供給するクロックドライバを持つ半導
体集積回路において、複数個のＰチャネルトランジスタ
と、複数個のＮチャネルトランジスタと、前記複数個の
Ｐチャネルトランジスタ並びに複数個のＮチャネルトラ
ンジスタの使用量を変えるための複数個のゲートと、前
記複数個のゲートを制御しクロックドライバで使用する
トランジスタの数を変更する制御回路から構成される。
【００１２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、クロックを出力するクロックドライバ回路（図１の
５０）が、高位側電源（Ｖｄｄ）と出力端子（図１の４
ａ）間に並列接続した複数のＰチャネルトランジスタ
（図１の１１、１２、１３）と、低位側電源（ＧＮＤ）
と前記出力端子（図１の４ａ）間に並列接続した複数の
Ｎチャネルトランジスタ（図１の２１、２２、２３）
と、を備え、制御端子（図１の２）に入力する制御信号
の値により、高速動作時には、前記複数のＰチャネルト
ランジスタと前記複数のＮチャネルトランジスタのゲー
ト端子に、クロック入力端子（図１の１）からのクロッ
ク信号が供給されて、これらすべてのトランジスタによ
り前記出力端子（図１の４ａ）に駆動出力され、一方、
低速動作時には、前記複数のＰチャネルトランジスタ及
びＮチャネルトランジスタのうちの予め決められたＰチ
ャネルトランジスタ（図１の１１、１２）及びＮチャネ
ルトランジスタ（図１の２１）のゲート端子にのみクロ
ック信号が供給され、これ以外のＰチャネルトランジス
タ（図１の１３）及びＮチャネルトランジスタ（図１の
２２、２３）はオフ状態とするように制御する回路手段
（図１の３１ａ、３２ａ、４１ｂ）を、備える。
に説明する。本発明は、その好ましい実施の形態におい
て、クロックを出力するクロックドライバ回路（図１の
５０）が、高位側電源（Ｖｄｄ）と出力端子（図１の４
ａ）間に並列接続した複数のＰチャネルトランジスタ
（図１の１１、１２、１３）と、低位側電源（ＧＮＤ）
と前記出力端子（図１の４ａ）間に並列接続した複数の
Ｎチャネルトランジスタ（図１の２１、２２、２３）
と、を備え、制御端子（図１の２）に入力する制御信号
の値により、高速動作時には、前記複数のＰチャネルト
ランジスタと前記複数のＮチャネルトランジスタのゲー
ト端子に、クロック入力端子（図１の１）からのクロッ
ク信号が供給されて、これらすべてのトランジスタによ
り前記出力端子（図１の４ａ）に駆動出力され、一方、
低速動作時には、前記複数のＰチャネルトランジスタ及
びＮチャネルトランジスタのうちの予め決められたＰチ
ャネルトランジスタ（図１の１１、１２）及びＮチャネ
ルトランジスタ（図１の２１）のゲート端子にのみクロ
ック信号が供給され、これ以外のＰチャネルトランジス
タ（図１の１３）及びＮチャネルトランジスタ（図１の
２２、２３）はオフ状態とするように制御する回路手段
（図１の３１ａ、３２ａ、４１ｂ）を、備える。
【００１３】本発明の実施の形態においては、低速動作
時に、前記制御信号によりオフ状態とする前記複数のＰ
チャネルトランジスタと前記複数のＮチャネルトランジ
スタの数は、クロックの立ち上がりと立ち下がりに応じ
て、それぞれ個別に設定される。
時に、前記制御信号によりオフ状態とする前記複数のＰ
チャネルトランジスタと前記複数のＮチャネルトランジ
スタの数は、クロックの立ち上がりと立ち下がりに応じ
て、それぞれ個別に設定される。
【００１４】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例の回路構
成を示す図である。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例の回路構
成を示す図である。
【００１５】図１を参照すると、本発明の一実施例にお
いて、クロックドライバ５０は、ソースがともに電源Ｖ
ｄｄに接続しドレインが共通接続されて出力端子４ａに
接続した複数個のＰチャネルＭＯＳトランジスタ１１、
１２、１３と、ソースがともにグランド電位に接続しド
レインが共通接続されて出力端子４ａに接続した複数個
のＮチャネルＭＯＳトランジスタ２１、２２、２３と、
クロック供給回路からのクロックを入力するクロック入
力端子１と、各内部回路へクロックを供給する出力端子
４と、制御信号端子２と、２入力ＡＮＤゲート３１ａ
と、２入力ＯＲゲート３２ａと、インバータ４１ａと、
を備え構成されている。出力端子４ａは、クロックの立
ち上がりエッジのスキューが合っていれば正常に動作す
る各論理回路１００、１０１へ接続している。
いて、クロックドライバ５０は、ソースがともに電源Ｖ
ｄｄに接続しドレインが共通接続されて出力端子４ａに
接続した複数個のＰチャネルＭＯＳトランジスタ１１、
１２、１３と、ソースがともにグランド電位に接続しド
レインが共通接続されて出力端子４ａに接続した複数個
のＮチャネルＭＯＳトランジスタ２１、２２、２３と、
クロック供給回路からのクロックを入力するクロック入
力端子１と、各内部回路へクロックを供給する出力端子
４と、制御信号端子２と、２入力ＡＮＤゲート３１ａ
と、２入力ＯＲゲート３２ａと、インバータ４１ａと、
を備え構成されている。出力端子４ａは、クロックの立
ち上がりエッジのスキューが合っていれば正常に動作す
る各論理回路１００、１０１へ接続している。
【００１６】クロック入力端子１は、ＰチャネルＭＯＳ
トランジスタ１１、１２のゲート端子と、ＮチャネルＭ
ＯＳトランジスタ２１のゲート端子と、２入力ＡＮＤゲ
ート３１ａの一の入力端と２入力ＯＲゲート３２ａの一
の入力端に接続している。
トランジスタ１１、１２のゲート端子と、ＮチャネルＭ
ＯＳトランジスタ２１のゲート端子と、２入力ＡＮＤゲ
ート３１ａの一の入力端と２入力ＯＲゲート３２ａの一
の入力端に接続している。
【００１７】また、制御信号端子２は、２入力ＡＮＤゲ
ート３１ａの他の入力端に接続し、制御信号２からの信
号をインバータ４１ａで反転した信号は２入力ＯＲゲー
ト３２ａの他の入力端に接続している。
ート３１ａの他の入力端に接続し、制御信号２からの信
号をインバータ４１ａで反転した信号は２入力ＯＲゲー
ト３２ａの他の入力端に接続している。
【００１８】ＡＮＤゲート３１ａの出力端はＮチャネル
ＭＯＳトランジスタ２２、２３のゲート端子に接続して
いる。
ＭＯＳトランジスタ２２、２３のゲート端子に接続して
いる。
【００１９】ＯＲゲート３２ａの出力端はＰチャネルＭ
ＯＳトランジスタ１３のゲート端子に接続している。
ＯＳトランジスタ１３のゲート端子に接続している。
【００２０】出力端子４ａには、ＰチャネルＭＯＳトラ
ンジスタ１１、１２、１３とＮチャネルトランジスタ２
１、２２、２３の出力が共通接続している。
ンジスタ１１、１２、１３とＮチャネルトランジスタ２
１、２２、２３の出力が共通接続している。
【００２１】図１を参照して、本発明の一実施例の動作
について以下に説明する。
について以下に説明する。
【００２２】制御信号２をハイレベルにすると、クロッ
ク入力端子１から入力されるクロックは、全てのＰチャ
ネルＭＯＳトランジスタ１１、１２、１３およびＮチャ
ネルトランジスタ２１、２２、２３をドライブ（駆動）
し、出力端子４ａからクロックが出力される。このと
き、このクロックドライバ５０のドライブ能力（電流駆
動能力）は十分大きく、高速動作を行っても、十分スキ
ューを満足する。
ク入力端子１から入力されるクロックは、全てのＰチャ
ネルＭＯＳトランジスタ１１、１２、１３およびＮチャ
ネルトランジスタ２１、２２、２３をドライブ（駆動）
し、出力端子４ａからクロックが出力される。このと
き、このクロックドライバ５０のドライブ能力（電流駆
動能力）は十分大きく、高速動作を行っても、十分スキ
ューを満足する。
【００２３】制御信号２をロウレベルにすると、ＡＮＤ
ゲート３１ａの出力はロウレベルとなり、ＡＮＤゲート
３１ａの出力をゲート端子に入力とするＮチャネルＭＯ
Ｓトランジスタ２２、２３は常にオフ状態となり、クロ
ックをドライブしなくなる。
ゲート３１ａの出力はロウレベルとなり、ＡＮＤゲート
３１ａの出力をゲート端子に入力とするＮチャネルＭＯ
Ｓトランジスタ２２、２３は常にオフ状態となり、クロ
ックをドライブしなくなる。
【００２４】また、ＯＲゲート３２ａの出力は、ハイレ
ベルとなり、ＰチャネルＭＯＳトランジスタ１３は常に
オフ状態となり、クロックをドライブしなくなる。
ベルとなり、ＰチャネルＭＯＳトランジスタ１３は常に
オフ状態となり、クロックをドライブしなくなる。
【００２５】従って、この時のクロックドライバ５０の
クロックドライブ能力は、立ち上がりは、ＰチャネルＭ
ＯＳトランジスタ１１、１２の合計のドライブ能力、立
ち下がりは、ＮチャネルＭＯＳトランジスタ２１のドラ
イブ能力となり、そのドライブ能力に応じたクロックを
出力端子４へ出力する。
クロックドライブ能力は、立ち上がりは、ＰチャネルＭ
ＯＳトランジスタ１１、１２の合計のドライブ能力、立
ち下がりは、ＮチャネルＭＯＳトランジスタ２１のドラ
イブ能力となり、そのドライブ能力に応じたクロックを
出力端子４へ出力する。
【００２６】この時、立ち上がり特性については、低速
動作時に、スキューを満足するよう設計時に注意してお
く。
動作時に、スキューを満足するよう設計時に注意してお
く。
【００２７】このようにして、クロック信号をドライブ
するためのトランジスタの数を、立ち上がり、及び、立
ち下がりそれぞれについて削減することにより、スキュ
ーを満足しつつ、クロックドライバでの消費電力を削減
し、低消費電力化を行なっている。
するためのトランジスタの数を、立ち上がり、及び、立
ち下がりそれぞれについて削減することにより、スキュ
ーを満足しつつ、クロックドライバでの消費電力を削減
し、低消費電力化を行なっている。
【００２８】なお、上記実施例では、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタの数の組
み合わせが、高速動作時で３個づつ、低速動作時で２個
と１個の構成であったが、実際には、これ以外にもいろ
いろな数の組み合わせが可能である。
トランジスタとＮチャネルＭＯＳトランジスタの数の組
み合わせが、高速動作時で３個づつ、低速動作時で２個
と１個の構成であったが、実際には、これ以外にもいろ
いろな数の組み合わせが可能である。
【００２９】また、トランジスタ制御に使用したゲート
も、同一の機能を達成することができるのであれば、Ａ
ＮＤとＯＲのゲートの組み合わせ以外の構成としてもよ
いことは明白である。
も、同一の機能を達成することができるのであれば、Ａ
ＮＤとＯＲのゲートの組み合わせ以外の構成としてもよ
いことは明白である。
【００３０】図２は、本発明の第２の実施例の構成を示
す図である。
す図である。
【００３１】図２を参照すると、本発明の第２の実施例
において、クロックドライバ５０は、前記第１の実施例
の構成と同じである。
において、クロックドライバ５０は、前記第１の実施例
の構成と同じである。
【００３２】クロックドライバ５１は、ソースがともに
電源Ｖｄｄに接続しドレインが共通接続されて出力端子
４ｂに接続した複数個のＰチャネルＭＯＳトランジスタ
１４、１５、１６と、ソースがともにグランド電位に接
続しドレインが共通接続されて出力端子４ｂに接続した
複数個のＮチャネルＭＯＳトランジスタ２４、２５、２
６と、内部の各論理回路１００、１０１へ反転クロック
を供給する出力端子４ｂと、ＡＮＤゲート３１ｂと、Ｏ
Ｒゲート３２ｂと、インバータ４１ｂから構成されてい
る。
電源Ｖｄｄに接続しドレインが共通接続されて出力端子
４ｂに接続した複数個のＰチャネルＭＯＳトランジスタ
１４、１５、１６と、ソースがともにグランド電位に接
続しドレインが共通接続されて出力端子４ｂに接続した
複数個のＮチャネルＭＯＳトランジスタ２４、２５、２
６と、内部の各論理回路１００、１０１へ反転クロック
を供給する出力端子４ｂと、ＡＮＤゲート３１ｂと、Ｏ
Ｒゲート３２ｂと、インバータ４１ｂから構成されてい
る。
【００３３】クロック入力端子１から入力されたクロッ
クはインバータ４２で反転され、ＰチャネルＭＯＳトラ
ンジスタ１４、ＮチャネルＭＯＳトランジスタ２４、２
５のゲート端子、及びＯＲゲート３２ｂの一の入力端、
ＡＮＤゲート３１ｂの一の入力端に入力され、制御信号
入力端子２から入力される制御端子は、ＡＮＤゲート３
１ｂの他の入力端、およびインバータ４１ｂで反転され
てＯＲゲー３２ｂの他の入力端に入力される。ＯＲゲー
ト３２ｂの出力はＰチャネルＭＯＳトランジスタ１５、
１６のゲート端子に接続し、ＡＮＤゲート３１ｂの出力
は、ＮチャネルＭＯＳトランジスタ２６のゲート端子に
接続している。
クはインバータ４２で反転され、ＰチャネルＭＯＳトラ
ンジスタ１４、ＮチャネルＭＯＳトランジスタ２４、２
５のゲート端子、及びＯＲゲート３２ｂの一の入力端、
ＡＮＤゲート３１ｂの一の入力端に入力され、制御信号
入力端子２から入力される制御端子は、ＡＮＤゲート３
１ｂの他の入力端、およびインバータ４１ｂで反転され
てＯＲゲー３２ｂの他の入力端に入力される。ＯＲゲー
ト３２ｂの出力はＰチャネルＭＯＳトランジスタ１５、
１６のゲート端子に接続し、ＡＮＤゲート３１ｂの出力
は、ＮチャネルＭＯＳトランジスタ２６のゲート端子に
接続している。
【００３４】出力端子４ｂはＰチャネルＭＯＳトランジ
スタ１４、１５、１６とＮチャネルＭＯＳトランジスタ
２４、２５、２６の出力が並列に接続している。
スタ１４、１５、１６とＮチャネルＭＯＳトランジスタ
２４、２５、２６の出力が並列に接続している。
【００３５】クロックドライバ５０、５１の各出力端子
４ａ、４ｂはともに論理回路１００、１０１へ接続し、
クロック及び反転クロックを供給している。各論理回路
１００、１０１はクロックの立ち上がりエッジおよび反
転クロックの立ち下がりエッジのスキューが合っていれ
ば正常に動作する論理回路である。
４ａ、４ｂはともに論理回路１００、１０１へ接続し、
クロック及び反転クロックを供給している。各論理回路
１００、１０１はクロックの立ち上がりエッジおよび反
転クロックの立ち下がりエッジのスキューが合っていれ
ば正常に動作する論理回路である。
【００３６】制御信号２がハイレベルの時は、クロック
ドライバ５０は前記第１の実施例で説明したものと全く
同様の動作を行なう。一方、クロックドライバ５１にお
いては、全てのＰチャネルＭＯＳトランジスタ１４、１
５、１６および全てのＮチャネルトランジスタ２４、２
５、２６がドライブされ、反転クロックを出力端子４ｂ
へ出力する。
ドライバ５０は前記第１の実施例で説明したものと全く
同様の動作を行なう。一方、クロックドライバ５１にお
いては、全てのＰチャネルＭＯＳトランジスタ１４、１
５、１６および全てのＮチャネルトランジスタ２４、２
５、２６がドライブされ、反転クロックを出力端子４ｂ
へ出力する。
【００３７】このとき、このクロックドライバはクロッ
ク及び反転クロックともに十分なドライブ能力があり、
高速動作を行なっても十分スキューを満足する。
ク及び反転クロックともに十分なドライブ能力があり、
高速動作を行なっても十分スキューを満足する。
【００３８】制御端子２がロウレベルの時は、クロック
ドライバ５０は、前記第１の実施例で説明したものと全
く同様の動作を行なう。
ドライバ５０は、前記第１の実施例で説明したものと全
く同様の動作を行なう。
【００３９】クロックドライバ５１では、ＯＲゲート３
２ｂの出力はハイレベルとなり、ＰチャネルＭＯＳトラ
ンジスタ１４、１５は常にオフの状態になる。またＡＮ
Ｄゲート３１ｂの出力はロウレベルとなり、Ｎチャネル
ＭＯＳトランジスタ２４は常にオフの状態になる。
２ｂの出力はハイレベルとなり、ＰチャネルＭＯＳトラ
ンジスタ１４、１５は常にオフの状態になる。またＡＮ
Ｄゲート３１ｂの出力はロウレベルとなり、Ｎチャネル
ＭＯＳトランジスタ２４は常にオフの状態になる。
【００４０】従って、クロックドライバ５１による反転
クロック出力のドライブ能力は、クロックの立ち上がり
はＰチャネルＭＯＳトランジスタ１６のドライブ能力、
立ち下がりはＮチャネルＭＯＳトランジスタ２５、２６
の合計のドライブ能力となり、その能力に応じた反転ク
ロックを出力端子４ｂへ出力する。この時、立ち下がり
特性については、低速動作時にスキューを満足するよう
設計時に注意しておく。
クロック出力のドライブ能力は、クロックの立ち上がり
はＰチャネルＭＯＳトランジスタ１６のドライブ能力、
立ち下がりはＮチャネルＭＯＳトランジスタ２５、２６
の合計のドライブ能力となり、その能力に応じた反転ク
ロックを出力端子４ｂへ出力する。この時、立ち下がり
特性については、低速動作時にスキューを満足するよう
設計時に注意しておく。
【００４１】このようにして、本発明の第２の実施例に
おいては、クロック及び反転クロックを必要とする回路
において、クロックおよび反転クロック信号をドライブ
するためのトランジスタの数を立ち上がり、立ち下がり
それぞれについて削減する事により、スキューを満足し
つつ、クロックドライバでの消費電力を削減し、低消費
電力化を行なうことができる。
おいては、クロック及び反転クロックを必要とする回路
において、クロックおよび反転クロック信号をドライブ
するためのトランジスタの数を立ち上がり、立ち下がり
それぞれについて削減する事により、スキューを満足し
つつ、クロックドライバでの消費電力を削減し、低消費
電力化を行なうことができる。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
ＬＳＩは動作速度を遅くした時に、クロック信号のスキ
ューを十分満足しつつ、クロックの立ち上がり、立ち下
がりのそれぞれで、駆動条件を満たす範囲でドライブす
るトランジスタの数を減らすことにより、クロックドラ
イバでの消費電力を削減し、低消費電力化を行なうこと
ができる。
ＬＳＩは動作速度を遅くした時に、クロック信号のスキ
ューを十分満足しつつ、クロックの立ち上がり、立ち下
がりのそれぞれで、駆動条件を満たす範囲でドライブす
るトランジスタの数を減らすことにより、クロックドラ
イバでの消費電力を削減し、低消費電力化を行なうこと
ができる。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】従来の半導体集積回路の構成を示す図である。
１ クロック入力端子 ２ 制御信号端子 ４ａ クロック出力端子 ４ｂ 反転クロック出力端子 １１、１２、１３、１４、１５、１６ ＰチャネルＭＯ
Ｓ電界効果トランジスタ ２１、２２、２３、２４、２５、２６ ＮチャネルＭＯ
Ｓ電界効果トランジスタ ３１ａ、３１ｂ ＡＮＤゲート ３２ａ、３２ｂ ＯＲゲート ４１ａ、４１ｂ インバータ １００ 論理回路１ １０１ 論理回路２
Ｓ電界効果トランジスタ ２１、２２、２３、２４、２５、２６ ＮチャネルＭＯ
Ｓ電界効果トランジスタ ３１ａ、３１ｂ ＡＮＤゲート ３２ａ、３２ｂ ＯＲゲート ４１ａ、４１ｂ インバータ １００ 論理回路１ １０１ 論理回路２
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 301 G06F 1/10 H03K 5/15 H03K 19/0175
Claims (3)
- 【請求項１】クロックを出力するクロックドライバ回路
が、 高位側電源と出力端子間に並列接続した複数のＰチャネ
ルトランジスタと、 低位側電源と前記出力端子間に並列接続した複数のＮチ
ャネルトランジスタと、 を備え、 制御端子に入力する制御信号が第１の値をとる、高速動
作時には、前記複数のＰチャネルトランジスタと前記複
数のＮチャネルトランジスタの各トランジスタのゲート
端子にクロック信号が供給されて前記出力端子に駆動出
力され、前記制御信号が第２の値をとる、 低速動作時には、前記
複数のＰチャネルトランジスタ及び前記複数のＮチャネ
ルトランジスタのうちの予め決められたＰチャネルトラ
ンジスタ及びＮチャネルトランジスタのゲート端子にの
みクロック信号が供給され、これ以外のＰチャネルトラ
ンジスタ及びＮチャネルトランジスタはオフ状態とする
ように制御する回路手段を、 備え、前記低速動作時に、前記クロック信号がゲート端
子に供給されるＰチャネルトランジスタとＮチャネルト
ランジスタの数が、クロック出力の立ち上がりと立ち下
がりの速度が相違するように、設定される、ことを特徴
とする半導体集積回路。 - 【請求項２】請求項１記載の半導体集積回路において、
さらに、クロックの反転信号を出力する第２のクロック
ドライバ回路であって、 前記高位側電源と第２の出力端子間に並列接続した複数
のＰチャネルトランジスタと、 前記低位側電源と前記第２の出力端子間に並列接続した
複数のＮチャネルトランジスタと、 を備え、 前記制御端子に入力する制御信号の値により、高速動作
時には、前記複数のＰチャネルトランジスタと前記複数
のＮチャネルトランジスタの各トランジスタのゲート端
子にクロック信号の反転信号が供給されて前記第２の出
力端子に駆動出力され、 低速動作時には、前記複数のＰチャネルトランジスタ及
びＮチャネルトランジスタのうちの予め決められたＰチ
ャネルトランジスタ及びＮチャネルトランジスタのゲー
ト端子にのみクロック信号の反転信号が供給され、これ
以外のＰチャネルトランジスタ及びＮチャネルトランジ
スタはオフ状態とする、ように制御する回路手段を、備
え、前記低速動作時に、前記クロック信号の反転信号が
ゲート端子に供給されるＰチャネルトランジスタとＮチ
ャネルトランジスタの数が、クロック出力の立ち上がり
と立ち下がりの速度が相違するように、設定される第２
のクロックドライバ回路を有することを特徴とする半導
体集積回路。 - 【請求項３】低速動作時に、前記制御信号によりオフ状
態とする前記複数のＰチャネルトランジスタと前記複数
のＮチャネルトランジスタの数が、クロックの立ち上が
りと立ち下がりに応じて、それぞれ個別に設定される、
ことを特徴とする請求項１又は２記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09310041A JP3080048B2 (ja) | 1997-10-24 | 1997-10-24 | クロック供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09310041A JP3080048B2 (ja) | 1997-10-24 | 1997-10-24 | クロック供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134060A JPH11134060A (ja) | 1999-05-21 |
| JP3080048B2 true JP3080048B2 (ja) | 2000-08-21 |
Family
ID=18000458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09310041A Expired - Fee Related JP3080048B2 (ja) | 1997-10-24 | 1997-10-24 | クロック供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080048B2 (ja) |
-
1997
- 1997-10-24 JP JP09310041A patent/JP3080048B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11134060A (ja) | 1999-05-21 |
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