JP3097739B2 - Ｍｐｅｇシステムの優先順位処理回路 - Google Patents
Ｍｐｅｇシステムの優先順位処理回路Info
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- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＰＥＧ(Moving
Picture Experts Group)システムの制御回路に関し、特
に、ＭＰＥＧ１とＭＰＥＧ２を用いる復号化装置の多重
プロセッサから発生するイベントの優先順位の決定及び
動作制御を行うためのＭＰＥＧシステムの優先順位処理
回路に関する。
Picture Experts Group)システムの制御回路に関し、特
に、ＭＰＥＧ１とＭＰＥＧ２を用いる復号化装置の多重
プロセッサから発生するイベントの優先順位の決定及び
動作制御を行うためのＭＰＥＧシステムの優先順位処理
回路に関する。
【０００２】
【従来の技術】通常、ＭＰＥＧシステムは音声や画像等
の情報を蓄積又は伝送して利用又は再利用するため、前
記音声又は画像情報をデジタル化して取扱いを容易にす
るための装置であり、このような装置は、画像又は音声
情報の符号化及び復号化のための符号化器及び復号化器
を必須的に備えている。
の情報を蓄積又は伝送して利用又は再利用するため、前
記音声又は画像情報をデジタル化して取扱いを容易にす
るための装置であり、このような装置は、画像又は音声
情報の符号化及び復号化のための符号化器及び復号化器
を必須的に備えている。
【０００３】図１は、従来技術によるＭＰＥＧシステム
の構成を示すブロック図であり、符号化された映像スト
リームデータを復号化して復元した映像データを出力す
るビデオデコーダ１４と、前記ビデオデコーダ１４から
復元出力される復元映像データを貯蔵するダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）（以下“メモリ”
という。）１５と、前記ビデオデコーダ１４により復元
された映像データを表示装置（図示せず）に表示する表
示制御器１６と、ＭＰＥＧシステムを主に制御するため
の中央処理装置（以下、“ＣＰＵ”という。）１８と、
システム情報を貯蔵しており、前記ＣＰＵ１８の制御に
より貯蔵情報をアクセスするメインメモリ２０等とから
構成されている。
の構成を示すブロック図であり、符号化された映像スト
リームデータを復号化して復元した映像データを出力す
るビデオデコーダ１４と、前記ビデオデコーダ１４から
復元出力される復元映像データを貯蔵するダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）（以下“メモリ”
という。）１５と、前記ビデオデコーダ１４により復元
された映像データを表示装置（図示せず）に表示する表
示制御器１６と、ＭＰＥＧシステムを主に制御するため
の中央処理装置（以下、“ＣＰＵ”という。）１８と、
システム情報を貯蔵しており、前記ＣＰＵ１８の制御に
より貯蔵情報をアクセスするメインメモリ２０等とから
構成されている。
【０００４】ここで、図面番号２４は記憶媒体、例え
ば、ハードディスク等の大容量の記録媒体として、符号
化された画像又は音声ストリームデータを貯蔵してい
る。そして、図面番号２６はオーディオデコーダであ
り、符号化された音声データを復号化して復元した音声
データを出力する。前記のような構成要素はシステムバ
ス２２に連結されてＣＰＵ１８により制御される。
ば、ハードディスク等の大容量の記録媒体として、符号
化された画像又は音声ストリームデータを貯蔵してい
る。そして、図面番号２６はオーディオデコーダであ
り、符号化された音声データを復号化して復元した音声
データを出力する。前記のような構成要素はシステムバ
ス２２に連結されてＣＰＵ１８により制御される。
【０００５】このように構成されたＭＰＥＧシステムの
情報処理の過程はＣＰＵ１８の制御によりなされる。先
ず、ＣＰＵ１８の制御によりビデオデコーダ１４が動作
すると、前記ビデオデコーダ１４は、記憶媒体２４に貯
蔵された符号化ビットストリームデータをアクセスして
映像データに復元する。このようにビットストリームデ
ータを復元したビデオデコーダ１４は、メモリ１５を制
御して貯蔵する。前記メモリ１５に貯蔵された復元映像
データは、モーション補償と画面表示のために再び読み
出されることもある。例えば、モーション補償を必要と
する場合、前記メモリ１５に貯蔵された復元映像データ
は、ビデオデコーダ１４の動作により再び読み出されて
モーション補償が行われ、画面表示のために復元及びモ
ーション補償が行われた画像データは表示制御器１６に
伝送される。前記表示制御器１６は、前記ＣＰＵ１８の
制御により入力された復元映像データを表示装置（図示
せず）に出力して復元された映像を表示する。オーディ
オデコーダ２６の動作も前記ビデオデコーダ１４の動作
に類似するように実行される。
情報処理の過程はＣＰＵ１８の制御によりなされる。先
ず、ＣＰＵ１８の制御によりビデオデコーダ１４が動作
すると、前記ビデオデコーダ１４は、記憶媒体２４に貯
蔵された符号化ビットストリームデータをアクセスして
映像データに復元する。このようにビットストリームデ
ータを復元したビデオデコーダ１４は、メモリ１５を制
御して貯蔵する。前記メモリ１５に貯蔵された復元映像
データは、モーション補償と画面表示のために再び読み
出されることもある。例えば、モーション補償を必要と
する場合、前記メモリ１５に貯蔵された復元映像データ
は、ビデオデコーダ１４の動作により再び読み出されて
モーション補償が行われ、画面表示のために復元及びモ
ーション補償が行われた画像データは表示制御器１６に
伝送される。前記表示制御器１６は、前記ＣＰＵ１８の
制御により入力された復元映像データを表示装置（図示
せず）に出力して復元された映像を表示する。オーディ
オデコーダ２６の動作も前記ビデオデコーダ１４の動作
に類似するように実行される。
【０００６】この際、前記ＣＰＵ１８は、前記ビデオデ
コーダ１４が映像データを復元するために必要な色々な
作業を指示し、同時に表示制御器１６、オーディオデコ
ーダ２６のようなデータ処理器から作業要求がある時、
多数のジョブ要求に応じたプロセスに対する優先順位を
設定して作業許可を割り当てて情報処理を遂行する。
又、前記ＣＰＵ１８は、入力されたデータから抽出され
たシステム情報をメインメモリに貯蔵してから、前記ビ
デオデコーダ１４の要求に応じて前記システム情報を伝
達する動作も遂行する。
コーダ１４が映像データを復元するために必要な色々な
作業を指示し、同時に表示制御器１６、オーディオデコ
ーダ２６のようなデータ処理器から作業要求がある時、
多数のジョブ要求に応じたプロセスに対する優先順位を
設定して作業許可を割り当てて情報処理を遂行する。
又、前記ＣＰＵ１８は、入力されたデータから抽出され
たシステム情報をメインメモリに貯蔵してから、前記ビ
デオデコーダ１４の要求に応じて前記システム情報を伝
達する動作も遂行する。
【０００７】しかしながら、図１のような構成を有する
従来のＭＰＥＧシステムは、各データ処理器から発生し
たジョブ要求に応じるプロセスの優先順位をＣＰＵ等の
別のプロセッサにより処理することにより、別のプログ
ラミングが要求される過程が伴われ、高価のＣＰＵを利
用するために原価が上昇する問題があった。又、このよ
うな従来のＭＰＥＧシステムは、各データ処理器からの
ジョブ要求信号の優先順位をプログラムにより動作する
ＣＰＵにより決定し、これにより、処理速度が遅延する
という短所があった。
従来のＭＰＥＧシステムは、各データ処理器から発生し
たジョブ要求に応じるプロセスの優先順位をＣＰＵ等の
別のプロセッサにより処理することにより、別のプログ
ラミングが要求される過程が伴われ、高価のＣＰＵを利
用するために原価が上昇する問題があった。又、このよ
うな従来のＭＰＥＧシステムは、各データ処理器からの
ジョブ要求信号の優先順位をプログラムにより動作する
ＣＰＵにより決定し、これにより、処理速度が遅延する
という短所があった。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、多数のデータ処理器からのジョブ要求信号の優先順
位を高速に決定する優先順位処理回路を含むＭＰＥＧシ
ステムを提供することにある。本発明の他の目的は、中
央処理装置を使用せずに多数のデータ処理器からのジョ
ブ要求信号の優先順位が決定できる回路を提供すること
にある。
は、多数のデータ処理器からのジョブ要求信号の優先順
位を高速に決定する優先順位処理回路を含むＭＰＥＧシ
ステムを提供することにある。本発明の他の目的は、中
央処理装置を使用せずに多数のデータ処理器からのジョ
ブ要求信号の優先順位が決定できる回路を提供すること
にある。
【０００９】本発明のまた他の目的は、ＭＰＥＧシステ
ム内の復号器に対する多重プロセスの優先順位を設定
し、前記設定された優先順位に従って復号処理が迅速に
処理し得る装置を提供することにある。
ム内の復号器に対する多重プロセスの優先順位を設定
し、前記設定された優先順位に従って復号処理が迅速に
処理し得る装置を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、ＭＰＥＧシステムの優先順位処理
回路において、外部メモリへのデータ貯蔵／読出を行う
時、復元されたデータの入力に応答して表示要求信号を
発生する表示制御器と、前記外部メモリに貯蔵されたデ
ータのモーション補償が要求される時、モーション補償
読出／記録要求信号をそれぞれ発生するモーション補償
読出制御器及び記録制御器と、前記ビデオバッファ検証
記録制御器及び読出制御器、表示制御器、モーション補
償読出制御器及びモーション補償記録制御器からそれぞ
れ発生する各種要求信号の優先順位を各種要求信号ごと
に異なるように決定し、前記各種要求信号に基づいた情
報処理サービスのためのサービスコード及びサービス完
了信号を発生する優先順位制御手段とを含んで構成さ
れ、前記優先順位制御手段は、多数の制御器からの要求
信号をラッチするラッチ回路と、前記ラッチ回路により
ラッチされた要求信号の各出力端子に一定な優先順位に
接続されており、前記ラッチされた要求信号の少なくと
も一つの活性化に応答してモーション処理ホールド信号
を発生すると共に、前記要求信号の活性化状態をデコー
ディングして優先順位のより高い信号を出力する優先順
位デコーダと、前記モーション処理ホールド信号に応答
して前記優先順位デコーダの出力を情報処理サービスコ
ードとして出力するマルチプレクサーと、前記多数の制
御器からの完了信号の活性化に応答して前記ラッチ回路
の出力を初期化するサービス終了制御信号発生回路とか
ら構成されることを特徴とする。
るために、本発明は、ＭＰＥＧシステムの優先順位処理
回路において、外部メモリへのデータ貯蔵／読出を行う
時、復元されたデータの入力に応答して表示要求信号を
発生する表示制御器と、前記外部メモリに貯蔵されたデ
ータのモーション補償が要求される時、モーション補償
読出／記録要求信号をそれぞれ発生するモーション補償
読出制御器及び記録制御器と、前記ビデオバッファ検証
記録制御器及び読出制御器、表示制御器、モーション補
償読出制御器及びモーション補償記録制御器からそれぞ
れ発生する各種要求信号の優先順位を各種要求信号ごと
に異なるように決定し、前記各種要求信号に基づいた情
報処理サービスのためのサービスコード及びサービス完
了信号を発生する優先順位制御手段とを含んで構成さ
れ、前記優先順位制御手段は、多数の制御器からの要求
信号をラッチするラッチ回路と、前記ラッチ回路により
ラッチされた要求信号の各出力端子に一定な優先順位に
接続されており、前記ラッチされた要求信号の少なくと
も一つの活性化に応答してモーション処理ホールド信号
を発生すると共に、前記要求信号の活性化状態をデコー
ディングして優先順位のより高い信号を出力する優先順
位デコーダと、前記モーション処理ホールド信号に応答
して前記優先順位デコーダの出力を情報処理サービスコ
ードとして出力するマルチプレクサーと、前記多数の制
御器からの完了信号の活性化に応答して前記ラッチ回路
の出力を初期化するサービス終了制御信号発生回路とか
ら構成されることを特徴とする。
【００１１】また、本発明による優先順位処理回路は、
多数の制御器からの要求信号をラッチするラッチ回路
と、前記ラッチ回路によりラッチされた要求信号の各出
力端子に一定な優先順位に接続されており、前記ラッチ
された要求信号中の少なくとも一つの活性化に応答して
モーション処理ホールド信号を発生すると共に、前記要
求信号の活性化状態を優先順位にデコーディングして出
力する優先順位デコーダと、前記モーション処理ホール
ド信号に応答して前記優先順位デコーダの出力を情報処
理サービスコードとして出力するマルチプレクサーと、
前記多数の制御器からの完了信号の活性化に応答して前
記ラッチ回路の出力を初期化するサービス終了制御信号
発生回路とから構成されることを特徴とする。
多数の制御器からの要求信号をラッチするラッチ回路
と、前記ラッチ回路によりラッチされた要求信号の各出
力端子に一定な優先順位に接続されており、前記ラッチ
された要求信号中の少なくとも一つの活性化に応答して
モーション処理ホールド信号を発生すると共に、前記要
求信号の活性化状態を優先順位にデコーディングして出
力する優先順位デコーダと、前記モーション処理ホール
ド信号に応答して前記優先順位デコーダの出力を情報処
理サービスコードとして出力するマルチプレクサーと、
前記多数の制御器からの完了信号の活性化に応答して前
記ラッチ回路の出力を初期化するサービス終了制御信号
発生回路とから構成されることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明に従う好適な実施例
を添付図面を参照し詳細に説明する。図２は、本発明に
従うＭＰＥＧシステムの優先順位処理回路のブロック図
であって、外部メモリへのデータ貯蔵／読出を行う時、
記録要求信号ＶＢＶＷＲ／読出要求信号ＶＢＶＲＲをそ
れぞれ発生するビデオバッファ検証(Video Buffer Veri
fier、以下“ＶＢＶ”と称する。）記録制御器３０及び
ＶＢＶ読出制御器３２と、復元されたデータの入力に応
答して表示要求信号(Request Signal)ＤＲを発生する表
示制御器３４と、前記外部メモリに貯蔵されたデータの
モーション補償（以下、“ＭＣ”と称する。）が要求さ
れる時、モーション補償読出信号ＭＲＲ／記録要求信号
ＭＷＲをそれぞれ発生するＭＣ読出制御器３６及びＭＣ
記録制御器３８と、前記ＶＢＶ記録制御器３０及びＶＢ
Ｖ読出制御器３２、表示制御器３４、ＭＣ読出制御器３
６及びＭＣ記録制御器３８からそれぞれ発生する各種要
求信号の優先順位を決定し、情報処理サービスのための
サービスコードＳＣ及びサービス完了信号の入力に対応
するサービス完了信号Ｓ−Doneを発生する優先順位制御
器４０と、前記優先順位制御器４０から出力されるサー
ビスコードＳＣ及びサービス完了信号Ｓ−Doneを外部に
インターフェースするメモリインターフェース４２と、
から構成されている。
を添付図面を参照し詳細に説明する。図２は、本発明に
従うＭＰＥＧシステムの優先順位処理回路のブロック図
であって、外部メモリへのデータ貯蔵／読出を行う時、
記録要求信号ＶＢＶＷＲ／読出要求信号ＶＢＶＲＲをそ
れぞれ発生するビデオバッファ検証(Video Buffer Veri
fier、以下“ＶＢＶ”と称する。）記録制御器３０及び
ＶＢＶ読出制御器３２と、復元されたデータの入力に応
答して表示要求信号(Request Signal)ＤＲを発生する表
示制御器３４と、前記外部メモリに貯蔵されたデータの
モーション補償（以下、“ＭＣ”と称する。）が要求さ
れる時、モーション補償読出信号ＭＲＲ／記録要求信号
ＭＷＲをそれぞれ発生するＭＣ読出制御器３６及びＭＣ
記録制御器３８と、前記ＶＢＶ記録制御器３０及びＶＢ
Ｖ読出制御器３２、表示制御器３４、ＭＣ読出制御器３
６及びＭＣ記録制御器３８からそれぞれ発生する各種要
求信号の優先順位を決定し、情報処理サービスのための
サービスコードＳＣ及びサービス完了信号の入力に対応
するサービス完了信号Ｓ−Doneを発生する優先順位制御
器４０と、前記優先順位制御器４０から出力されるサー
ビスコードＳＣ及びサービス完了信号Ｓ−Doneを外部に
インターフェースするメモリインターフェース４２と、
から構成されている。
【００１３】図３は、図２に示した優先順位制御器４０
の具体実施例を示す図である。同図に示すように、優先
順位制御器は、多数の制御器からの要求信号、例えば、
ＶＢＶ記録要求信号ＶＢＶＷＲ、ＶＢＶ読出要求信号Ｖ
ＢＶＲＲ、表示要求信号ＤＲ等の入力をラッチし、該当
サービス完了信号の入力に応答して前記ラッチされた要
求信号をリセットするラッチ回路４４と、前記ラッチ回
路４４によりラッチされた要求信号の各出力端子に一定
な優先順位に接続されており、前記ラッチされた要求信
号中の少なくとも一つの活性化に応答してモーション処
理ホールド信号ＭＣ−Ｈを発生すると共に、前記要求信
号の活性化状態をデコーディングして優先順位のより高
い信号を出力する優先順位デコーダ４６と、前記モーシ
ョン処理ホールド信号ＭＣ−Ｈに応答して前記優先順位
デコーダ４６の出力をサービスコードＳＣとして出力す
るマルチプレクサー部４８と、前記多数の制御器から発
生するサービス完了信号の活性化に応答して前記ラッチ
回路４４の出力を初期化するサービス終了制御信号発生
回路５０とから構成されている。
の具体実施例を示す図である。同図に示すように、優先
順位制御器は、多数の制御器からの要求信号、例えば、
ＶＢＶ記録要求信号ＶＢＶＷＲ、ＶＢＶ読出要求信号Ｖ
ＢＶＲＲ、表示要求信号ＤＲ等の入力をラッチし、該当
サービス完了信号の入力に応答して前記ラッチされた要
求信号をリセットするラッチ回路４４と、前記ラッチ回
路４４によりラッチされた要求信号の各出力端子に一定
な優先順位に接続されており、前記ラッチされた要求信
号中の少なくとも一つの活性化に応答してモーション処
理ホールド信号ＭＣ−Ｈを発生すると共に、前記要求信
号の活性化状態をデコーディングして優先順位のより高
い信号を出力する優先順位デコーダ４６と、前記モーシ
ョン処理ホールド信号ＭＣ−Ｈに応答して前記優先順位
デコーダ４６の出力をサービスコードＳＣとして出力す
るマルチプレクサー部４８と、前記多数の制御器から発
生するサービス完了信号の活性化に応答して前記ラッチ
回路４４の出力を初期化するサービス終了制御信号発生
回路５０とから構成されている。
【００１４】図４は、本発明による優先順位状態遷移図
であって、多数の制御器、例えば、ＶＢＶ記録制御器３
０、ＶＢＶ読出制御器３２、表示制御器３４、ＭＣ読出
制御器３６、ＭＣ記録制御器３８から同時に発生した要
求信号は、同図に示すような手順で処理される。例え
ば、任意の制御器から発生した要求信号の優先順位が低
くても、優先順位のより高い制御器の要求に対する処理
の完了後、サービスが実行されるようになっている。
であって、多数の制御器、例えば、ＶＢＶ記録制御器３
０、ＶＢＶ読出制御器３２、表示制御器３４、ＭＣ読出
制御器３６、ＭＣ記録制御器３８から同時に発生した要
求信号は、同図に示すような手順で処理される。例え
ば、任意の制御器から発生した要求信号の優先順位が低
くても、優先順位のより高い制御器の要求に対する処理
の完了後、サービスが実行されるようになっている。
【００１５】以下、図２のように構成されたＭＰＥＧシ
ステム上の優先順位の動作処理過程を図３を参照して詳
細に説明する。先ず、図２に示した多数の制御器、つま
りＶＢＶ記録制御器３０、ＶＢＶ読出制御器３２、表示
制御器３４、ＭＣ読出制御器３６、ＭＣ記録制御器３８
からそれぞれ発生した要求信号は優先順位制御器４０に
入力される。前記要求信号はＶＢＶ記録要求信号ＶＢＶ
ＷＲ、ＶＢＶ読出要求信号ＶＢＶＲＲ、表示要求信号Ｄ
Ｒ、ＭＣ読出要求信号ＭＲＲ、ＭＣ記録要求信号ＭＷＲ
等がある。この際、前記ＶＢＶ記録要求信号ＶＢＶＷ
Ｒ、ＶＢＶ読出要求信号ＶＢＶＲＲ、表示要求信号ＤＲ
は、図３に示したラッチ回路４４内のフリップフロップ
Ｆ１、Ｆ３、及びＦ５に入力され、クロックＣＬＫによ
りラッチされる。このようにラッチされたＶＢＶ記録要
求信号ＶＢＶＷＲ、ＶＢＶ読出要求信号ＶＢＶＲＲ、表
示要求信号ＤＲは、フリップフロップＦ１、Ｆ３、及び
Ｆ５の出力ノードに接続されたフリップフロップＦ２、
Ｆ４、及びＦ６に供給されてラッチされる。
ステム上の優先順位の動作処理過程を図３を参照して詳
細に説明する。先ず、図２に示した多数の制御器、つま
りＶＢＶ記録制御器３０、ＶＢＶ読出制御器３２、表示
制御器３４、ＭＣ読出制御器３６、ＭＣ記録制御器３８
からそれぞれ発生した要求信号は優先順位制御器４０に
入力される。前記要求信号はＶＢＶ記録要求信号ＶＢＶ
ＷＲ、ＶＢＶ読出要求信号ＶＢＶＲＲ、表示要求信号Ｄ
Ｒ、ＭＣ読出要求信号ＭＲＲ、ＭＣ記録要求信号ＭＷＲ
等がある。この際、前記ＶＢＶ記録要求信号ＶＢＶＷ
Ｒ、ＶＢＶ読出要求信号ＶＢＶＲＲ、表示要求信号ＤＲ
は、図３に示したラッチ回路４４内のフリップフロップ
Ｆ１、Ｆ３、及びＦ５に入力され、クロックＣＬＫによ
りラッチされる。このようにラッチされたＶＢＶ記録要
求信号ＶＢＶＷＲ、ＶＢＶ読出要求信号ＶＢＶＲＲ、表
示要求信号ＤＲは、フリップフロップＦ１、Ｆ３、及び
Ｆ５の出力ノードに接続されたフリップフロップＦ２、
Ｆ４、及びＦ６に供給されてラッチされる。
【００１６】前記フリップフロップＦ２の出力は、優先
順位デコーダ４６内のインバータＧ５に入力されると共
に、マルチプレクサー部４８内のマルチプレクサーＭ３
に入力される。そして、フリップフロップＦ４、Ｆ６の
出力はビデオバッファ内のデータ状態を示す信号、つま
り、バッファフル(Full)又はエンプティ(Empty）の状態
を示すインバータＧ３、Ｇ４の出力が入力されるＡＮＤ
ゲートＧ１、Ｇ２の他の入力端子に供給される。従っ
て、前記ＡＮＤゲートＧ１は、ビデオバッファがフルさ
れていない状態でＶＢＶ記録要求信号ＶＢＶＷＲが発生
した時、論理“ハイ”に活性化された信号を出力する。
そして、ＡＮＤゲートＧ２は、ビデオバッファがエプテ
ィされない状態でＶＢＶ読出要求信号ＶＢＶＲＲの発生
時、論理“ハイ”に活性化された信号を出力する。この
ような構成は、ビデオバッファにそれ以上記録すべき領
域がなかったり、あるいはそれ以上読み出すべきデータ
がない状態で、記録／読出要求の発生時記録／読出動作
を防止するためである。
順位デコーダ４６内のインバータＧ５に入力されると共
に、マルチプレクサー部４８内のマルチプレクサーＭ３
に入力される。そして、フリップフロップＦ４、Ｆ６の
出力はビデオバッファ内のデータ状態を示す信号、つま
り、バッファフル(Full)又はエンプティ(Empty）の状態
を示すインバータＧ３、Ｇ４の出力が入力されるＡＮＤ
ゲートＧ１、Ｇ２の他の入力端子に供給される。従っ
て、前記ＡＮＤゲートＧ１は、ビデオバッファがフルさ
れていない状態でＶＢＶ記録要求信号ＶＢＶＷＲが発生
した時、論理“ハイ”に活性化された信号を出力する。
そして、ＡＮＤゲートＧ２は、ビデオバッファがエプテ
ィされない状態でＶＢＶ読出要求信号ＶＢＶＲＲの発生
時、論理“ハイ”に活性化された信号を出力する。この
ような構成は、ビデオバッファにそれ以上記録すべき領
域がなかったり、あるいはそれ以上読み出すべきデータ
がない状態で、記録／読出要求の発生時記録／読出動作
を防止するためである。
【００１７】前記ＡＮＤゲートＧ１、Ｇ２から出力され
るＶＢＶ記録要求信号ＶＢＶＷＲ／ＶＢＶ読出要求信号
ＶＢＶＲＲはインバータＧ６、Ｇ７に供給されると共
に、ＡＮＤゲートＧ９、Ｇ１０の一側入力端子にそれぞ
れ供給される。前記ラッチ回路４４の出力を入力とする
インバータＧ５、Ｇ６、及びＧ７は、入力された信号を
それぞれ反転してＮＡＮＤゲートＧ８に供給する。そし
て、インバータＧ５の出力はＡＮＤゲートＧ９、Ｇ１０
に共通入力され、インバータＧ６の出力はＡＮＤゲート
Ｇ９にのみ供給される。従って、このような構成により
ラッチ回路４４に入力される多数の要求信号中の少なく
とも一つのみが“１”に活性化されると、ＮＡＮＤゲー
トＧ８の出力は、モーション補償ホールド信号を“１”
に活性化させる。
るＶＢＶ記録要求信号ＶＢＶＷＲ／ＶＢＶ読出要求信号
ＶＢＶＲＲはインバータＧ６、Ｇ７に供給されると共
に、ＡＮＤゲートＧ９、Ｇ１０の一側入力端子にそれぞ
れ供給される。前記ラッチ回路４４の出力を入力とする
インバータＧ５、Ｇ６、及びＧ７は、入力された信号を
それぞれ反転してＮＡＮＤゲートＧ８に供給する。そし
て、インバータＧ５の出力はＡＮＤゲートＧ９、Ｇ１０
に共通入力され、インバータＧ６の出力はＡＮＤゲート
Ｇ９にのみ供給される。従って、このような構成により
ラッチ回路４４に入力される多数の要求信号中の少なく
とも一つのみが“１”に活性化されると、ＮＡＮＤゲー
トＧ８の出力は、モーション補償ホールド信号を“１”
に活性化させる。
【００１８】前記モーション補償ホールド信号が“１”
に活性化されると、図２に示したＭＣ読出制御器３６、
ＭＣ記録制御器３８の動作をホールドさせてＭＣ読出及
びＭＣ記録の動作を一時的に中断させる。即ち、ＶＢＶ
記録要求信号ＶＢＶＷＲ、ＶＢＶ読出要求信号ＶＢＶＲ
Ｒ、表示要求信号ＤＲ等の優先順位より低く設定された
ＭＣ読出要求信号ＭＲＲ、ＭＣ記録要求信号ＭＷＲ等の
発生を中止させることである。このように、モーション
補償ホールド信号が“１”に活性化されてＭＣ読出制御
器３６、ＭＣ記録制御器３８の動作が中止されると、図
３のＯＲゲートＧ１１に入力される全ての要求信号の状
態は“０”になり、マルチプレクサーＭ１、Ｍ２、及び
Ｍ３は、端子“Ｂ”に入力される優先順位のデコーディ
ングされた信号を選択してサービスコードＳＣの信号と
して出力する。
に活性化されると、図２に示したＭＣ読出制御器３６、
ＭＣ記録制御器３８の動作をホールドさせてＭＣ読出及
びＭＣ記録の動作を一時的に中断させる。即ち、ＶＢＶ
記録要求信号ＶＢＶＷＲ、ＶＢＶ読出要求信号ＶＢＶＲ
Ｒ、表示要求信号ＤＲ等の優先順位より低く設定された
ＭＣ読出要求信号ＭＲＲ、ＭＣ記録要求信号ＭＷＲ等の
発生を中止させることである。このように、モーション
補償ホールド信号が“１”に活性化されてＭＣ読出制御
器３６、ＭＣ記録制御器３８の動作が中止されると、図
３のＯＲゲートＧ１１に入力される全ての要求信号の状
態は“０”になり、マルチプレクサーＭ１、Ｍ２、及び
Ｍ３は、端子“Ｂ”に入力される優先順位のデコーディ
ングされた信号を選択してサービスコードＳＣの信号と
して出力する。
【００１９】ＯＲゲートＧ１１へ入力される信号中、Ｏ
Ｓは「他の信号」の意味であり、データを処理する過程
でない区間から発生するもので、メモリのリフレッシュ
等が要求されるとき活性化される。例えば、表示要求信
号ＤＲが“１”に入力されると、フリップフロップＦ２
の出力が“１”として出力され、これにより、ＮＡＮＤ
ゲートＧ８の出力が“１”に活性化される。この際、Ｍ
Ｃ読出制御器３６、ＭＣ記録制御器３８の動作が中止さ
れてＯＲゲートＧ１１の出力が論理“ロー”になる。従
って、マルチプレクサーＭ３は、端子“Ｂ”を選択して
フリップフロップＦ９に供給する。前記フリップフロッ
プＦ９は、フリップフロップＦ２からの表示要求信号Ｄ
Ｒをラッチして出力することにより、３ビットのサービ
スコードＳＣの値は変更される。
Ｓは「他の信号」の意味であり、データを処理する過程
でない区間から発生するもので、メモリのリフレッシュ
等が要求されるとき活性化される。例えば、表示要求信
号ＤＲが“１”に入力されると、フリップフロップＦ２
の出力が“１”として出力され、これにより、ＮＡＮＤ
ゲートＧ８の出力が“１”に活性化される。この際、Ｍ
Ｃ読出制御器３６、ＭＣ記録制御器３８の動作が中止さ
れてＯＲゲートＧ１１の出力が論理“ロー”になる。従
って、マルチプレクサーＭ３は、端子“Ｂ”を選択して
フリップフロップＦ９に供給する。前記フリップフロッ
プＦ９は、フリップフロップＦ２からの表示要求信号Ｄ
Ｒをラッチして出力することにより、３ビットのサービ
スコードＳＣの値は変更される。
【００２０】そして、ラッチ回路４４に入力される三つ
の要求信号中の二つ以上の要求信号が同時に活性化状態
に入力されると、ラッチ回路４４は、これらをラッチし
て優先順位デコーダ４６に入力させる。前記優先順位デ
コーダ４６は、前記ラッチされた要求信号をデコーディ
ングして優先順位の最も高いサービスコードＳＣを発生
させるためのデコーディング信号を出力する。例えば、
ＶＢＶ記録要求信号ＶＢＶＷＲ、ＶＢＶ読出要求信号Ｖ
ＢＶＲＲが同時に発生した場合、ＡＮＤゲートＧ１から
の論理“ハイ”信号がインバータＧ６により論理“ロ
ー”に反転してＡＮＤゲートＧ９に入力されるため、Ａ
ＮＤゲートＧ９はＶＢＶ読出要求信号ＶＢＶＲＲを出力
し得ない。反面、フリップフロップＦ２からの論理“ロ
ー”信号がインバータＧ５により論理“ハイ”に反転し
てＡＮＤゲートＧ１０に入力されるため、ＡＮＤゲート
Ｇ１０は、ＶＢＶ記録要求信号ＶＢＶＷＲを出力する。
これは、ＶＢＶ記録要求信号ＶＢＶＷＲの優先順位がＶ
ＢＶ読出要求信号ＶＢＶＲＲより高いことを意味する。
の要求信号中の二つ以上の要求信号が同時に活性化状態
に入力されると、ラッチ回路４４は、これらをラッチし
て優先順位デコーダ４６に入力させる。前記優先順位デ
コーダ４６は、前記ラッチされた要求信号をデコーディ
ングして優先順位の最も高いサービスコードＳＣを発生
させるためのデコーディング信号を出力する。例えば、
ＶＢＶ記録要求信号ＶＢＶＷＲ、ＶＢＶ読出要求信号Ｖ
ＢＶＲＲが同時に発生した場合、ＡＮＤゲートＧ１から
の論理“ハイ”信号がインバータＧ６により論理“ロ
ー”に反転してＡＮＤゲートＧ９に入力されるため、Ａ
ＮＤゲートＧ９はＶＢＶ読出要求信号ＶＢＶＲＲを出力
し得ない。反面、フリップフロップＦ２からの論理“ロ
ー”信号がインバータＧ５により論理“ハイ”に反転し
てＡＮＤゲートＧ１０に入力されるため、ＡＮＤゲート
Ｇ１０は、ＶＢＶ記録要求信号ＶＢＶＷＲを出力する。
これは、ＶＢＶ記録要求信号ＶＢＶＷＲの優先順位がＶ
ＢＶ読出要求信号ＶＢＶＲＲより高いことを意味する。
【００２１】従って、優先順位の高いＶＢＶ記録要求信
号ＶＢＶＷＲとこれより優先順位の低いＶＢＶ読出要求
信号ＶＢＶＲＲが同時に活性化される場合、前記ＡＮＤ
ゲートＧ９の出力が論理“ロー”になり、高い優先順位
に設定されたＶＢＶ記録要求信号ＶＢＶＷＲがＡＮＤゲ
ートＧ１０から出力される。このような動作により発生
した該当要求信号に対応するサービスコードＳＣは、メ
モリインターフェース４２を介して該当要求信号に対応
する動作を遂行する制御ブロックに供給される。前記制
御ブロックの動作により要求信号を発生させた任意の制
御器からの要求信号に対する動作が完了すると、該当要
求信号を発生させた制御器から処理完了信号を発生させ
る。
号ＶＢＶＷＲとこれより優先順位の低いＶＢＶ読出要求
信号ＶＢＶＲＲが同時に活性化される場合、前記ＡＮＤ
ゲートＧ９の出力が論理“ロー”になり、高い優先順位
に設定されたＶＢＶ記録要求信号ＶＢＶＷＲがＡＮＤゲ
ートＧ１０から出力される。このような動作により発生
した該当要求信号に対応するサービスコードＳＣは、メ
モリインターフェース４２を介して該当要求信号に対応
する動作を遂行する制御ブロックに供給される。前記制
御ブロックの動作により要求信号を発生させた任意の制
御器からの要求信号に対する動作が完了すると、該当要
求信号を発生させた制御器から処理完了信号を発生させ
る。
【００２２】例えば、表示制御器３４が表示要求信号Ｄ
Ｒを発生させ、制御ブロックで前記表示要求信号ＤＲに
対応する処理動作を完了した場合は、前記表示制御器３
４が表示制御完了信号Ｓ−display 、display-doneを論
理“ハイ”に出力する。このように表示制御完了信号Ｓ
−display とdisplay-doneが論理“ハイ”に入力される
と、ＮＡＮＤゲートＧ１５の出力が論理“ロー”に出力
され、これにより、論理“１”にセットされたフリップ
フロップＦ６の出力をクリアする。仮に、記録又は読出
要求に対応する動作が完了した場合は、ＳＶＢＶＲ（Ｖ
ＢＶ読出要求信号に対応する動作の完了時発生する信
号）又はＳＶＢＶＷ（ＶＢＶ記録要求信号に対応する動
作の完了時発生する信号）中の一つが発生すると、ＮＡ
ＮＤゲートＧ１２、Ｇ１３の出力が論理“ロー”に出力
されるので、該当出力ノードにリセット端子が接続され
たフリップフロップＦ２、Ｆ４の出力がクリアされてサ
ービスの終了されたことを示す。
Ｒを発生させ、制御ブロックで前記表示要求信号ＤＲに
対応する処理動作を完了した場合は、前記表示制御器３
４が表示制御完了信号Ｓ−display 、display-doneを論
理“ハイ”に出力する。このように表示制御完了信号Ｓ
−display とdisplay-doneが論理“ハイ”に入力される
と、ＮＡＮＤゲートＧ１５の出力が論理“ロー”に出力
され、これにより、論理“１”にセットされたフリップ
フロップＦ６の出力をクリアする。仮に、記録又は読出
要求に対応する動作が完了した場合は、ＳＶＢＶＲ（Ｖ
ＢＶ読出要求信号に対応する動作の完了時発生する信
号）又はＳＶＢＶＷ（ＶＢＶ記録要求信号に対応する動
作の完了時発生する信号）中の一つが発生すると、ＮＡ
ＮＤゲートＧ１２、Ｇ１３の出力が論理“ロー”に出力
されるので、該当出力ノードにリセット端子が接続され
たフリップフロップＦ２、Ｆ４の出力がクリアされてサ
ービスの終了されたことを示す。
【００２３】一方、前記三つの要求信号のいずれのもの
も“１”の状態を発生しないと、モーション補償ホール
ド制御信号ＭＣ−Ｈが論理“ロー”になり、モーション
補償処理のためのサービスコードが発生する。サービス
完了信号（Ｓ−ＤＯＮＥ）は全てのサービスが完了しな
い限り発生しない。このような構成の実施例では、三つ
の要求信号を処理する構成例を説明してきたが、前記動
作過程を理解した者であれば、より多い信号が処理し得
るように入力信号が拡張でき、サービスコード発生回路
の構成を変更することにより優先順位が容易に変えるこ
とができる。
も“１”の状態を発生しないと、モーション補償ホール
ド制御信号ＭＣ−Ｈが論理“ロー”になり、モーション
補償処理のためのサービスコードが発生する。サービス
完了信号（Ｓ−ＤＯＮＥ）は全てのサービスが完了しな
い限り発生しない。このような構成の実施例では、三つ
の要求信号を処理する構成例を説明してきたが、前記動
作過程を理解した者であれば、より多い信号が処理し得
るように入力信号が拡張でき、サービスコード発生回路
の構成を変更することにより優先順位が容易に変えるこ
とができる。
【００２４】
【発明の効果】以上から述べてきたように、本発明は、
簡単な回路構成で多数の制御器からの要求信号に対応す
る動作が遂行できるので、ＭＰＥＧ１とＭＰＥＧ２の復
号器への適用が非常に容易であり、その他の多重プロセ
スを処理するシステムでも容易に適用できる。又、ＭＰ
ＥＧ１及びＭＰＥＧ２の復号器への適用時、ハードウェ
アの動作により優先順位を決定することにより高速動作
が可能であり、これにより、ＭＰＥＧシステムの性能が
向上させられ、回路の簡単化により安価で実現できると
いう利点がある。
簡単な回路構成で多数の制御器からの要求信号に対応す
る動作が遂行できるので、ＭＰＥＧ１とＭＰＥＧ２の復
号器への適用が非常に容易であり、その他の多重プロセ
スを処理するシステムでも容易に適用できる。又、ＭＰ
ＥＧ１及びＭＰＥＧ２の復号器への適用時、ハードウェ
アの動作により優先順位を決定することにより高速動作
が可能であり、これにより、ＭＰＥＧシステムの性能が
向上させられ、回路の簡単化により安価で実現できると
いう利点がある。
【図１】従来技術によるＭＰＥＧシステムのブロック図
である。
である。
【図２】本発明によるＭＰＥＧシステムの優先順位処理
回路のブロック図である。
回路のブロック図である。
【図３】図２に示した優先順位制御器の具体実施例を示
す図である。
す図である。
【図４】本発明による優先順位状態遷移図である。
１４ ビデオデコーダ １５ ダイナミックランダムアクセスメモリ １６ 表示制御器 １８ ＣＰＵ ２０ メインメモリ ２４ 記憶媒体 ２６ オーディオデコーダ ３０ ＶＢＶ記録制御器 ３２ ＶＢＶ読出制御器 ３４ 表示制御器 ３６ ＭＣ読出制御器 ３８ ＭＣ記録制御器 ４０ 優先順位制御器 ４２ メモリインターフェース ４４ ラッチ回路 ４６ 優先順位デコーダ ４８ マルチプレクサー部 ５０ サービス終了制御信号発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/91 - 5/956 H04N 7/24 - 7/68
Claims (1)
- 【請求項１】 ＭＰＥＧシステムの優先順位処理回路に
おいて、 外部メモリへのデータ貯蔵／読出を行う時、記録／読出
要求信号をそれぞれ発生するビデオバッファ検証記録制
御器及び読出制御器と、 復元されたデータの入力に応答して表示要求信号を発生
する表示制御器と、 前記外部メモリに貯蔵されたデータのモーション補償が
要求される時、モーション補償読出／記録要求信号をそ
れぞれ発生するモーション補償読出制御器及び記録制御
器と、 前記ビデオバッファ検証記録制御器及び読出制御器、表
示制御器、モーション補償読出制御器及びモーション補
償記録制御器からそれぞれ発生する各種要求信号の優先
順位を各種要求信号ごとに異なるように決定し、前記各
種要求信号に基づいた情報処理サービスのためのサービ
スコード及びサービス完了信号を発生する優先順位制御
手段とを含んで構成され、 前記優先順位制御手段は、多数の制御器からの要求信号
をラッチするラッチ回路と、前記ラッチ回路によりラッ
チされた要求信号の各出力端子に一定な優先順位に接続
されており、前記ラッチされた要求信号の少なくとも一
つの活性化に応答してモーション処理ホールド信号を発
生すると共に、前記要求信号の活性化状態をデコーディ
ングして優先順位のより高い信号を出力する優先順位デ
コーダと、前記モーション処理ホールド信号に応答して
前記優先順位デコーダの出力を情報処理サービスコード
として出力するマルチプレクサーと、前記多数の制御器
からの完了信号の活性化に応答して前記ラッチ回路の出
力を初期化するサービス終了制御信号発生回路とから構
成され ることを特徴とするＭＰＥＧシステムの優先順位
処理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960011950A KR100194039B1 (ko) | 1996-04-19 | 1996-04-19 | 엠펙 시스템의 우선순위 처리회로 |
| KR11950/1996 | 1996-04-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10108172A JPH10108172A (ja) | 1998-04-24 |
| JP3097739B2 true JP3097739B2 (ja) | 2000-10-10 |
Family
ID=19456158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10205197A Expired - Fee Related JP3097739B2 (ja) | 1996-04-19 | 1997-04-18 | Ｍｐｅｇシステムの優先順位処理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6072543A (ja) |
| EP (1) | EP0802683A3 (ja) |
| JP (1) | JP3097739B2 (ja) |
| KR (1) | KR100194039B1 (ja) |
| CN (1) | CN1114317C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10303840A (ja) * | 1997-04-25 | 1998-11-13 | Sony Corp | マルチチャンネル放送システム |
| JP3372864B2 (ja) * | 1998-04-01 | 2003-02-04 | 日本電気株式会社 | 動画像伸長装置及び方法 |
| US7630570B1 (en) | 1998-05-06 | 2009-12-08 | At&T Intellectual Property Ii, L.P. | Method and apparatus to prioritize video information during coding and decoding |
| JP2002027477A (ja) | 2000-07-04 | 2002-01-25 | Mitsubishi Electric Corp | Ｍｐｅｇ画像処理装置およびそのデータ転送方法 |
| GB2406184B (en) * | 2003-09-17 | 2006-03-15 | Advanced Risc Mach Ltd | Data processing system |
| JP2005234794A (ja) * | 2004-02-18 | 2005-09-02 | Matsushita Electric Ind Co Ltd | ファイルシステム制御装置 |
| US7936933B2 (en) * | 2005-11-18 | 2011-05-03 | Microsoft Corporation | Accelerating video data decoding |
| US20100246679A1 (en) * | 2009-03-24 | 2010-09-30 | Aricent Inc. | Video decoding in a symmetric multiprocessor system |
| CN105107002B (zh) * | 2015-09-23 | 2017-11-07 | 福建越特新材料科技有限公司 | 一种除臭型长效缓释固体植物精油的制备方法 |
| US10089175B2 (en) * | 2015-12-11 | 2018-10-02 | Marvell World Trade Ltd. | Queuing of decoding tasks according to priority in NAND flash controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448310A (en) | 1993-04-27 | 1995-09-05 | Array Microsystems, Inc. | Motion estimation coprocessor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4633392A (en) * | 1982-04-05 | 1986-12-30 | Texas Instruments Incorporated | Self-configuring digital processor system with logical arbiter |
| US4796176A (en) * | 1985-11-15 | 1989-01-03 | Data General Corporation | Interrupt handling in a multiprocessor computing system |
| US4803617A (en) * | 1986-02-10 | 1989-02-07 | Eastman Kodak Company | Multi-processor using shared buses |
| CA2096584A1 (en) * | 1992-05-28 | 1993-11-29 | Frank H. Liao | Variable length code decoder for video decompression operations |
| TW245871B (en) * | 1994-08-15 | 1995-04-21 | Gen Instrument Corp | Method and apparatus for efficient addressing of dram in a video decompression processor |
| US6330644B1 (en) * | 1994-10-27 | 2001-12-11 | Canon Kabushiki Kaisha | Signal processor with a plurality of kinds of processors and a shared memory accessed through a versatile control means |
-
1996
- 1996-04-19 KR KR1019960011950A patent/KR100194039B1/ko not_active Expired - Fee Related
-
1997
- 1997-04-04 CN CN97110321A patent/CN1114317C/zh not_active Expired - Fee Related
- 1997-04-14 EP EP19970302517 patent/EP0802683A3/en not_active Withdrawn
- 1997-04-18 JP JP10205197A patent/JP3097739B2/ja not_active Expired - Fee Related
- 1997-04-21 US US08/845,054 patent/US6072543A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448310A (en) | 1993-04-27 | 1995-09-05 | Array Microsystems, Inc. | Motion estimation coprocessor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970073166A (ko) | 1997-11-07 |
| EP0802683A2 (en) | 1997-10-22 |
| EP0802683A3 (en) | 2001-07-18 |
| JPH10108172A (ja) | 1998-04-24 |
| US6072543A (en) | 2000-06-06 |
| CN1114317C (zh) | 2003-07-09 |
| KR100194039B1 (ko) | 1999-06-15 |
| CN1167407A (zh) | 1997-12-10 |
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