JP3138932B2 - メモリカ−ド - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、電子スチルカ
メラ、パ−ソナルコンピュ−タ、ワ−ドプロセッサ等の
情報機器の外部メモリ装置として使用されるメモリカ−
ドに関し、特に、静止画像デ−タや多量のデ−タを記憶
できるメモリカ−ドに関する。

【０００２】

【従来の技術】最近、ＩＣメモリカ−ドは、各種の技術
分野で多用されるようになってきており、例えば、電子
スチルカメラ、パ−ソナルコンピュ−タ、ワ−ドプロセ
ッサ等の情報機器の外部メモリ装置として使用されてい
る。このＩＣメモリカ−ドに関しては、例えば「社団法
人日本電子工業振興協会」から「ＩＣメモリカ−ドガイ
ドライン（パソコン用・メモリカ−ド／ピン・コネクタ
の標準仕様）、バ−ジョン３（平成元年５月）」が最新
のものとして提唱されている。従来、ＩＣメモリカ−ド
は、その内部のＩＣメモリチップの入出力ピンを直接イ
ンタ−フェ−ス信号として仕様できる直結バス方式と、
マイクロコンピュ−タの入出力バスに容易に接続できる
Ｉ／Ｏバス方式とを採用しているが、前者はピン数が多
いことと入出力バスとの接続が困難なことから、Ｉ／Ｏ
バス方式がよく利用されている。

【０００３】このＩ／Ｏバス方式のメモリカ−ドは、そ
の内部のメモリチップの任意の番地を指し示すためにア
ドレス用のレジスタを内蔵している。上記したガイドラ
インのバ−ジョン３に示されたＩ／Ｏバス方式では、こ
のレジスタは３バイトあり、この３バイトのレジスタを
指定するために２ビツトが割り当てられていた。この２
ビットについて、メモリカ−ドの外部からみて第０番地
（“０”“０”）が下位アドレス用レジスタ、第１番地
（“０”“１”）が中位アドレス用レジスタ、第２番地
（“１”“０”）が上位アドレス用レジスタを指定する
ために使用されている。また、第３番地（“１”
“１”）は、メモリアクセス用のレジスタであって、こ
のレジスタに対して「読み出し」、「書き込み」の指定
を行うことによって、アドレス用レジスタで指示された
番地のメモリに対して読み出し、書き込みを行うことが
できる。

【０００４】ところが、従来のアドレス用レジスタは上
述したように３バイト（１バイト＝８ビツト）であるた
め、表現できる最大の番地は「２」の２４乗であり、１
６，７７７，２１６番地までしか指定することができな
い。つまり、このメモリカ−ドでは、１６メガバイトの
記憶容量のものしか搭載できない。なお、上述したよう
に上記３バイトのレジスタを指定するには、アドレス線
としては２本の線があればよいことになる。

【０００５】

【発明が解決しようとする課題】このように上記したガ
イドラインにおける従来のＩ／Ｏバス方式のメモリカ−
ドの場合、最大１６メガバイトの記憶容量しかないた
め、例えば電子スチルカメラのように大容量のデ−タを
記憶する媒体として使用するときに容量不足になるとい
う欠点があった。そこで、最大１６メガバイト以上の記
憶容量を確保するために、ＩＣメモリカ−ド内にアドレ
ス用レジスタを増設することが考えられる。例えば、ア
ドレス用レジスタを４バイトにすれば、これより扱える
最大の番地は、２の３２乗＝４，２９４，９６７，２９
６番地までとなって多量のメモリ容量を扱えることにな
る。しかしながら、このようにすると制御用レジスタの
数が５個必要となり、結局ピン数が３本必要となって、
ＩＣメモリカ−ドのピン数が増加してしまうという欠点
があった。

【０００６】本発明の目的は、上記欠点を解消し、ピン
数を増すことなく、記憶容量を大幅に増加させることの
できるメモリカ−ドを提供することにある。

【０００７】

【課題を解決するための手段】上記した目的を達成する
ため、本発明では、一定の情報機器に接続されて使用さ
れるメモリカ−ドにおいて、カ−ドの物理的な情報を格
納するアトリビュ−トメモリあるいはデ−タを格納する
コモンメモリのアドレスを設定でき、かつ、それらメモ
リのデ−タバスと等しいビット幅を有する複数のアドレ
ス用レジスタと、これらアドレス用レジスタをビット対
応させてアドレス用レジスタを指定できると共に、アト
リビュ−トメモリあるいはコモンメモリのいずれかにつ
いてアクセスするかを指定できるアドレス制御レジスタ
と、アドレス制御レジスタにメモリ制御デ−タを書込ん
だ後、指定されたアドレス用レジスタにアドレスを書き
込めるよう制御すると共に、前記複数のアドレス用レジ
スタを用いてアドレスを表現し前記コモンメモリをアク
セスする手段とを備えたことを特徴とするメモリカ−ド
を提案する。

【０００８】

【作用】本発明では、制御信号の組合せを代え、アドレ
ス制御レジスタの各ビツトをアドレス用レジスタに一対
一で対応させておき、アドレス制御レジスタでアドレス
用レジスタを指定してから、アドレス用レジスタにアド
レスを設定できるようにしてある。

【０００９】

【実施例】次に、本発明の実施例について図面に沿って
説明する。図１は、本発明のメモリカ−ドの内部構造を
示すブロック図である。図２は同メモリカ−ドのピンに
対する信号の対応図であって、基本的には上記したガイ
ドラインに沿ったものである。

【００１０】図１に示すメモリカ−ド１は、アトリビュ
−トメモリ２、コモンメモリ３、これらを制御する制御
回路４、電源制御回路５、バックアップ電池６からな
る。アトリビュ−トメモリ２は、カ−ドの物理的な情報
を格納するメモリであり、制御回路４に対して制御線、
アドレス線、デ−タバスラインで接続されている。

【００１１】コモンメモリ３は、デ−タを格納するメモ
リであり、上記同様に制御回路４に対して制御線、アド
レス線、デ−タバスラインで接続されている。制御回路
４は、外部回路（例えば、カ−ドコントロ−ラ）に、カ
−ドイネ−ブルＣＥ、制御信号Ｃ０、Ｃ１、読み出し信
号ＲＤ、書き込み信号ＷＲ、レディ信号ＲＤＹ／ＢＳ
Ｙ、書き込み禁止信号ＷＰ、デ−タ・アドレスバスＤ０
〜Ｄ７が入出力できるように接続されている。

【００１２】ここで、上記メモリカ−ドは、図２に示す
ように、ピン番号「１、２０」にＧＮＤ、番号「２〜
９」にデ−タ・アドレスバスＤ０〜Ｄ７、番号「１０」
に電源Ｖｃｃ、番号「１１」にプログラムサプライＶｐ
ｐ、番号「１２」にレディ信号ＲＤＹ／ＢＳＹ、番号
「１３」にカ−ドイネ−ブルＣＥ、番号「１４、１５」
に制御信号Ｃ０、Ｃ１、番号「１６」に読み出し信号Ｒ
Ｄ、番号「１７」に書き込み信号ＷＲ、番号「１８」に
書き込み禁止信号ＷＰ、番号「１９」にバッテリチェッ
クＶｂａｔが割当てられている。また、図２において、
番号「１４、１５」の制御信号Ｃ０、Ｃ１が本発明の実
施例で使用する制御信号であり、以下の図４の説明にお
いてその制御内容の詳細を説明する。なお、電源制御回
路５は、外部電源に電源線ＶｃｃとＧＮＤで接続され、
また、バッテリの状態を示す信号Ｖｂａｔを外部回路に
与えられるようになっており、さらに、内部でバックア
ップ電池６と接続されていて、アトリビュ−トメモリ
２、コモンメモリ３、制御回路４に電力を供給する。

【００１３】図３は、本発明の実施例を模式的に示す説
明図である。この図に示す回路は、制御回路４の内部で
構成されており、アドレス制御レジスタ４０と、７個の
アドレス用レジスタ４１〜４７とからなる。アドレス用
レジスタ４１〜４７は、アドレス制御レジスタ４０の７
ビットの一つ一つがアドレス用レジスタ４１〜４７に対
応しており、アドレス制御レジスタ４０の当該ビットを
「１」とすると該当するアドレス用レジスタが選択され
る。すなわち、アドレス制御レジスタ４０の第１ビツト
目はアドレス用レジスタ４１を、第２ビツト目はアドレ
ス用レジスタ４２を、第３ビツト目はアドレス用レジス
タ４３を、第４ビット目はアドレス用レジスタ４４を、
第５ビット目はアドレス用レジスタ４５を、第６ビット
目はアドレス用レジスタ４６を、第７ビット目はアドレ
ス用レジスタ４７を、第８ビット目はアトリビュ−トメ
モリ２あるいはコモンメモリ３の内のいずれかをアクセ
スするかを指定するためのものである。

【００１４】図４は、本発明の制御信号Ｃ０、Ｃ１の機
能割当てを説明するために示す説明図である。制御信号
Ｃ０、Ｃ１、Ｒ／Ｗが「“０”“０”“Ｒ”」、
「“０”“０”“Ｗ”」、「“０”“１”“Ｒ”」及び
「“１”“０”“Ｒ”」となると制御しないが、制御信
号Ｃ０、Ｃ１が「“０”“１”“Ｗ”」となるとアドレ
ス制御レジスタ４０の書き込み制御となる。制御信号Ｃ
０、Ｃ１、Ｒ／Ｗが「“１”“０”“Ｗ”」となるとア
ドレス書き込み制御となる。制御信号Ｃ０、Ｃ１、Ｒ／
Ｗが「“１”“１”“Ｒ”」となるとメモリデ−タの読
み出し制御となり、かつ、「“１”“１”“Ｗ”」とな
るとメモリデ−タの書き込み制御となる。

【００１５】このような実施例の作用を説明する。図５
はメモリカ−ドの読み出しタイミングを、図６はメモリ
カ−ドの書き込みタイミングを各々説明するために示し
たタイムチャ−トである。

【００１６】｛メモリカ−ドのコモンメモリ３の読み出
し動作｝先ず、図５を参照しながらメモリカ−ド１のコ
モンメモリ３の読み出し動作について説明する。カ−ド
コントロ−ラ（図示せず）は、メモリカ−ド１にカ−ド
イネ−ブルＣＥ“１”を入力する（時点ｔ₀）。

【００１７】続いて、そのカ−ドコントロ−ラは、図５
に示すように制御信号Ｃ０、Ｃ１、Ｒ／Ｗを「“１”
“０”“Ｗ”（図４も参照、以下同じ）」とすることに
より、（時点ｔ₁〜ｔ₂）、アドレス制御レジスタ４０を
書き込み可能とし、このアドレス制御レジスタ４０に所
定のアドレス用レジスタ指定デ−タを書き込む（時点ｔ
₁〜ｔ₂）。この際に、アドレス制御レジスタ４０の第８
ビット目は“０”としておく。これにより、アドレス用
レジスタ４１〜４７の何れかが指定される。

【００１８】続いて、カ−ドコントロ−ラにより、図５
に示すように制御信号Ｃ０、Ｃ１、Ｒ／Ｗが「“０”
“１”“Ｗ”」になると（（時点ｔ₃〜ｔ₄）、アドレス
制御レジスタ４０に設定されているアドレス用レジスタ
４１〜４７のいずれかに対してアドレスが書き込まれる
（時点ｔ₃〜ｔ₄）。

【００１９】続いて、カ−ドコントロ−ラは、図５に示
すように制御信号Ｃ０、Ｃ１、Ｒ／Ｗを「“１”“１”
“Ｒ”」とすることにより（時点ｔ₅〜）、切定された
アドレスに対しコモンメモリ３からデ−タを読み出すこ
とができる（時点ｔ₅〜）。このとき、設定されたアド
レスに対し、デ−タの読み出し毎にアドレス制御レジス
タ４０及びアドレス用レジスタ４１〜４７についてアド
レスが自動的に更新されるようにしておくことにより、
一度読み出しを始めればアドレスを再度指定する必要が
なく連続したアドレスのデ−タを読み出す。なお、アド
レス制御レジスタ４０の第８ビット目を“１”にすれ
ば、上述同様に動作して、アトリビュ−トメモリ２内の
デ−タを読み出すことができる。

【００２０】｛メモリカ−ドのコモンメモリ３の書き込
み動作｝次に、図６を参照しながらメモリカ−ド１のコ
モンメモリ３の書き込み動作について説明する。カ−ド
コントロ−ラ（図示せず）は、メモリカ−ド１にカ−ド
イネ−ブルＣＥ“１”を入力する（時点ｔ₀）。

【００２１】続いて、そのカ−ドコントロ−ラは、図６
に示すように制御信号Ｃ０、Ｃ１、Ｒ／Ｗを「“１”
“０”“Ｗ”」（図４も参照、以下同じ）とすることに
より、（時点ｔ₁〜ｔ₂）、アドレス制御レジスタ４０を
書き込み可能とし、このアドレス制御レジスタ４０に所
定のアドレス用レジスタ指定デ−タを書き込む（時点ｔ
₁〜ｔ₂）。この際に、アドレス制御レジスタ４０の第８
ビツト目は“０”としておく。これにより、アドレス用
レジスタ４１〜４７の何れかが指定される。

【００２２】続いて、カ−ドコントロ−ラにより、図６
に示すように制御信号Ｃ０、Ｃ１、Ｒ／Ｗが「“０”
“１”“Ｗ”」となると（時点ｔ₃〜ｔ₄）、アドレス制
御レジスタ４０に設定されているアドレス用レジスタ４
１〜４７に向かってアドレスが書き込まれる。（時点ｔ
₃〜ｔ₄）。

【００２３】続いて、カ−ドコントロ−ラは、図６に示
すように制御信号Ｃ０、Ｃ１、Ｒ／Ｗを「“１”“１”
“Ｗ”」とすることにより（時点ｔ₅）、設定されたア
ドレスに対しコモンメモリ３にデ−タを書き込むことが
できる（時点ｔ₅〜）。このとき、設定されたアドレス
に対し、デ−タの書き込み毎にアドレス制御レジスタ４
０及びアドレス用レジスタ４１〜４７についてアドレス
が自動的に更新されるようにしておくことにより、一度
書き込みを始めれば再度指定する必要がなくなる。な
お、アドレス制御レジスタ４０の第８ビット目を“１”
にすれば、上述と同様に動作して、アトリビュ−トメモ
リ２内にデ−タを書き込むことができる。

【００２４】このように本実施例は動作し、ピン数を増
加させることなく、また、電気的になんら問題なく最大
２の５６乗バイトまでメモリ容量を拡張することができ
る。

【００２５】

【発明の効果】上記した通り、本発明によれば、制御信
号の組合せを代え、かつ、アドレス制御レジスタの各ビ
ツトをアドレス用レジスタに一対一で対応させておき、
かつ、アドレス制御レジスタでアドレス用レジスタを指
定してから、アドレス用レジスタにアドレスを設定でき
るようにしたので、メモリカ−ドのピン数を増加させる
ことなく、メモリ容量を増加することができるという効
果がある。

【図面の簡単な説明】

【図１】本発明のメモリカ−ドの実施例を示すブロック
図である。

【図２】本発明のメモリカ−ドのピンに対する信号の対
応関係を説明するための説明図である。

【図３】本発明の実施例の要部を説明するための図であ
る。

【図４】本発明の実施例に使用する制御信号の構成例を
示す説明図である。

【図５】メモリカ−ドの読み出し動作を説明するための
タイムチャ−ト図である。

【図６】メモリカ−ドの書き込み動作を説明するための
タイムチャ−ト図である。

【符号の説明】

１ メモリカ−ド ２ アトリビュ−トメモリ ３ コモンメモリ ４ 制御回路 ５ 電源制御回路 ６ バックアップ電池 ４０ アドレス制御レジスタ ４１〜４７ アドレス用レジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−328384（ＪＰ，Ａ) 特開 平４−137084（ＪＰ，Ａ) 特開 平４−52891（ＪＰ，Ａ) 特開 昭64−7287（ＪＰ，Ａ) 竹前義博，“ＩＣメモリーカードをハ ード面から解剖する”，エレクトロニク ス，オーム社，1991年５月１日，第36巻 第５号，ｐ．44−48 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/08 G06F 12/00 - 12/06 G06F 13/16 - 13/18 G11C 7/00 G06K 17/00,19/07

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 一定の情報機器に接続されて使用される
   メモリカ−ドにおいて、カ−ドの物理的な情報を格納す
   るアトリビュ−トメモリあるいはデ−タを格納するコモ
   ンメモリのアドレスを設定でき、かつ、それらメモリの
   デ−タバスと等しいビット幅を有する複数のアドレス用
   レジスタと、これらアドレス用レジスタをビット対応さ
   せてアドレス用レジスタを指定できると共に、アトリビ
   ュ−トメモリあるいはコモンメモリのいずれかについて
   アクセスするかを指定できるアドレス制御レジスタと、
   アドレス制御レジスタにメモリ制御デ−タを書込んだ
   後、指定されたアドレス用レジスタにアドレスを書き込
   めるよう制御すると共に、前記複数のアドレス用レジス
   タを用いてアドレスを表現し前記コモンメモリをアクセ
   スする手段とを備えたことを特徴とするメモリカ−ド。