JP3140024B2 - テクスチャ・マッピング方法およびその装置 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ この発明はマッピング図形が単純な繰返しパターンで
ある場合に好適なテクスチャ・マッピング方法およびそ
の装置に関する。

＜従来の技術＞ 従来からグラフィックス表示装置はテクスチャ・マッ
ピング機能を具備しており、表示すべき図形の形状を変
化させることなく任意の模様を付与することにより意匠
上の効果を視認するいわゆるCAD（computer aided desi
gn）等を行ない易くすることができる。

第９図は従来から汎用されているテクスチャ・マッピ
ング装置の構成を概略的に示すブロック図であり、マッ
ピング図形を格納するソース・メモリ（91）と、ディス
ティネーション図形を格納するディスティネーション・
メモリ（92）と、ディスティネーション・メモリ（92）
に供給すべき平面座標データ、奥行きデータおよび色デ
ータを生成するディスティネーション用直線発生器（9
3）と、ソース・メモリ（91）に供給すべき読出しアド
レスとしての平面座標データを生成するソース用直線発
生器（94）と、上記色データおよびソース・メモリ（9
1）から読出された色データとを入力とする演算器（9
5）とを有している。尚、演算器（95）から出力される
色データがディスティネーション・メモリ（92）に書込
み用の色データとして供給される。

したがって、ディスティネーション用直線発生器（9
3）と同期してソース用直線発生器（94）を動作させれ
ばよく、ソース・メモリ（91）から読出された色データ
に基づいてディスティネーション・メモリ（92）に対す
る書込みが行なわれ、この結果、表示する図形の模様を
ソース・メモリ（91）の内容に基づいて簡単に変更する
ことができる。

＜発明が解決しようとする課題＞ 以上の説明から明らかなように、テクスチャ・マッピ
ング装置は、表示する図形のサイズに合せてソース・メ
モリ（91）にマッピング図形を格納しておけばよいので
あるが、タイル模様、れんが模様のような単純な繰返し
パターンであっても、表示する図形のサイズに合せて繰
返しパターンをソース・メモリ（91）に格納しておかな
ければならず、マッピング図形を格納する手間がかかる
のみならず、かなり大きな容量のソース・メモリ（91）
（表示する図形の最大サイズと等しい容量のソース・メ
モリ）が必要になるという不都合がある。また、繰返し
パターンが代わる毎にソース・メモリ（91）に対する繰
返しパターンの書込みが必要になる。

また、タイル、れんが等１個分のマッピング図形を格
納しておくだけで表示する図形の全範囲に対するテクス
チャ・マッピングを行なうことも考えられるが、この場
合には、タイル、れんが１個分に対応させて、表示する
図形を分割し、登録しておかなければならず、分割、登
録の手間がかかってしまうという不都合がある。

したがって、何れの場合にもテクスチャ・マッピング
動作を行なわせる前処理にかなりの労力および長い時間
がかかるという不都合がある。

＜発明の目的＞ この発明は上記の問題点に鑑みてなされたものであ
り、ソース・メモリの必要容量を少なくできるととも
に、前処理を著しく簡素化できる新規なテクスチャ・マ
ッピング方法およびその装置を提供することを目的とし
ている。

＜課題を解決するための手段＞ 上記の目的を達成するための、この発明のテクスチャ
・マッピング方法は、単調な繰返しパターンの一部をマ
ッピング図形としてマッピング図形格納手段に格納して
おき、ディスプレイ面に対応するアドレスと同期して生
成されるマッピング・アドレスの上位所定数ビットを該
当する繰返しパターンの格納箇所に対応する定数で置換
してマッピング図形格納手段に対して読出しアドレスと
して供給する方法である。

上記の目的を達成するための、この発明のテクスチャ
・マッピング装置は、単調な繰返しパターンの一部をマ
ッピング図形として格納するマッピング図形格納手段
と、マッピング図形格納手段に対する読出しアドレスを
生成するアドレス生成手段と、生成された読出しアドレ
スの上位所定数ビットを該当する繰返しパターンの格納
箇所に対応する定数で置換する置換手段とを含んでい
る。

但し、上記置換手段としては、読出しアドレスの上位
任意数ビットをマスクし、マスクしたビット位置に任意
の定数をセットし得る選択手段と、マスクするビットを
指定するマスク・ビット指定手段と、マスクしたビット
位置にセットする値を指定するセット値指定手段とを含
んでいることが好ましい。

＜作用＞ 以上のテクスチャ・マッピング方法であれば、単調な
繰返しパターンの一部をマッピング図形としてマッピン
グ図形格納手段に格納しておき、マッピング・アドレス
の上位所定数ビットを該当する繰返しパターンの格納箇
所に対応する定数で置換するのであるから、マッピング
図形よりも大きい表示用の図形に対してテクスチャ・マ
ッピングを行なう場合には、マッピング図形が必要回数
だけアクセスされ、この結果、表示用の図形の全範囲に
対して繰返しパターンをマッピングすることができる。

以上の構成のテクスチャ・マッピング装置であれば、
単調な繰返しパターンの一部をマッピング図形としてマ
ッピング図形格納手段に格納しておき、マッピング図形
格納手段に対する読出しアドレスの上位所定数ビットを
置換手段により該当する繰返しパターンの格納箇所に対
応する定数で置換するのであるから、マッピング図形よ
りも大きい表示用の図形に対してテクスチャ・マッピン
グを行なう場合には、マッピング図形が必要回数だけア
クセスされ、この結果、表示用の図形の全範囲に対して
繰返しパターンをマッピングすることができる。

そして、置換手段が、選択手段と、マスク・ビット指
定手段と、セット値指定手段とを含んでいる場合には、
マスク・ビット指定手段によりマスクすべきビット数を
設定できるとともに、マスクされたビットにセットする
新たな値をセット値指定手段により設定できるのである
から、マッピング図形格納手段に格納されているマッピ
ング図形のアドレス、サイズに適合する読出しアドレス
を生成することができる。

第１図（Ａ）に示す繰返しパターンをマッピング図形
とする場合を例にとってさらに詳細に説明する。

第１図（Ｂ）に示すように、マッピング図形格納手段
の所定領域（平面座標の上位所定数ビットがU1,V1の領
域）に繰返しパターンの単位が格納されており、第１図
（Ｃ）に示す表示用の図形に上記繰返しパターンをマッ
ピングする場合には、表示用の図形を表示するためのア
ドレスおよび色データが順次生成され、この生成動作と
同期してマッピング図形格納手段に対する読出しアドレ
スが生成される。しかし、読出しアドレスはそのままマ
ッピング図形格納手段に供給されるのではなく、上位所
定数ビットがそれぞれU1,V1で置換された状態で供給さ
れるのであるから、マッピング図形格納手段からの読出
しは、該当する繰返しパターンが格納されている領域に
対してのみ行なわれる。そして、繰返しパターンが格納
されている領域よりも広い領域からの読出しを行なうべ
く読出しアドレスが生成される場合には、上記領域に対
するアクセスが反復して行なわれるのであるから、置換
される前の読出しアドレスを基準とすれば、第１図
（Ｄ）に示すように、繰返しパターンが必要個数だけ格
納されているのと等価になる。したがって、マッピング
図形格納手段に実際に格納されている繰返しパターンよ
りも広い範囲にマッピングを行なう場合に、必要最少限
の繰返しパターンをマッピング図形格納手段に格納して
おくだけで、全範囲に対して繰返しパターンに基づくテ
クスチャ・マッピングを達成することができる。

＜実施例＞ 以下、実施例を示す添付図面によって詳細に説明す
る。

第２図はこの発明のテクスチャ・マッピング方法の一
実施例を示すフローチャートであり、テクスチャ・マッ
ピング・メモリに複数の繰返しパターンが第１図（Ｂ）
に示す状態で格納されている場合に対応している。

テクスチャ・マッピングを行なう場合には、ステップ
において繰返しパターンを選択し、ステップにおい
て、選択された繰返しパターンに基づいて、読出しアド
レスの上位所定数ビットを置換すべき値U1,V1を設定
し、ステップにおいてディスティネーション・メモリ
およびテクスチャ・マッピング・メモリのそれぞれに供
給すべきデータを生成し、ステップにおいて、テクス
チャ・マッピング・メモリに供給すべきデータの上記所
定数ビットを上記値U1,V1で置換し、ステップにおい
て、生成されたままのデータをディスティネーション・
メモリに供給するとともに、値U1,V1により上位所定数
ビットが置換されたデータをテクスチャ・マッピング・
メモリに供給し、該当する繰返しパターンを読出してデ
ィスティネーション・メモリの該当アドレスに投影す
る。そして、ステップにおいてテクスチャ・マッピン
グが終了したか否かを判別し、終了していないと判別さ
れた場合には、再びステップの処理を行なう。逆に終
了していると判別された場合にはそのまま一連の処理を
終了する。

以上の一連の処理を行なえば、対象図形がテクスチャ
・マッピング・メモリに格納されている繰返しパターン
より大きくても、この繰返しパターンを複数回繰返して
読出し、マッピングするので、対象図形の全範囲につい
て繰返しパターンをマッピングすることができる。

＜実施例２＞ 第３図はこの発明のテクスチャ・マッピング装置の一
実施例を示すブロック図であり、対象図形が描画される
ディスティネーション・メモリ（１）と、複数の繰返し
パターンが格納されているテクスチャ・マッピング・メ
モリ（２）と、ディスティネーション・メモリ（１）に
供給すべきアドレスおよび色データを生成する直線補間
演算器（以下、DDAと略称する）（3x）（3y）（3c）
と、テクスチャ・マッピング・メモリ（２）に供給すべ
きアドレスを生成するDDA（4u）（4v）と、DDA（4u）
（4v）から出力されるアドレスの上位所定数ビットを該
当する繰返しパターンに対応する定数で置換する置換部
（5u）（5v）と、テクスチャ・マッピング・メモリ
（２）から読出された色データおよびDDA（3c）により
生成された色データを入力として所定の処理を施し、処
理結果をディスティネーション・メモリに供給する演算
器（６）とを有している。

第４図は置換部（5u）（5v）の構成の一例を示すブロ
ック図であり、セット値指定手段としてのバンク・レジ
スタ（51u）（51v）と、マスク・ビット指定手段として
のマスク・レジスタ（52u）（52v）と、選択手段として
のセレクタ・アレイ（53u）（53v）とをそれぞれ有して
いる。

上記バンク・レジスタ（51u）（51v）は繰返しパター
ン選択動作に伴なって、該当する繰返しパターンの先頭
アドレスがセットされるものであり、上記マスク・レジ
スタ（52u）（52v）は繰返しパターンの全範囲を通じて
アドレスの値が変化するビットと変化しないビットとを
識別するデータがセットされるものであり、上記セレク
タ・アレイ（53u）（53v）はマスク・レジスタの各ビッ
トの値に基づいてDDAからの出力データ、バンク・レジ
スタからの出力データを選択するものである。このセレ
クタ・アレイは、例えば第５図に示すように、DDAから
の出力データ、バンク・レジスタからの出力データが供
給されるANDゲート（61）（62）の出力データをORゲー
ト（63）に供給し、ORゲート（63）からの出力データを
テクスチャ・マッピング・メモリ（２）に供給するよう
にしている。そして、上記ANDゲート（61）にはマスク
・レジスタの内容がそのまま供給され、ANDゲート（6
2）にはマスク・レジスタの内容がインバータ（64）を
介して供給されている。したがって、マスク・レジスタ
の内容に基づいてDDAからの出力データ、またはバンク
・レジスタからの出力データがビット単位で選択され
る。

以上の構成のテクスチャ・マッピング装置の動作は次
のとおりである。

テクスチャ・マッピング・メモリ（２）は例えば、予
め16個の矩形領域に区画されており、各区画領域毎に互
に異なる繰返しパターンが格納されている。したがっ
て、各繰返しパターンが格納されている区画領域は、ｕ
−ｖアドレスの上位２ビットずつにより指定できる。以
下においては、ｕ−ｖアドレスの上位２ビットがそれぞ
れ“10"“01"の区画領域にれんが積み模様の繰返しパタ
ーンが格納されている場合（第６図参照）について説明
する。

この場合には、マスク・レジスタ（52u）（52v）に上
位２ビットが“0"で残余のビットが“1"のデータが格納
され、れんが積み模様の繰返しパターンが選択されたこ
とを条件として各バンク・レジスタ（51u）（51v）に、
それぞれ上位２ビットが“10"“01"となる値が格納され
る。

この状態でディスティネーション・メモリ（１）に描
画された家（1a）の壁の部分（1b）（第８図参照）にれ
んが積み模様をマッピングする場合には、DDA（3x）（3
y）により壁を構成するピクセルの平面アドレスx,yを順
次生成し、このアドレス生成と同期してDDA（4u）（4
v）により読出しアドレスu,vを順次生成する。しかし、
このu,vアドレスはそのままテクスチャ・マッピング・
メモリ（２）に供給されるのではなく、セレクタ・アレ
イ（53u）（53v）を介して供給されるのであるから、以
下のようにしてれんが積み模様の繰返しパターンのみを
読出すべく読出しアドレスをテクスチャ・マッピング・
メモリ（２）に供給することができる。即ち、DDA（4
u）により生成される読出しアドレスｕが、第８図
（Ａ）に示すようにu0,u1,…u9の10ビットのアドレスで
あっても、第８図（Ｂ）に示すように、上位２ビットに
ついてはマスク・レジスタ（52u）の内容が“00"である
からu9,u8に代えてバンク・レジスタ（51u）の上位２ビ
ット“10"（第８図（Ｃ）参照）が選択され、残余のビ
ットについてはマスク・レジスタ（52u）の内容が全て
“1"であるからu7,u6,…u0が選択される。この結果、
“1,0,u7,u6,…,u0"（第８図（Ｄ）参照）が読出しアド
レスとしてテクスチャ・マッピング・メモリ（２）に供
給される。同様にｖアドレスについててもセレクタ・ア
レイ（53v）において同様の処理が行なわれ、上位２ビ
ットが“01"に変換された読出しアドレスがテクスチャ
・マッピング・メモリ（２）に供給される。この読出し
アドレスは順次変化するのであるが、実際にテクスチャ
・マッピング・メモリ（２）に供給されるアドレスはu
7,u6,…u0およびv7,v6,…v0の範囲で変化するだけであ
るから、DDA（4u）（4v）から出力されるアドレスのビ
ットu8またはv8が変化する毎に再び該当する区画領域に
対する読出しアドレスをテクスチャ・マッピング・メモ
リ（２）に供給する。したがって、れんが積み模様のマ
ッピング図形がテクスチャ・マッピング・メモリ（２）
の全範囲に格納されているのと同様になり、壁の部分
（1b）が広くてもれんが積み模様を必要回数だけ反復し
て読出し、演算器（６）を通してディスティネーション
・メモリ（１）に供給することにより何ら不都合なくマ
ッピングを達成することができる。（第８図中破線参
照） また、他の部分に他の繰返しパターンをマッピングす
る場合には、バンク・レジスタ（51u）（51v）の内容を
該当する繰返しパターンが格納されている区画領域に対
応する値に変更するだけで同様にテクスチャ・マッピン
グを行なうことができる。その後は、ディスティネーシ
ョン・メモリ（１）の内容に基づいて可視的表示を行な
えばよい。

以上の説明においては、ディスティネーション・メモ
リ（１）に供給するための平面アドレスおよび色データ
を生成する２次元グラフィックス表示装置についてのみ
説明したが、奥行きデータをも生成し、デプス・バッフ
ァ・アルゴリズムを用いることにより３次元的表示を行
なわせることもできる。

尚、この発明は上記の実施例に限定されるものではな
く、例えば、DDA（4u）（4v）にｘ値、ｙ値をそれぞれ
供給してハッチング、ピクセル・アレイとして用いるこ
とが可能であるほか、テクスチャ・マッピング・メモリ
の区画領域を固定しておいて、マスク・レジスタ（52
u）（52v）を省略することが可能であり、さらに、繰返
しパターンの種類に対応して異なるサイズの区画領域を
割当てておくことが可能であるほか、この発明の要旨を
変更しない範囲内において種々の設計変更を施すことが
可能である。

＜発明の効果＞ 以上のように第１の発明は、繰返しパターンのマッピ
ング図形よりも大きい表示用の図形に対してテクスチャ
・マッピングを行なう場合に、マッピング図形を必要回
数だけアクセスして、表示用の図形の全範囲に対して繰
返しパターンをマッピングすることができ、ひいてはマ
ッピング図形の格納領域を小さくすることができるとい
う特有の効果を奏する。

第２の発明も、繰返しパターンのマッピング図形より
も大きい表示用の図形に対してテクスチャ・マッピング
を行なう場合に、マッピング図形を必要回数だけアクセ
スして、表示用の図形の全範囲に対して繰返しパターン
をマッピングすることができ、ひいてはマッピング図形
の格納領域を小さくすることができるという特有の効果
を奏する。

第３の発明は、マッピング図形格納手段に格納されて
いるマッピング図形のアドレス、サイズに適合する読出
しアドレスを生成することができ、種々の繰返しパター
ンに対処できるという特有の効果を奏する。

【図面の簡単な説明】

第１図はこの発明によるテクスチャ・マッピング動作を
説明する概略図、 第２図はこの発明のテクスチャ・マッピング方法の一実
施例を示すフローチャート、 第３図はこの発明のテクスチャ・マッピング装置の一実
施例を示すブロック図、 第４図は置換部の構成の一例を示すブロック図、 第５図はセレクタ・アレイの構成の一例を示すブロック
図、 第６図はテクスチャ・マッピング・メモリにれんが積み
の繰返しパターンが格納されている状態を示す概略図、 第７図は読出しアドレスの上位ビットを置換する動作を
説明する図、 第８図は家の壁の部分に対するれんが積み模様のテクス
チャ・マッピングを概略的に説明する図、 第９図は従来から汎用されているテクスチャ・マッピン
グ装置の構成を概略的に示すブロック図。 （１）……ディスティネーション・メモリ、 （２）テクスチャ・マッピング・メモリ、 （4u）（4v）……DDA、（5u）（5v）……置換部、 （51u）（51v）……バンク・レジスタ、 （52u）（52v）……マスク・レジスタ、 （53u）（53v）……セレクタ・アレイ、 （61）（62）……ANDゲート、（63）……ORゲート、 （64）……インバータ、 （ｕ）（ｖ）……読出しアドレス

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−111978（ＪＰ，Ａ) 特開 昭61−113094（ＪＰ，Ａ) 特開 昭62−11967（ＪＰ，Ａ) 特開 平１−106282（ＪＰ，Ａ) 特開 平１−116821（ＪＰ，Ａ) 特開 昭63−80375（ＪＰ，Ａ) 実開 昭61−42589（ＪＰ，Ｕ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】単調な繰返しパターンの一部をマッピング
   図形としてマッピング図形格納手段（２）に格納してお
   き、ディスプレイ面に対応するアドレスと同期して生成
   されるマッピング・アドレス（ｕ）（ｖ）の上位所定数
   ビットを該当する繰返しパターンの格納箇所に対応する
   定数で置換してマッピング図形格納手段（２）に対して
   読出しアドレスとして供給することを特徴とするテクス
   チャ・マッピング方法。
2. 【請求項２】単調な繰返しパターンの一部をマッピング
   図形として格納するマッピング図形格納手段（２）と、
   マッピング図形格納手段（２）に対する読出しアドレス
   （ｕ）（ｖ）を生成するアドレス生成手段（4u）（4v）
   と、生成された読出しアドレス（ｕ）（ｖ）の上位所定
   数ビットを該当する繰返しパターンの格納箇所に対応す
   る定数で置換する置換手段（5u）（5v）とを含むことを
   特徴とするテクスチャ・マッピング装置。
3. 【請求項３】置換手段（5u）（5v）が、読出しアドレス
   （ｕ）（ｖ）の上位任意数ビットをマスクし、マスクし
   たビット位置に任意の定数をセットし得る選択手段（53
   u）（53v）（61）（62）（63）（64）と、マスクするビ
   ットを指定するマスク・ビット指定手段（52u）（52v）
   と、マスクしたビット位置にセットする値を指定するセ
   ット値指定手段（51u）（51v）とを含んでいる上記特許
   請求の範囲第２項記載のテクスチャ・マッピング装置。