JP3140230B2 - 信号伝播経路解析装置 - Google Patents
信号伝播経路解析装置Info
- Publication number
- JP3140230B2 JP3140230B2 JP04344208A JP34420892A JP3140230B2 JP 3140230 B2 JP3140230 B2 JP 3140230B2 JP 04344208 A JP04344208 A JP 04344208A JP 34420892 A JP34420892 A JP 34420892A JP 3140230 B2 JP3140230 B2 JP 3140230B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- propagation path
- logic element
- change
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【0001】
【産業上の利用分野】本発明は、LSIの論理回路の検
証において信号の伝播経路を解析する信号伝播経路解析
装置に関する。
証において信号の伝播経路を解析する信号伝播経路解析
装置に関する。
【0002】
【従来の技術】従来より、CADを用いてLSIの論理
回路図を入力し、その入力された論理回路の動作検証が
行われている。
回路図を入力し、その入力された論理回路の動作検証が
行われている。
【0003】
【発明が解決しようとする課題】LSIの論理回路を設
計する際、従来は設計者自らがCADに回路図を入力し
て回路を作成していたため、設計者はその回路の詳細な
内容を熟知していることが多く、このため設計した論理
回路の動作検証をCAD上で行い、不具合が生じたとき
はその不具合の原因を突き止めることは比較的容易であ
った。
計する際、従来は設計者自らがCADに回路図を入力し
て回路を作成していたため、設計者はその回路の詳細な
内容を熟知していることが多く、このため設計した論理
回路の動作検証をCAD上で行い、不具合が生じたとき
はその不具合の原因を突き止めることは比較的容易であ
った。
【0004】ところが、近年、設計者は自ら回路図は作
成せず回路動作を記述し、この記述された回路動作に基
づいて自動的に回路を作成する論理合成ツールの利用が
さかんになってきた。この結果、設計者は以前と比べ回
路設計自体は楽になったが、生成された回路の詳細な内
容は把握されないままとなってしまう結果が生じてき
た。このため設計された回路の論理シミュレーションに
より不具合が生じたときに設計者は熟知していない回路
を分析しなければならないこととなり、その不具合の原
因を突き止めるのが大変であるという問題が生じてき
た。
成せず回路動作を記述し、この記述された回路動作に基
づいて自動的に回路を作成する論理合成ツールの利用が
さかんになってきた。この結果、設計者は以前と比べ回
路設計自体は楽になったが、生成された回路の詳細な内
容は把握されないままとなってしまう結果が生じてき
た。このため設計された回路の論理シミュレーションに
より不具合が生じたときに設計者は熟知していない回路
を分析しなければならないこととなり、その不具合の原
因を突き止めるのが大変であるという問題が生じてき
た。
【0005】この問題を解決する方法の1つとして、各
ゲートの信号変化データを用い論理回路の終点から始点
へ各ゲートの入力信号の中で最後に変化する信号を溯っ
ていくことにより最大遅延経路を検出するという手法が
提案されている(特開平3−286376号公報参
照)。しかしながらこの提案に係る手法は、最大遅延回
路を検出するものであるため、不具合の原因となる信号
の伝播経路が正しく特定されるとは限らない。
ゲートの信号変化データを用い論理回路の終点から始点
へ各ゲートの入力信号の中で最後に変化する信号を溯っ
ていくことにより最大遅延経路を検出するという手法が
提案されている(特開平3−286376号公報参
照)。しかしながらこの提案に係る手法は、最大遅延回
路を検出するものであるため、不具合の原因となる信号
の伝播経路が正しく特定されるとは限らない。
【0006】本発明は、上記事情に鑑み、不具合の原因
となった信号の伝播経路を正しく特定し、もっとその不
具合の原因の究明の容易化を図った信号伝播経路解析装
置を提供することを目的とする。
となった信号の伝播経路を正しく特定し、もっとその不
具合の原因の究明の容易化を図った信号伝播経路解析装
置を提供することを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成する本発
明の信号伝播経路解析装置は、 (1)複数の論理素子が連結されてなる論理回路の動作
シミュレーションを行うシミュレーション手段 (2)上記複数の論理素子のうちの任意の第1の論理素
子の任意の第1の出力端子と、この第1の出力端子から
出力される信号の、動作シミュレーションによる変化の
時刻を指定する指定手段 (3)所定の論理素子の所定の出力端子から出力される
信号の変化の原因となる変化が生じた信号が入力された
その所定の論理素子の入力端子を、その所定の論理素子
の各入力端子と上記所定の出力端子との間の各信号伝播
遅延時間を考慮して特定する操作を、上記第1の論理素
子の前記第1の出力端子を起点として信号の流れに沿っ
て上流側に辿って順次実行することにより、第1の出力
端子の、上記指定手段により指定された時刻に生じた信
号の変化を引き起こした信号の伝播経路を特定する経路
特定手段 (4)経路特定手段により特定された信号伝播経路を表
示する表示手段 を備えたことを特徴とする。
明の信号伝播経路解析装置は、 (1)複数の論理素子が連結されてなる論理回路の動作
シミュレーションを行うシミュレーション手段 (2)上記複数の論理素子のうちの任意の第1の論理素
子の任意の第1の出力端子と、この第1の出力端子から
出力される信号の、動作シミュレーションによる変化の
時刻を指定する指定手段 (3)所定の論理素子の所定の出力端子から出力される
信号の変化の原因となる変化が生じた信号が入力された
その所定の論理素子の入力端子を、その所定の論理素子
の各入力端子と上記所定の出力端子との間の各信号伝播
遅延時間を考慮して特定する操作を、上記第1の論理素
子の前記第1の出力端子を起点として信号の流れに沿っ
て上流側に辿って順次実行することにより、第1の出力
端子の、上記指定手段により指定された時刻に生じた信
号の変化を引き起こした信号の伝播経路を特定する経路
特定手段 (4)経路特定手段により特定された信号伝播経路を表
示する表示手段 を備えたことを特徴とする。
【0008】
【作用】本発明の信号伝播経路解析装置は、信号の伝播
経路を特定するにあたり、論理素子の各入力端子に入力
された信号の変化が出力端子に伝播するまでの伝播遅延
時間を考慮して、出力端子から出力された信号に生じた
変化がどの入力端子から入力された信号の変化に起因す
るかを特定するようにしたため、信号の伝播経路を正し
く溯ることができ、したがって不具合の生じた原因の究
明が容易となる。
経路を特定するにあたり、論理素子の各入力端子に入力
された信号の変化が出力端子に伝播するまでの伝播遅延
時間を考慮して、出力端子から出力された信号に生じた
変化がどの入力端子から入力された信号の変化に起因す
るかを特定するようにしたため、信号の伝播経路を正し
く溯ることができ、したがって不具合の生じた原因の究
明が容易となる。
【0009】
【実施例】以下、本発明の実施例について説明する。図
1は、本発明の一実施例の信号伝播経路解析装置を包含
するCADの動作を示すフローチャートである。図1に
示すように、例えば論理合成ツールを用いて回路図を作
成し、またこれとともにこの回路図のテストパターンを
作成する。作成された回路図は回路図データベースに格
納される。その後作成されたテストパターンを用いて作
成された回路の論理シミュレーションを行い、期待値と
照合し、期待値と一致しているか否かを判定する。この
論理シミュレーションの結果はシミュレーション結果デ
ータベースに蓄積される。ここで、論理シミュレーショ
ンの結果、あるノードのある時刻の出力が期待値と異な
っているという不一致が生じた場合、その不一致をおこ
したノードとそのノードの出力が変化した時刻を指定
し、信号伝播経路の解析を指示する。すると、ここでは
以下のようにしてその信号伝播経路の解析が行われる。
1は、本発明の一実施例の信号伝播経路解析装置を包含
するCADの動作を示すフローチャートである。図1に
示すように、例えば論理合成ツールを用いて回路図を作
成し、またこれとともにこの回路図のテストパターンを
作成する。作成された回路図は回路図データベースに格
納される。その後作成されたテストパターンを用いて作
成された回路の論理シミュレーションを行い、期待値と
照合し、期待値と一致しているか否かを判定する。この
論理シミュレーションの結果はシミュレーション結果デ
ータベースに蓄積される。ここで、論理シミュレーショ
ンの結果、あるノードのある時刻の出力が期待値と異な
っているという不一致が生じた場合、その不一致をおこ
したノードとそのノードの出力が変化した時刻を指定
し、信号伝播経路の解析を指示する。すると、ここでは
以下のようにしてその信号伝播経路の解析が行われる。
【0010】図2は信号伝播経路の解析の手法を示す模
式図、図3は特定された信号伝播経路を示す模式図であ
る。ここでは、それぞれネットA,B,Cに接続された
3つの入力端子とネットOに接続された出力端子をもつ
ノードNを例として説明する。図2(B)に示すように
ネットOの信号が変化した時点を捉え、ネットA,B,
CからネットOへの各信号伝播遅延時間tA ,tB ,t
c を考慮して、ネットOの信号の変化が入力側のどのネ
ットの信号の変化に起因するものかが解析される。ここ
では図2(B)に示すように、入力側の2つのネット
B,Cの信号が変化しているが、ネットOの信号の変化
はネットCからネットOへの信号伝播遅延時間と適合せ
ず、一方ネットBからネットOへの信号伝播遅延時間と
適合し、この場合ネットOの信号の変化の原因はネット
Bの信号の変化にあると判断される。以上のような信号
伝播経路の探索を不一致を起したノードを起点として信
号の流れに沿って上流側に辿って順次実行することによ
り、図3に示すように、その不一致を生じた信号の伝播
経路が正しく決定される。このように決定された経路
は、回路図とともにディスプレイ上に表示され、設計者
はこの表示によりその不一致の原因を容易に探ることが
できる。
式図、図3は特定された信号伝播経路を示す模式図であ
る。ここでは、それぞれネットA,B,Cに接続された
3つの入力端子とネットOに接続された出力端子をもつ
ノードNを例として説明する。図2(B)に示すように
ネットOの信号が変化した時点を捉え、ネットA,B,
CからネットOへの各信号伝播遅延時間tA ,tB ,t
c を考慮して、ネットOの信号の変化が入力側のどのネ
ットの信号の変化に起因するものかが解析される。ここ
では図2(B)に示すように、入力側の2つのネット
B,Cの信号が変化しているが、ネットOの信号の変化
はネットCからネットOへの信号伝播遅延時間と適合せ
ず、一方ネットBからネットOへの信号伝播遅延時間と
適合し、この場合ネットOの信号の変化の原因はネット
Bの信号の変化にあると判断される。以上のような信号
伝播経路の探索を不一致を起したノードを起点として信
号の流れに沿って上流側に辿って順次実行することによ
り、図3に示すように、その不一致を生じた信号の伝播
経路が正しく決定される。このように決定された経路
は、回路図とともにディスプレイ上に表示され、設計者
はこの表示によりその不一致の原因を容易に探ることが
できる。
【0011】
【発明の効果】以上説明したように、本発明の信号伝播
経路解析装置は、所定の論理素子の所定の出力端子から
出力される信号の変化の原因となる変化が生じた信号が
入力された該所定の論理素子の入力端子を、該所定の論
理素子の各入力端子と上記所定の出力端子との間の各信
号伝播遅延時間と該所定の論理素子の各入力端子に伝達
された信号の変化のタイミングとを考慮して特定する操
作を、信号の流れに沿って上流側に辿って順次実行する
構成を備えたものであるため、信号伝播経路が正しく特
定され、これにより設計された回路の論理シミュレーシ
ョンで生じた不具合の原因の究明が容易となる。
経路解析装置は、所定の論理素子の所定の出力端子から
出力される信号の変化の原因となる変化が生じた信号が
入力された該所定の論理素子の入力端子を、該所定の論
理素子の各入力端子と上記所定の出力端子との間の各信
号伝播遅延時間と該所定の論理素子の各入力端子に伝達
された信号の変化のタイミングとを考慮して特定する操
作を、信号の流れに沿って上流側に辿って順次実行する
構成を備えたものであるため、信号伝播経路が正しく特
定され、これにより設計された回路の論理シミュレーシ
ョンで生じた不具合の原因の究明が容易となる。
【図1】本発明の一実施例の信号伝播経路解析装置を包
含するCADの動作を示すフローチャートである。
含するCADの動作を示すフローチャートである。
【図2】信号伝播経路の解析の手法を示す模式図であ
る。
る。
【図3】特定された信号伝播経路を示す模式図である。
Claims (1)
- 【請求項1】 複数の論理素子が連結されてなる論理回
路の動作シミュレーションを行うシミュレーション手段
と、 前記複数の論理素子のうちの任意の第1の論理素子の任
意の第1の出力端子と、この第1の出力端子から出力さ
れる信号の、前記動作シミュレーションによる変化の時
刻を指定する指定手段と、 所定の論理素子の所定の出力端子から出力される信号の
変化の原因となる変化が生じた信号が入力された該所定
の論理素子の入力端子を、該所定の論理素子の各入力端
子と前記所定の出力端子との間の各信号伝播遅延時間と
該所定の論理素子の各入力端子に伝達された信号の変化
のタイミングとを考慮して特定する操作を、前記第1の
論理素子の前記第1の出力端子を起点として信号の流れ
に沿って上流側に辿って順次実行することにより、前記
第1の出力端子の、前記指定手段により指定された時刻
に生じた信号の変化を引き起こした信号の伝播経路を特
定する経路特定手段と、 該経路特定手段により特定された信号伝播経路を表示す
る表示手段とを備えたことを特徴とする信号伝播経路解
析装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04344208A JP3140230B2 (ja) | 1992-12-24 | 1992-12-24 | 信号伝播経路解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04344208A JP3140230B2 (ja) | 1992-12-24 | 1992-12-24 | 信号伝播経路解析装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195407A JPH06195407A (ja) | 1994-07-15 |
| JP3140230B2 true JP3140230B2 (ja) | 2001-03-05 |
Family
ID=18367471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04344208A Expired - Fee Related JP3140230B2 (ja) | 1992-12-24 | 1992-12-24 | 信号伝播経路解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140230B2 (ja) |
-
1992
- 1992-12-24 JP JP04344208A patent/JP3140230B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06195407A (ja) | 1994-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7493247B2 (en) | Integrated circuit analysis system and method using model checking | |
| US7962869B2 (en) | Method and system for debug and test using replicated logic | |
| US6754862B1 (en) | Gaining access to internal nodes in a PLD | |
| JP3872954B2 (ja) | 有限状態機械を識別して回路設計を検査するシステムおよび方法 | |
| US6564365B1 (en) | Method of simultaneously displaying schematic and timing data | |
| Ke et al. | Synthesis of delay-verifiable combinational circuits | |
| JP3851357B2 (ja) | トランジスタ回路のタイミング特性抽出方法、タイミング特性ライブラリを記憶した記憶媒体、lsiの設計方法、及びゲート抽出方法 | |
| US7228262B2 (en) | Semiconductor integrated circuit verification system | |
| JP2005292144A (ja) | 集積回路デバイスを試験するための集積回路デバイス試験を検証する方法及び装置 | |
| US20030149916A1 (en) | Fault verification apparatus | |
| US6985840B1 (en) | Circuit property verification system | |
| US6249891B1 (en) | High speed test pattern evaluation apparatus | |
| US20110016442A1 (en) | Method of Performing Static Timing Analysis Considering Abstracted Cell's Interconnect Parasitics | |
| Ara et al. | A proposal for transaction-level verification with component wrapper language | |
| US7398445B2 (en) | Method and system for debug and test using replicated logic | |
| JP3140230B2 (ja) | 信号伝播経路解析装置 | |
| US8392776B2 (en) | Delay fault diagnosis program | |
| Lioy | On the equivalence of fanout-point faults | |
| JP2891004B2 (ja) | 論理icのタイミングチェック方式 | |
| JP2872076B2 (ja) | 論理検証装置およびその方法 | |
| JP2525913Y2 (ja) | Lsi論理シミュレーション装置 | |
| US20080162096A1 (en) | Signal waveform analyzing device | |
| JP2830579B2 (ja) | 論理シミュレーション装置 | |
| JP2749749B2 (ja) | 論理回路の遅延検証方法 | |
| JP2001076024A (ja) | 論理回路シミュレーション方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071215 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081215 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |