JP3141636B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- 239000010409 thin film Substances 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000012535 impurity Substances 0.000 claims description 58
- 239000010408 film Substances 0.000 claims description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 239000011229 interlayer Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 12
- 238000003475 lamination Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000000151 deposition Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000008021 deposition Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えば、アクティブマ
トリクス液晶ディスプレイ等においてスイッチング素子
として用いられる薄膜トランジスタに係り、特に、オフ
電流の低減を図った薄膜トランジスタに関する。
トリクス液晶ディスプレイ等においてスイッチング素子
として用いられる薄膜トランジスタに係り、特に、オフ
電流の低減を図った薄膜トランジスタに関する。
【０００２】
【従来の技術】薄膜トランジスタは、例えば、アクティ
ブマトリクス方式の液晶ディスプレイを構成する液晶素
子の動作を制御するスイッチング素子として、さらに
は、周辺回路を内臓するタイプのディスプレイにあって
は、その周辺回路を構成する素子の一つとして用いられ
ているものである。このような薄膜トランジスタには、
電流駆動能力が要求されることから、キャリア移動度が
高いｐｏｌｙ−Ｓｉ（ポリシリコン）をチャンネル層に
用いてなるいわゆるポリシリコン薄膜トランジスタが多
く用いられている。
ブマトリクス方式の液晶ディスプレイを構成する液晶素
子の動作を制御するスイッチング素子として、さらに
は、周辺回路を内臓するタイプのディスプレイにあって
は、その周辺回路を構成する素子の一つとして用いられ
ているものである。このような薄膜トランジスタには、
電流駆動能力が要求されることから、キャリア移動度が
高いｐｏｌｙ−Ｓｉ（ポリシリコン）をチャンネル層に
用いてなるいわゆるポリシリコン薄膜トランジスタが多
く用いられている。
【０００３】ところが、このポリシリコン薄膜トランジ
スタは、オフ電流がさほど低くなく、特に、液晶ディス
プレイようなものにあっては、薄膜トランジスタのオフ
時に液晶の駆動電圧を保持することとなるために、オフ
電流が大きいと液晶駆動に必要な駆動電圧が確保され難
く、画質の低下を招くこととなる。このため、ポリシリ
コン薄膜トランジスタのオフ電流を低減する技術とし
て、薄膜トランジスタのチャンネル層とドレイン・ソ−
ス領域との間に、不純物濃度の低い領域を形成するＬＤ
Ｄ（Lighitly Doped Drain）構造と称されるものが提案
されている（例えば、特開平３−６４９７１号公報参
照）。
スタは、オフ電流がさほど低くなく、特に、液晶ディス
プレイようなものにあっては、薄膜トランジスタのオフ
時に液晶の駆動電圧を保持することとなるために、オフ
電流が大きいと液晶駆動に必要な駆動電圧が確保され難
く、画質の低下を招くこととなる。このため、ポリシリ
コン薄膜トランジスタのオフ電流を低減する技術とし
て、薄膜トランジスタのチャンネル層とドレイン・ソ−
ス領域との間に、不純物濃度の低い領域を形成するＬＤ
Ｄ（Lighitly Doped Drain）構造と称されるものが提案
されている（例えば、特開平３−６４９７１号公報参
照）。
【０００４】ところで、、ＬＤＤ構造の薄膜トランジス
タにおいて、低濃度不純物領域の形成には一般にフォト
リソ法が用いられるが、このフォトリソ法を用いる場
合、いわゆるマスク合わせの際に位置ずれが生じ易く、
そのため、製造の度毎にオフ電流がばらつくこととな
り、歩留まりを低下させるという問題があった。このよ
うな問題を解決する技術としては、例えば、特開昭５８
−２０４５７０号公報に示されたようにゲ−ト電極の上
面にオ−バエッチングによって形成されたレジスト膜を
マスクとしてイオン注入を行うことによってマスク合わ
せを行うことなくＬＤＤ構造を有する薄膜トランジスタ
を製造するようにしたものが提案されている。
タにおいて、低濃度不純物領域の形成には一般にフォト
リソ法が用いられるが、このフォトリソ法を用いる場
合、いわゆるマスク合わせの際に位置ずれが生じ易く、
そのため、製造の度毎にオフ電流がばらつくこととな
り、歩留まりを低下させるという問題があった。このよ
うな問題を解決する技術としては、例えば、特開昭５８
−２０４５７０号公報に示されたようにゲ−ト電極の上
面にオ−バエッチングによって形成されたレジスト膜を
マスクとしてイオン注入を行うことによってマスク合わ
せを行うことなくＬＤＤ構造を有する薄膜トランジスタ
を製造するようにしたものが提案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
技術において不純物の注入はＬＳＩ製造工程使用される
イオン注入法によるが、この方法は、スル−プットが遅
いので、ＬＳＩに比して大面積のガラス基板に製造され
るアクティブマトリクス液晶ディスプレイにおける薄膜
トランジスタの製造への適用は現実には困難である。こ
のため、かかる問題を解決する技術としてシャワ−ド−
ピング法を用いる技術が提案されている（「S.Inoue, P
roc. of IEDM 91, pp.555-558 」参照）が、この技術に
あっては、不純物の質量分離を行っていないために、注
入効率が悪くしかも不純物注入の際に基板温度が上昇す
るため、比較的基板温度が低温であることを前提とする
先の技術（特開昭５８−２０４５７０号公報に開示され
た技術）が使用できない。したがって、従来のいずれの
技術においても新たな不都合を生ずることなくオフ電流
のばらつきの少ないＬＤＤ構造の薄膜トランジスタを製
造することは困難であるという問題があった。
技術において不純物の注入はＬＳＩ製造工程使用される
イオン注入法によるが、この方法は、スル−プットが遅
いので、ＬＳＩに比して大面積のガラス基板に製造され
るアクティブマトリクス液晶ディスプレイにおける薄膜
トランジスタの製造への適用は現実には困難である。こ
のため、かかる問題を解決する技術としてシャワ−ド−
ピング法を用いる技術が提案されている（「S.Inoue, P
roc. of IEDM 91, pp.555-558 」参照）が、この技術に
あっては、不純物の質量分離を行っていないために、注
入効率が悪くしかも不純物注入の際に基板温度が上昇す
るため、比較的基板温度が低温であることを前提とする
先の技術（特開昭５８−２０４５７０号公報に開示され
た技術）が使用できない。したがって、従来のいずれの
技術においても新たな不都合を生ずることなくオフ電流
のばらつきの少ないＬＤＤ構造の薄膜トランジスタを製
造することは困難であるという問題があった。
【０００６】本発明は、上記実情に鑑みてなされたもの
で、オフ電流のばらつきのない薄膜膜トランジスタ及び
その製造方法を提供するものである。
で、オフ電流のばらつきのない薄膜膜トランジスタ及び
その製造方法を提供するものである。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
る薄膜トランジスタは、絶縁基板上に形成された多結晶
シリコン膜と、ゲ−ト絶縁膜を介して前記多結晶シリコ
ン膜上に位置するゲ−ト電極とを設ける一方、前記多結
晶シリコン膜には、ゲ−ト電極直下に位置する部位にチ
ャンネル領域を、前記チャンネル領域を挟むようにソ−
ス・ドレイン領域より低い不純物濃度を有する低濃度不
純物領域を、前記低濃度不純物領域を挟むようにソ−ス
・ドレイン領域を、それぞれ形成してなる薄膜トランジ
スタにおいて、前記ゲ−ト電極上にはこのゲ−ト電極の
周縁から前記ゲ−ト電極の積層方向と略直交する方向に
迫り出した部位を有する層間絶縁膜が形成されてなるも
のである。請求項２記載の発明に係る薄膜トランジスタ
の製造方法は、絶縁基板上に形成された多結晶シリコン
膜と、ゲ−ト絶縁膜を介して前記多結晶シリコン膜上に
位置するゲ−ト電極とを設ける一方、前記多結晶シリコ
ン膜には、ゲ−ト電極直下に位置する部位にチャンネル
領域を、前記チャンネル領域を挟むようにソ−ス・ドレ
イン領域より低い不純物濃度を有する低濃度不純物領域
を、前記低濃度不純物領域を挟むようにソ−ス・ドレイ
ン領域を、それぞれ形成してなる薄膜トランジスタの製
造方法であって、前記ゲ−ト絶縁膜上に前記ゲ−ト電極
を形成後、前記ゲ−ト電極をマスクとして前記多結晶シ
リコンへ不純物注入を行うことによって自己整合的にソ
−ス・ドレイン領域を形成する工程と、ソ−ス・ドレイ
ン領域形成後、前記ゲ−ト電極及び前記ゲ−ト絶縁膜の
積層方向に臨む平面を絶縁部材により被覆する工程と、
前記絶縁部材による被覆の後、前記ゲ−ト電極の側壁を
ゲ−ト電極の積層方向と略直交する方向で、一定の幅だ
け除去する工程と、ゲ−ト電極をマスクとして前記ソ−
ス・ドレイン領域を形成した際の注入不純物の濃度より
低い濃度で、前記ゲ−ト電極をマスクとして前記多結晶
シリコンへ不純物を注入することによって低濃度不純物
領域を形成する工程と、を含んでなるものである。
る薄膜トランジスタは、絶縁基板上に形成された多結晶
シリコン膜と、ゲ−ト絶縁膜を介して前記多結晶シリコ
ン膜上に位置するゲ−ト電極とを設ける一方、前記多結
晶シリコン膜には、ゲ−ト電極直下に位置する部位にチ
ャンネル領域を、前記チャンネル領域を挟むようにソ−
ス・ドレイン領域より低い不純物濃度を有する低濃度不
純物領域を、前記低濃度不純物領域を挟むようにソ−ス
・ドレイン領域を、それぞれ形成してなる薄膜トランジ
スタにおいて、前記ゲ−ト電極上にはこのゲ−ト電極の
周縁から前記ゲ−ト電極の積層方向と略直交する方向に
迫り出した部位を有する層間絶縁膜が形成されてなるも
のである。請求項２記載の発明に係る薄膜トランジスタ
の製造方法は、絶縁基板上に形成された多結晶シリコン
膜と、ゲ−ト絶縁膜を介して前記多結晶シリコン膜上に
位置するゲ−ト電極とを設ける一方、前記多結晶シリコ
ン膜には、ゲ−ト電極直下に位置する部位にチャンネル
領域を、前記チャンネル領域を挟むようにソ−ス・ドレ
イン領域より低い不純物濃度を有する低濃度不純物領域
を、前記低濃度不純物領域を挟むようにソ−ス・ドレイ
ン領域を、それぞれ形成してなる薄膜トランジスタの製
造方法であって、前記ゲ−ト絶縁膜上に前記ゲ−ト電極
を形成後、前記ゲ−ト電極をマスクとして前記多結晶シ
リコンへ不純物注入を行うことによって自己整合的にソ
−ス・ドレイン領域を形成する工程と、ソ−ス・ドレイ
ン領域形成後、前記ゲ−ト電極及び前記ゲ−ト絶縁膜の
積層方向に臨む平面を絶縁部材により被覆する工程と、
前記絶縁部材による被覆の後、前記ゲ−ト電極の側壁を
ゲ−ト電極の積層方向と略直交する方向で、一定の幅だ
け除去する工程と、ゲ−ト電極をマスクとして前記ソ−
ス・ドレイン領域を形成した際の注入不純物の濃度より
低い濃度で、前記ゲ−ト電極をマスクとして前記多結晶
シリコンへ不純物を注入することによって低濃度不純物
領域を形成する工程と、を含んでなるものである。
【０００８】
【作用】請求項１記載の発明に係る薄膜トランジスタに
おいては、ゲ−ト電極の上に形成された層間絶縁膜がゲ
−ト電極の周縁部分から迫り出した部分は、ソ−ス・ド
レイン領域形成後に、ゲ−ト電極の側壁を削り取ること
によって生じたもので、低濃度不純物領域はこのゲ−ト
電極の側壁を削り取った後に不純物を注入することによ
って形成されたものとなっており、低濃度不純物領域は
マスク合わせを行うことなく形成された構造となってい
るので、オフ電流のばらつきが少ない薄膜トランジスタ
となっている。請求項２記載の発明に係る薄膜トランジ
スタの製造方法においては、ゲ−ト電極をマスクとして
自己整合的にソ−ス・ドレイン領域を形成後、ゲ−ト電
極をゲ−ト電極の積層方向に対して直交する方向で削り
取り、再び不純物の注入を行うことによって、多結晶シ
リコン膜には、ゲ−ト電極を削り取った幅に相当する部
分が新たに不純物の注入が行われ、この部分が低濃度不
純物領域となるので、低濃度不純物領域の長さはマスク
合わせを要することなく設定されることとなる。
おいては、ゲ−ト電極の上に形成された層間絶縁膜がゲ
−ト電極の周縁部分から迫り出した部分は、ソ−ス・ド
レイン領域形成後に、ゲ−ト電極の側壁を削り取ること
によって生じたもので、低濃度不純物領域はこのゲ−ト
電極の側壁を削り取った後に不純物を注入することによ
って形成されたものとなっており、低濃度不純物領域は
マスク合わせを行うことなく形成された構造となってい
るので、オフ電流のばらつきが少ない薄膜トランジスタ
となっている。請求項２記載の発明に係る薄膜トランジ
スタの製造方法においては、ゲ−ト電極をマスクとして
自己整合的にソ−ス・ドレイン領域を形成後、ゲ−ト電
極をゲ−ト電極の積層方向に対して直交する方向で削り
取り、再び不純物の注入を行うことによって、多結晶シ
リコン膜には、ゲ−ト電極を削り取った幅に相当する部
分が新たに不純物の注入が行われ、この部分が低濃度不
純物領域となるので、低濃度不純物領域の長さはマスク
合わせを要することなく設定されることとなる。
【０００９】
【実施例】以下、図１乃至図４を参照しつつ、本発明に
係る薄膜トラジスタについて説明する。ここで、図１は
本発明に係る薄膜トランジスタの一実施例を示す縦断面
図、図２乃至図４は本発明に係る薄膜トランジスタの製
造プロセスを説明するための主要工程における縦断面図
である。
係る薄膜トラジスタについて説明する。ここで、図１は
本発明に係る薄膜トランジスタの一実施例を示す縦断面
図、図２乃至図４は本発明に係る薄膜トランジスタの製
造プロセスを説明するための主要工程における縦断面図
である。
【００１０】この薄膜トランジスタは、ガラス基板１上
に不純物拡散防止層２が積層され、この不純物拡散防止
層２上には、チャンネル層３を中心にし、このチャンネ
ル層３を挟むように低濃度不純物領域４ａ，４ｂ、さら
に、この低濃度不純物領域４ａ，４ｂを挟むようにソ−
ス・ドレイン領域５ａ，５ｂが、それぞれ形成されてい
る。そして、これらを覆うようにゲ−ト絶縁膜６が積層
され、このゲ−ト絶縁膜６上にゲ−ト電極７が形成され
ている。また、ゲ−ト電極７の周囲のゲ−ト絶縁膜６上
には、第１の層間絶縁膜８が積層されると共に、ゲ−ト
電極７上にはこのゲ−ト電極７の周縁部から迫り出した
状態で第１の層間絶縁膜８が積層されている。さらに、
第１の層間絶縁膜８上には、第２の層間絶縁膜９が積層
されている。そして、第２の層間絶縁膜９、第１の層間
絶縁膜８及びゲ−ト絶縁膜６を貫通するようにしてコン
タクト孔１０ａ，１０ｂが形成され、このコンタクト孔
１０ａ，１０ｂにソ−ス・ドレイン領域５ａ，５ｂに接
合された配線電極１１ａ，１１ｂが設けられている。
に不純物拡散防止層２が積層され、この不純物拡散防止
層２上には、チャンネル層３を中心にし、このチャンネ
ル層３を挟むように低濃度不純物領域４ａ，４ｂ、さら
に、この低濃度不純物領域４ａ，４ｂを挟むようにソ−
ス・ドレイン領域５ａ，５ｂが、それぞれ形成されてい
る。そして、これらを覆うようにゲ−ト絶縁膜６が積層
され、このゲ−ト絶縁膜６上にゲ−ト電極７が形成され
ている。また、ゲ−ト電極７の周囲のゲ−ト絶縁膜６上
には、第１の層間絶縁膜８が積層されると共に、ゲ−ト
電極７上にはこのゲ−ト電極７の周縁部から迫り出した
状態で第１の層間絶縁膜８が積層されている。さらに、
第１の層間絶縁膜８上には、第２の層間絶縁膜９が積層
されている。そして、第２の層間絶縁膜９、第１の層間
絶縁膜８及びゲ−ト絶縁膜６を貫通するようにしてコン
タクト孔１０ａ，１０ｂが形成され、このコンタクト孔
１０ａ，１０ｂにソ−ス・ドレイン領域５ａ，５ｂに接
合された配線電極１１ａ，１１ｂが設けられている。
【００１１】次に、上記構成における薄膜トランジスタ
の製造プロセスについて図２乃至図４を参照しつつ説明
する。先ず、ガラス基板１上にシリコン窒化膜又はシリ
コン酸化膜を５００オングストロ−ム程度堆積させて不
純物拡散防止層２を形成する（図２（ａ）参照）。続い
て、減圧ＣＶＤ法によりａ−Ｓｉを１０００オングスト
ロ−ム程度堆積させた後に、ＫｒＦエキシマレ−ザを４
５０ｍＪ／ｃｍ2 の強度で全面に照射することにより、
ｐｏｌｙ−Ｓｉ膜３ａを得る。この後、ｐｏｌｙ−Ｓｉ
膜３ａをフォトリソグラフィ−法を用いて島状にパタ−
ニングし、さらに、シリコン酸化膜を１０００オングス
トロ−ム程度堆積してゲ−ト絶縁膜６を得る（図２
（ａ）参照）。
の製造プロセスについて図２乃至図４を参照しつつ説明
する。先ず、ガラス基板１上にシリコン窒化膜又はシリ
コン酸化膜を５００オングストロ−ム程度堆積させて不
純物拡散防止層２を形成する（図２（ａ）参照）。続い
て、減圧ＣＶＤ法によりａ−Ｓｉを１０００オングスト
ロ−ム程度堆積させた後に、ＫｒＦエキシマレ−ザを４
５０ｍＪ／ｃｍ2 の強度で全面に照射することにより、
ｐｏｌｙ−Ｓｉ膜３ａを得る。この後、ｐｏｌｙ−Ｓｉ
膜３ａをフォトリソグラフィ−法を用いて島状にパタ−
ニングし、さらに、シリコン酸化膜を１０００オングス
トロ−ム程度堆積してゲ−ト絶縁膜６を得る（図２
（ａ）参照）。
【００１２】次に、スパッタ法によりタンタル層を５０
００オングストロ−ム程度成膜後、ＣＤＥ（Chemical D
ry Etching）法を用いて島状に形成してゲ−ト電極７を
得る（図２（ｂ）参照）。続いて、シャワ−ド−ピング
法によりゲ−ト電極７をマスクとして自己整合的に１０
０ＫｅＶのエネルギ−で５×１０15ｉｏｎｓ／ｃｍ2の
リン不純物を注入することにより、Ｎ型ソ−ス・ドレイ
ン領域５ａ，５ｂを形成する（図２（ｃ）参照）。次
に、ＥＣＲ−ＰＣＶＤ法によりシリコン酸化膜を１００
０オングストロ−ム程度堆積して第１の層間絶縁膜８を
得る（図３（ａ）参照）。この場合、堆積条件は、Ｓｉ
Ｈ4 ：Ｏ2 ＝５：１５ｓｃｃｍ、マイクロ波パワ−が２
００Ｗ、ガス圧力が１ｍＴｏｒｒ、成膜温度が２５℃
で、基板バイアスは印加しないこととする。このような
条件の下で堆積を行うと、堆積指向性が強くなる。すな
わち、具体的には、堆積方向に直交する面にのみシリコ
ン酸化膜が堆積され、ゲ−ト電極７の側面部（図３
（ａ）で言えば、紙面左右方向に直交するゲ−ト電極７
の面）は、シリコン酸化膜で被覆されず、ゲ−ト電極７
を形成する部材であるタンタルが露出したままの状態と
なる。
００オングストロ−ム程度成膜後、ＣＤＥ（Chemical D
ry Etching）法を用いて島状に形成してゲ−ト電極７を
得る（図２（ｂ）参照）。続いて、シャワ−ド−ピング
法によりゲ−ト電極７をマスクとして自己整合的に１０
０ＫｅＶのエネルギ−で５×１０15ｉｏｎｓ／ｃｍ2の
リン不純物を注入することにより、Ｎ型ソ−ス・ドレイ
ン領域５ａ，５ｂを形成する（図２（ｃ）参照）。次
に、ＥＣＲ−ＰＣＶＤ法によりシリコン酸化膜を１００
０オングストロ−ム程度堆積して第１の層間絶縁膜８を
得る（図３（ａ）参照）。この場合、堆積条件は、Ｓｉ
Ｈ4 ：Ｏ2 ＝５：１５ｓｃｃｍ、マイクロ波パワ−が２
００Ｗ、ガス圧力が１ｍＴｏｒｒ、成膜温度が２５℃
で、基板バイアスは印加しないこととする。このような
条件の下で堆積を行うと、堆積指向性が強くなる。すな
わち、具体的には、堆積方向に直交する面にのみシリコ
ン酸化膜が堆積され、ゲ−ト電極７の側面部（図３
（ａ）で言えば、紙面左右方向に直交するゲ−ト電極７
の面）は、シリコン酸化膜で被覆されず、ゲ−ト電極７
を形成する部材であるタンタルが露出したままの状態と
なる。
【００１３】シリコン酸化膜の堆積終了後、ゲ−ト電極
７の側面部分を追加エッチングして横方向（図３におい
て紙面左右方向）に約１μｍ後退させる（図３（ｂ）参
照）。この処理により、ゲ−ト電極７上のシリコン酸化
膜からなる第１の層間絶縁膜８は、ゲ−ト電極７の周辺
部分から迫り出した状態となる（図３（ｂ）参照）。次
に、シャワ−ド−ピング法により１００ＫｅＶのエネル
ギ−で、先のソ−ス・ドレイン領域５ａ，５ｂへのリン
の注入濃度より低い濃度、具体的には５×１０12ｉｏｎ
ｓ／ｃｍ2 の濃度でリンを注入し、注入後、５００℃の
熱処理を施すことにより、低濃度不純物領域４ａ，４ｂ
が形成されることとなる（図４（ａ）参照）。結局、形
成される低濃度不純物領域４ａ，４ｂの幅（図４におい
て紙面左右方向の幅）は、ゲ−ト電極７の側面部分に施
した追加エッチングにより、ゲ−ト電極７が横方向（図
４において紙面左右方向）で後退した長さに相当するこ
ととなる。この後、ＳＯＧ（Spin On Glass ）を用いて
シリコン酸化膜を９０００オングストロ−ム程度成膜
し、４５０℃で約１時間熱処理を施して第２の層間絶縁
膜９を得る（図４（ｂ）参照）。
７の側面部分を追加エッチングして横方向（図３におい
て紙面左右方向）に約１μｍ後退させる（図３（ｂ）参
照）。この処理により、ゲ−ト電極７上のシリコン酸化
膜からなる第１の層間絶縁膜８は、ゲ−ト電極７の周辺
部分から迫り出した状態となる（図３（ｂ）参照）。次
に、シャワ−ド−ピング法により１００ＫｅＶのエネル
ギ−で、先のソ−ス・ドレイン領域５ａ，５ｂへのリン
の注入濃度より低い濃度、具体的には５×１０12ｉｏｎ
ｓ／ｃｍ2 の濃度でリンを注入し、注入後、５００℃の
熱処理を施すことにより、低濃度不純物領域４ａ，４ｂ
が形成されることとなる（図４（ａ）参照）。結局、形
成される低濃度不純物領域４ａ，４ｂの幅（図４におい
て紙面左右方向の幅）は、ゲ−ト電極７の側面部分に施
した追加エッチングにより、ゲ−ト電極７が横方向（図
４において紙面左右方向）で後退した長さに相当するこ
ととなる。この後、ＳＯＧ（Spin On Glass ）を用いて
シリコン酸化膜を９０００オングストロ−ム程度成膜
し、４５０℃で約１時間熱処理を施して第２の層間絶縁
膜９を得る（図４（ｂ）参照）。
【００１４】最後に、コンタクト孔１０ａ，１０ｂを穿
設し、配線用アルミニウムをスパッタ法によりコンタク
ト孔１０ａ，１０ｂを堆積、パタ−ニングすることによ
り配線電極１１ａ，１１ｂが形成され、薄膜トランジス
タが完成することとなる（図１参照）。尚、本実施例に
おいては、第１の層間絶縁膜８を形成する部材として、
シリコン酸化膜を用いたが、これに限定される必要はな
く、例えば、シリコン窒化膜、シリコン酸窒化膜のよう
なものであってもよい。
設し、配線用アルミニウムをスパッタ法によりコンタク
ト孔１０ａ，１０ｂを堆積、パタ−ニングすることによ
り配線電極１１ａ，１１ｂが形成され、薄膜トランジス
タが完成することとなる（図１参照）。尚、本実施例に
おいては、第１の層間絶縁膜８を形成する部材として、
シリコン酸化膜を用いたが、これに限定される必要はな
く、例えば、シリコン窒化膜、シリコン酸窒化膜のよう
なものであってもよい。
【００１５】本実施例においては、ゲ−ト電極７をマス
クとして自己整合的に不純物の注入を行ってソ−ス・ド
レイン領域５ａ，５ｂを形成した後に、ゲ−ト電極７を
追加エッチングにより低濃度不純物領域４ａ，４ｂの形
成方向において後退させ、その後、再び先の不純物注入
時の濃度より低い濃度で不純物を注入することにより、
ゲ−ト電極７が後退した長さに相当する部分が低濃度不
純物領域４ａ，４ｂとなるので、低濃度不純物領域４
ａ，４ｂの長さは、ゲ−ト電極７への追加エッチングに
よるゲ−ト電極７の後退量によって定まることとなる。
したがって、従来と異なり、低濃度不純物領域の長さは
マスク合わせを行うことなく設定されるので、マスク合
わせのずれに起因する低濃度不純物領域の長さが製造の
度毎にばらつくようなことがなくなり、その結果、低濃
度不純物領域の長さのばらつきに起因するオフ電流のば
らつきの少ない薄膜トランジスタが得られる。また、レ
ジストマスクを用いずに低濃度不純物領域を形成するの
で、大面積のガラス基板を用いて製造されるアクティブ
マトリクス液晶ディスプレイに適用することができるも
のである。
クとして自己整合的に不純物の注入を行ってソ−ス・ド
レイン領域５ａ，５ｂを形成した後に、ゲ−ト電極７を
追加エッチングにより低濃度不純物領域４ａ，４ｂの形
成方向において後退させ、その後、再び先の不純物注入
時の濃度より低い濃度で不純物を注入することにより、
ゲ−ト電極７が後退した長さに相当する部分が低濃度不
純物領域４ａ，４ｂとなるので、低濃度不純物領域４
ａ，４ｂの長さは、ゲ−ト電極７への追加エッチングに
よるゲ−ト電極７の後退量によって定まることとなる。
したがって、従来と異なり、低濃度不純物領域の長さは
マスク合わせを行うことなく設定されるので、マスク合
わせのずれに起因する低濃度不純物領域の長さが製造の
度毎にばらつくようなことがなくなり、その結果、低濃
度不純物領域の長さのばらつきに起因するオフ電流のば
らつきの少ない薄膜トランジスタが得られる。また、レ
ジストマスクを用いずに低濃度不純物領域を形成するの
で、大面積のガラス基板を用いて製造されるアクティブ
マトリクス液晶ディスプレイに適用することができるも
のである。
【００１６】
【発明の効果】以上、述べたように、本発明によれば、
ゲ−ト電極を削り取った後に、再度の不純物注入を行う
ことによって、ゲ−ト電極が削り取られた幅に相当する
低濃度不純物領域が形成されるように構成することによ
り、マスク合わせを要することなく低濃度不純物領域の
幅が設定できるので、低濃度不純物領域の大きさがばら
つきなく均一なものとなり、その結果、低濃度不純物領
域の大きさのばらつきに起因するいわゆるオフ電流のば
らつきがなくなり、その値が均一な薄膜トランジスタが
提供されるという効果を奏するものである。
ゲ−ト電極を削り取った後に、再度の不純物注入を行う
ことによって、ゲ−ト電極が削り取られた幅に相当する
低濃度不純物領域が形成されるように構成することによ
り、マスク合わせを要することなく低濃度不純物領域の
幅が設定できるので、低濃度不純物領域の大きさがばら
つきなく均一なものとなり、その結果、低濃度不純物領
域の大きさのばらつきに起因するいわゆるオフ電流のば
らつきがなくなり、その値が均一な薄膜トランジスタが
提供されるという効果を奏するものである。
【図１】 本発明に係る薄膜トランジスタの一実施例を
示す縦断面図である。
示す縦断面図である。
【図２】 本発明に係る薄膜トランジスタの製造プロセ
スを説明するための主要な工程における縦断面図であ
る。
スを説明するための主要な工程における縦断面図であ
る。
【図３】 本発明に係る薄膜トランジスタの製造プロセ
スを説明するための主要な工程における縦断面図であ
る。
スを説明するための主要な工程における縦断面図であ
る。
【図４】 本発明に係る薄膜トランジスタの製造プロセ
スを説明するための主要な工程における縦断面図であ
る。
スを説明するための主要な工程における縦断面図であ
る。
２…不純物拡散防止層、 ３…チャンネル層、 ４ａ，
４ｂ…低濃度不純物領域、 ５ａ，５ｂ…ソ−ス・ドレ
イン領域、 ８…第１の層間絶縁膜、 ９…第２の層間
絶縁膜
４ｂ…低濃度不純物領域、 ５ａ，５ｂ…ソ−ス・ドレ
イン領域、 ８…第１の層間絶縁膜、 ９…第２の層間
絶縁膜
Claims (2)
- 【請求項１】 絶縁基板上に形成された多結晶シリコン
膜と、ゲ−ト絶縁膜を介して前記多結晶シリコン膜上に
位置するゲ−ト電極とを設ける一方、前記多結晶シリコ
ン膜には、ゲ−ト電極直下に位置する部位にチャンネル
領域を、前記チャンネル領域を挟むようにソ−ス・ドレ
イン領域より低い不純物濃度を有する低濃度不純物領域
を、前記低濃度不純物領域を挟むようにソ−ス・ドレイ
ン領域を、それぞれ形成してなる薄膜トランジスタにお
いて、前記ゲ−ト電極上にはこのゲ−ト電極の周縁から
前記ゲ−ト電極の積層方向と略直交する方向に迫り出し
た部位を有する層間絶縁膜が形成されてなることを特徴
とする薄膜トランジスタ。 - 【請求項２】 絶縁基板上に形成された多結晶シリコン
膜と、ゲ−ト絶縁膜を介して前記多結晶シリコン膜上に
位置するゲ−ト電極とを設ける一方、前記多結晶シリコ
ン膜には、ゲ−ト電極直下に位置する部位にチャンネル
領域を、前記チャンネル領域を挟むようにソ−ス・ドレ
イン領域より低い不純物濃度を有する低濃度不純物領域
を、前記低濃度不純物領域を挟むようにソ−ス・ドレイ
ン領域を、それぞれ形成してなる薄膜トランジスタの製
造方法であって、前記ゲ−ト絶縁膜上に前記ゲ−ト電極
を形成後、前記ゲ−ト電極をマスクとして前記多結晶シ
リコンへ不純物注入を行うことによって自己整合的にソ
−ス・ドレイン領域を形成する工程と、ソ−ス・ドレイ
ン領域形成後、前記ゲ−ト電極及び前記ゲ−ト絶縁膜の
積層方向に臨む平面を絶縁部材により被覆する工程と、
前記絶縁部材による被覆の後、前記ゲ−ト電極の側壁を
ゲ−ト電極の積層方向と略直交する方向で、一定の幅だ
け除去する工程と、ゲ−ト電極をマスクとして前記ソ−
ス・ドレイン領域を形成した際の注入不純物の濃度より
低い濃度で、前記ゲ−ト電極をマスクとして前記多結晶
シリコンへ不純物を注入することによって低濃度不純物
領域を形成する工程と、を含んでなることを特徴とする
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05202061A JP3141636B2 (ja) | 1993-07-23 | 1993-07-23 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05202061A JP3141636B2 (ja) | 1993-07-23 | 1993-07-23 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738117A JPH0738117A (ja) | 1995-02-07 |
| JP3141636B2 true JP3141636B2 (ja) | 2001-03-05 |
Family
ID=16451300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05202061A Expired - Fee Related JP3141636B2 (ja) | 1993-07-23 | 1993-07-23 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141636B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482462B1 (ko) * | 1998-12-23 | 2005-09-02 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 폴리실리콘-박막트랜지스터의 제조방법 |
-
1993
- 1993-07-23 JP JP05202061A patent/JP3141636B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738117A (ja) | 1995-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |