JP3142749B2

JP3142749B2 - 半導体装置

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Publication number: JP3142749B2
Application number: JP07172291A
Authority: JP
Inventors: 雄司山西
Original assignee: 松下電子工業株式会社
Priority date: 1995-07-07
Filing date: 1995-07-07
Publication date: 2001-03-07
Anticipated expiration: 2015-07-07
Also published as: JPH0922946A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、横型ＮチャネルＭＯＳ
ＦＥＴで構成されるハイサイドスイッチを備えた半導体
装置に係り、特にスイッチング動作時の過渡電流に起因
する誤動作の防止対策に関する。

【０００２】

【従来の技術】近年、自動車やＮＣ機器のリレーやラン
プ駆動用スイッチとしてハイサイドスイッチが多く用い
られるようになっている。このハイサイドスイッチの利
点は、負荷がグランド側に接続されているため、その交
換時に感電の虞れがなく安全なこと、及び負荷の腐食が
起こらないこと等である。

【０００３】ところで、ハイサイドスイッチを半導体素
子例えばＭＯＳＦＥＴにより構成する場合、Ｐチャネル
型ＭＯＳＦＥＴを用いるかＮチャネル型ＭＯＳＦＥＴを
用いるかについては、それぞれ一長一短がある。Ｐチャ
ネルＭＯＳＦＥＴを用いればその駆動回路が簡単に構成
できるという利点があるが、ＰチャネルＭＯＳＦＥＴ
は、ＮチャネルＭＯＳＦＥＴとくらべて単位面積当りの
オン抵抗が高く、ＮチャネルＭＯＦＥＴよりも大きなチ
ップでないとＮチャネルＭＯＳＦＥＴと同等の特性を得
られないという不利がある。一方、ＮチャネルＭＯＳＦ
ＥＴを用いるとチップ面積は小さくて済む反面、ＭＯＳ
ＦＥＴを動作させるためには、ゲート電圧をソース電圧
及びドレイン電圧よりも高くするためのゲート昇圧回路
が必要であるという不利がある。

【０００４】しかし、チップ面積が小さくて済むことか
ら、ＮチャネルＭＯＳＦＥＴを用いたハイサイドスイッ
チについて、上述のような不利を解消すべく提案がなさ
れている。

【０００５】例えばＮチャネル型ＭＯＳＦＥＴのゲート
昇圧回路の昇圧回路の動作については、久保俊雄ほか平
成元年電気学会全国大会 464 のような発表がある。

【０００６】また、ＮチャネルＭＯＳＦＥＴとそのドラ
イブ回路（ゲート昇圧回路を含む）及び制御回路を同一
半導体基板に集積したパワーＩＣが開発されている。そ
の例としては、（１）Ｊ．Ｔｉｈａｎｙｉ”ＳｍａｒｔＳＩＰＭＯＳ
Ｔｅｃｈｎｏｌｏｇｙ”ＳｉｅｍｅｎｓＦｏｒｓｃ
ｈ．−ｕ．Ｅｎｔｗｉｃｋ．−Ｂｅｒ．Ｂｄ．１７（１
９８８）Ｎｒ．１（Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｎｇ
１９８８）（２）和泉田孝夫ほか”インテリジェントパワースイ
ッチ”東芝レビュー４２巻１１号１９８７年（３）藤平龍彦ほか”自動車用インテリジェントパワー
ＭＯＳＦＥＴ”富士時報Ｖｏｌ．６２Ｎｏ．１１１
９８９年等がある。

【０００７】これら従来のハイサイドスイッチを搭載し
た半導体装置の構造は、Ｎ型半導体基板に出力ＭＯＳＦ
ＥＴとして縦型ＭＯＳＦＥＴとその制御回路を集積した
素子で分離構造は特に分離工程が必要でない自己分離構
造と、一般的なＰ型分離領域で分離を行うＰＮ分離構造
とに大別される。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のハイサイドスイッチを搭載した半導体装置におい
て、下記のような問題があった。

【０００９】Ｎ型半導体基板を用いた自己分離方式で
は、基板そのものが出力トランジスタのＭＯＳＦＥＴの
ドレインとして機能するが、そのために、出力トランジ
スタのＭＯＳＦＥＴを独立して複数形成することはでき
ないという問題がある。

【００１０】一方、ＰＮ分離方式の構造においては、分
離領域を形成する工程が余分に必要であるという問題が
ある。

【００１１】そこで、ＰＮ分離方式の構造を取りなが
ら、分離領域を形成する工程を省略刷ることにより、工
程数削減を図る方法が考えられる。例えば図５（ａ），
（ｂ）に示すように、グランド電位としたＰ型半導体基
板４３中に、ゲート３５，ソース領域３９及びドレイン
領域４２からなる横型ＮチャネルＭＯＳＦＥＴ５２を出
力トランジスタとして形成し、さらに、この出力トラン
ジスタに隣接してＣＭＯＳＦＥＴ等を搭載した制御回路
４４を形成する構造が考えられる。この方式によると特
別な分離工程が必要でなく、標準のＣＭＯＳ製造工程に
対してほとんど工程数を増大することなく形成すること
ができる。なお、符号３４は負荷、符号３６はドレイン
電極、符号３７はドレイン電極３６に印加する電圧を供
給するための電源、符号３８はソース電極をそれぞれ示
す。

【００１２】しかるに、このような方式においても、以
下のような問題がある。すなわち、図５（ａ）に示すよ
うに、まず、ＭＯＳＦＥＴ５２がオフ状態のときにはド
レイン領域４２のみに電源電圧３７が印加されていて、
ドレイン領域４２とＰ型半導体基板４３の間にのみ空乏
層４１が広がっている。そして、ＭＯＳＦＥＴ５２がオ
ンすると、ドレイン−ソース間に電流が流れるが、ソー
ス領域３９の電位がほぼ電源電位まで上昇するため、ソ
ース領域３９とＰ型半導体基板４３との間に空乏層４０
が広がる。この際、空乏層４０が広がることによって生
ずる過渡的な電流Ｉoff-onがＰ型半導体基板４３内に流
れることになる。

【００１３】また、図５（ｂ）に示すように、逆にＭＯ
ＳＦＥＴ５２がオン状態からオフ状態になる際、ソース
領域３９の電位が電源電位からグランド電位まで下がる
ため、ソース領域３９とＰ型半導体基板４３との間に広
がっていた空乏層４０が消失するが、このことによって
生ずる過渡的な電流Ｉon-offが電流Ｉoff-onとは逆方向
に流れることになる。

【００１４】上述のように、出力トランジスタであるＭ
ＯＳＦＥＴ５２のオン・オフが切換わる際に、Ｐ型半導
体基板４３中に容量性電流Ｉoff-on，Ｉon-offが過渡的
にではあるが流れることによって、図３（ａ），（ｂ）
に示すごとく制御回路４４を同一基板４３中に形成した
構成においては、ＭＯＳＦＥＴ５２に隣接する制御回路
４４が影響を受け、誤動作する虞れがある。特に、半導
体基板の比抵抗が高い場合にはその影響が大きい。

【００１５】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ハイサイドスイッチをＮチャネル型
ＭＯＳＦＥＴで構成しかつ駆動回路や制御回路を同一基
板上に搭載した半導体装置において、ＭＯＳＦＥＴのオ
ン・オフの切換りの際に過渡的に生じる容量性電流によ
って隣接する制御回路が影響を受けるのを有効に防止し
得る手段を講ずることにより、チップ面積の低減と製造
工程の簡素化を図りつつ、信頼性の向上を図ることにあ
る。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、ハイサイドスイッチを配置し
た出力部と制御回路等を配置した回路部との間の基板領
域のインピーダンスを高め、容量性電流が基板の横方向
に流れるのを阻止することにある。

【００１７】具体的に請求項１の発明が講じた手段は、
下層と該下層よりも比抵抗の高い上層とからなるＰ型半
導体基板上に、ハイサイドスイッチとして機能する横型
ＮチャネルＭＯＳＦＥＴと、該横型ＮチャネルＭＯＳＦ
ＥＴの制御回路部とを搭載してなる半導体装置におい
て、上記横型ＮチャネルＭＯＳＦＥＴと上記制御回路部
との間の上記上層内にＮ型不純物が拡散されて形成され
たＮウェル領域を備え、該Ｎウェル領域はその上に形成
された電極部材により電源に接続されている構成とした
ものである。

【００１８】請求項２の発明が講じた手段は、請求項１
において、上記横型ＮチャネルＭＯＳＦＥＴとして複数
の横型ＮチャネルＭＯＳＦＥＴを設け、上記複数の横型
ＮチャネルＭＯＳＦＥＴ間の半導体基板内にＮ型不純物
を導入してなるＮ型ドレイン領域と、該Ｎ型ドレイン領
域上に形成され、電源に接続されるＮ型ドレイン電極と
をさらに設けたものである。

【００１９】請求項３の発明が講じた手段は、請求項１
又は２において、上記出力部に、複数の横型Ｎチャネル
ＭＯＳＦＥＴを設け、上記複数の各横型ＮチャネルＭＯ
ＳＦＥＴ相互間の半導体基板内にＮ型不純物を導入して
なるＮ型ドレイン領域と、該Ｎ型ドレイン領域上に形成
され、電源に接続されるＮ型ドレイン電極とをさらに設
けたものである。

【００２０】

【作用】請求項１の構成により、ハイサイドスイッチと
しての横型ＮチャネルＭＯＳＦＥＴがオン・オフ切換わ
る際、ＭＯＳＦＥＴのソースと基板領域との間の寄生容
量の影響によって過渡電流が流れる。一方、横型Ｎチャ
ネルＭＯＳＦＥＴと制御回路部間に設けられた電極部材
は電源に接続されているので、Ｎウェル領域から基板領
域に亘って空乏層が広がる。したがって、この空乏層の
生じた部分つまりウェル領域下方から基板領域に亘る領
域のインピーダンスが増大する。その結果、横型Ｎチャ
ネルＭＯＳＦＥＴのソース−基板領域間に生じる容量性
電流が横型ＮチャネルＭＯＳＦＥＴ−制御回路部間に流
れようとしても、Ｎウェルの下方でその流れが阻害され
る。しかも、Ｎウェル領域やウェル電極は、ＭＯＳＦＥ
Ｔのドレイン領域やドレイン電極等と同じ工程で形成す
ることが可能となるので、製造工程も簡素に済むことに
なる。

【００２１】加えて、基板が下層の低抵抗層と上層の高
抵抗層の２層で構成され、上層の高抵抗層の部分にＮウ
ェル領域が形成されているので、空乏層が生じた部分の
インピーダンスの増大と相俟ってＮウェル領域の下方の
横型ＮチャネルＭＯＳＦＥＴ−制御回路部間の基板領域
インピーダンスが増大し、この部分のインピーダンスよ
りも、横型ＮチャネルＭＯＳＦＥＴと基板の裏面間の基
板領域インピーダンスや、制御回路部と基板裏面間の基
板領域インピーダンスの方が極めて小さくなる。その結
果、横型ＮチャネルＭＯＳＦＥＴのスイッチングに時に
生じた容量性電流の制御回路部への影響がより効果的に
阻止されることになる。

【００２２】請求項２の構成により、各ＭＯＳＦＥＴ間
に設けられたＮ型ドレイン領域にＮ型ドレイン電極を介
して電源電圧が印加されると、Ｎ型ドレイン領域から基
板領域に亘って空乏層が形成される。したがって、請求
項１と同様の作用によって、隣接するＭＯＳＦＥＴの容
量性電流に起因するＭＯＳＦＥＴの誤動作が互いに防止
されることになる。

【００２３】

【実施例】

（第１実施例）以下、本発明の第１実施例について、図
１，図２及び図３を参照しながら説明する。

【００２４】図１は第１実施例に係る半導体装置の平面
構造を示し、図２は図１に示す領域Ｒe1のII-II 線にお
ける断面構造を示し、図３は図１に示す領域Ｒe2のIII-
III線における断面構造を示す。本実施例に係る半導体
装置は、Ｐ型半導体基板上に横型ＮチャネルＭＯＳＦＥ
Ｔで構成されるハイサイドスイッチを搭載した構造を有
するものである。図１において、符号１は回路部を示
し、符号３は出力部を示し、符号２は上記出力部３と回
路部１との間に介設された第１高インピーダンス部材６
１のウェル電極を示す。出力部３には、横型Ｎチャネル
ＭＯＳＦＥＴを配置してなる８チャネル分のハイサイド
スイッチ５〜１２がウェル電極２に対して平行な方向に
並ぶように配置されている。上記回路部１には、ゲート
を昇圧するチャージポンプ回路を含むその駆動回路及び
制御回路、例えばロジック回路、過熱保護回路、過電流
保護回路が搭載されている。

【００２５】図２に示すように、Ｐ型半導体基板１３の
上にはシリコン酸化膜１４が堆積されており、図中左方
に示す領域に上記図５に示す制御回路４４のような構造
を有する回路部１が設けられ、図中右方に示す領域には
ハイサイドスイッチ５〜１２を配置した出力部３が設け
られている。そして、上記第１高インピーダンス部材６
１は、上記回路部１と出力部３の各ハイサイドスイッチ
５〜１２との境界部に位置している。第１高インピーダ
ンス部材６１は、Ｐ型半導体基板１３中にＮ型不純物を
拡散して形成された深さ約５μｍ，幅２００μｍのＮウ
ェル領域１６と、該Ｎウェル領域１６とはコンタクト領
域１７を介して電気的に接続されたウェル電極２とによ
って構成されている。そして、ウェル電極２に電源電圧
３７を印加するように構成されている。

【００２６】一方、図３に示すように、各ハイサイドス
イッチ１０，１１は、多数の横型ＮチャネルＭＯＳＦＥ
Ｔで構成されている。各ハイサイドスイッチ１０，１１
内の横型ＮチャネルＭＯＳＦＥＴは、Ｎ型不純物が拡散
されてなるドレイン領域１８，２０と、Ｎ型不純物が拡
散されてなるソース領域２２，２１と、上記ドレイン領
域−ソース領域間の半導体基板１３の上にシリコン酸化
膜１４を介して設けられたゲート電極２３，２４と、上
記ドレイン領域１８，１９及びソース領域２２，２１に
それぞれ接続されるドレイン電極２９，２７及びソース
電極２５，２６とにより構成されている。また、各ハイ
サイドスイッチ１０，１１間には、Ｎ型不純物を拡散し
て形成されたＮ型ドレイン領域１９と、このＮ型ドレイ
ン領域１９に接続されるＮ型ドレイン電極２８とからな
る第２高インピーダンス部材６２が介設されている。

【００２７】ここで、上記第１高インピーダンス部材６
１のＮウェル領域１６は制御回路等のＣＭＯＳＦＥＴの
Ｎウェル領域（図５参照）と共通の工程で形成されてい
る。また，第２高インピーダンス部材６２のＮ型ドレイ
ン領域１９は、ハイサイドスイッチのＭＯＳＦＥＴの各
ドレイン領域と共通の工程で形成されたものであり、そ
れらはいずれも６０Ｖ以上の耐圧を有するように形成さ
れている。

【００２８】次に、図２を参照しながら、第１高インピ
ーダンス部材６１による回路部１の誤動作防止作用につ
いて説明する。

【００２９】出力部３の各ハイサイドスイッチを構成す
る横型ＮチャネルＭＯＳＦＥＴのドレイン領域に電源３
７から電源電圧が印加されると、出力部３と回路部１と
の間に介設された第１高インピーダンス部材６１のウェ
ル電極２にも電源電圧が印加される。すると、Ｎウェル
領域１６から比抵抗が約６Ωｃｍの基板領域１３ａに亘
って空乏層５０が広がる。電源電圧が２４Ｖの場合、空
乏層５０は基板側に約１０μｍの深さで広がり、出力部
−回路部間の基板領域１３ａのインピーダンスが高くな
る。このことによって、ハイサイドスイッチのＮチャネ
ルＭＯＳＦＥＴを動作させた時、そのソース領域の電位
が電源電圧−グランド電位間で変化した際に上記ソース
領域と基板領域１３ａ間のＰＮ接合で生じる容量性電流
が回路部１側に流れにくくなり、この容量性電流の発生
に起因する回路部１の制御回路等の誤動作を防止するこ
とができる。

【００３０】さらに、図３に示す各スイッチ１０，１１
間に設けられた第２高インピーダンス部材６２のＮ型ド
レイン領域１９においても、上記第１高インピーダンス
部材６１のＮウェル領域１６による作用と同じ作用が得
られる。つまり、上記Ｎドレイン領域１９に電源電圧３
７が印加されると、基板領域１３ａとの間に空乏層が広
がるので、相隣接するハイサイドスイッチ１０，１１の
ＮチャネルＭＯＳＦＥＴ間における基板領域インピーダ
ンスが高くなる。したがって、相隣接するハイサイドス
イッチ１０，１１の一方には他方のＭＯＳＦＥＴのソー
ス−基板領域間に流れる容量性電流の影響がほとんど及
ばない。すなわち、各スイッチの相互のスイッチング動
作による悪影響を確実に防止することができる。

【００３１】しかも、第１高インピーダンス部材６１の
Ｎウェル領域１６は制御回路等のＣＭＯＳＦＥＴのＮウ
ェル領域と共通の工程で形成され、第２高インピーダン
ス部材６２のＮ型ドレイン領域１９は、出力部３の横型
ＮチャネルＭＯＳＦＥＴのドレイン領域と共通の工程で
形成されるので、工程の増大を招くこともない。

【００３２】よって、製造工程の簡素化を図りつつ、回
路部の誤動作を有効に防止することができるのである。

【００３３】（第２実施例）次に、第２実施例につい
て、図４を参照しながら説明する。本実施例でも、半導
体装置の平面構造は上記第１実施例における図１に示す
構造と同じである。本実施例では、第１実施例の図２に
相当する部分の断面構造は、図４に示す構造となる。同
図に示すように、本実施例では、上記第１実施例におけ
るＰ型半導体基板１３に代えて、厚みが約２０μｍで比
抵抗が約６ΩｃｍのＰ型高抵抗エピ領域４８と、厚みが
３００μｍ，比抵抗が０．１Ωｃｍ以下でグランドに接
地された低抵抗基板領域４９との二層からなる基板を用
い、さらに、基板上にシリコン酸化膜１４を形成してい
る。そして、回路部１と出力部３との間には、第１高イ
ンピーダンス部材７０が介設されている。第１高インピ
ーダンス部材７０は、高抵抗エピ領域４８内にＮ型不純
物が拡散されたＮウェル領域５１と、Ｎウェル領域５１
に接続されるウェル電極５３とからなり、Ｎウェル電極
５３には電源５４を介して電源電圧が印加される。な
お、図示は省略するが、本実施例においても、各ハイサ
イドスイッチの間には第２高インピーダンス部材が設け
られており、第２高インピーダンス部材のＮ型ドレイン
領域は各ハイサイドスイッチのＭＯＳＦＥＴの各ドレイ
ン領域と共通の工程で形成されたものであり、第１高イ
ンピーダンス部材のＮウェル領域は制御回路等のＮウェ
ル領域と共通の工程で形成されたものである。

【００３４】本実施例でも、上記第１実施例と同様に、
電源電圧５４を印加すると、出力部１と回路部３との間
に介設された第１高インピーダンス部材７０において、
Ｎ型ドレイン領域５１から高抵抗エピ領域４８内の基板
領域４８ａに亘って空乏層が広がるため、回路部−出力
部間の基板領域４８ａのインピーダンスが高くなること
と相俟って、Ｎウェル領域５１下方の出力部−回路部間
の基板領域インピーダンスが増大する。そして、出力部
−回路部間の基板領域インピーダンスよりも、出力部１
のＮチャネルＭＯＳＦＥＴ−裏面間の基板領域インピー
ダンスや、回路部のトランジスタ−裏面間の基板領域イ
ンピーダンスの方がはるかに小さくなるため、図２に示
す構造の場合よりもさらに上記容量性電流に起因する回
路部の誤動作を防止する機能が高くなる。

【００３５】

【発明の効果】請求項１によれば、ハイサイドスイッチ
として機能する横型ＮチャネルＭＯＳＦＥＴとその制御
回路部とを同じＰ型半導体基板上に搭載してなる半導体
装置において、横型ＮチャネルＭＯＳＦＥＴと制御回路
部との間に、Ｎウェル領域と、電源に接続される電極部
材とを設ける構成としたので、電源電圧の印加により生
じる空乏層の高いインピーダンスを利用して、横型Ｎチ
ャネルＭＯＳＦＥＴのソース−基板領域間に生じる容量
性電流の回路部への影響を防止することができ、よっ
て、チップ面積の低減と製造工程の簡素化とを図りつ
つ、信頼性の向上を図ることができる。

【００３６】加えて、基板を高抵抗の上層と低抵抗の下
層との二層で構成したので、横型ＮチャネルＭＯＳＦＥ
Ｔ−制御回路部間の基板領域インピーダンスよりも、横
型ＮチャネルＭＯＳＦＥＴ−基板裏面間の基板領域イン
ピーダンス及び制御回路部−基板裏面間の基板領域イン
ピーダンスが極めて小さくなることで、横型Ｎチャネル
ＭＯＳＦＥＴのスイッチング時に生じた容量性電流の制
御回路部への影響をより効果的に阻止することができ、
よって、制御回路部の誤動作防止効果をより顕著に発揮
することができる。

【００３７】請求項２によれば、請求項１において、複
数の横型ＮチャネルＭＯＳＦＥＴ間にもＮ型ドレイン領
域とＮ型ドレイン電極とを設ける構成としたので、各Ｍ
ＯＳＦＥＴが隣接するＭＯＳＦＥＴの容量性電流によっ
て誤動作するのを有効に防止することができる。

【図面の簡単な説明】

【図１】第１実施例に係るハイサイドスイッチとその駆
動回路を同一チップに搭載した半導体装置の平面図であ
る。

【図２】第１実施例に係る半導体装置の領域Ｒe1のII-I
I 線断面における構造を示す縦断面図である。

【図３】第１実施例に係る半導体装置の領域Ｒe2のIII-
III 線断面における構成を示す縦断面図である。

【図４】第２実施例に係る半導体装置の図２に相当する
部分における断面構造を示す縦断面図である。

【図５】従来例に係る半導体装置のＮチャネルＭＯＳＦ
ＥＴのオン・オフによるソース−基板間の容量性電流の
発生状態を説明するための縦断面図である。

【符号の説明】

１回路部２ウェル電極３出力部５〜１２出力ＮチャネルＭＯＳＦＥＴ１３Ｐ型半導体基板１４シリコン酸化膜１６Ｎウェル領域１８，２０ドレイン領域１９Ｎ型ドレイン領域２１，２２ソース領域２３，２４ゲート電極２５，２６ソース電極２７，２９ドレイン電極２８Ｎ型ドレイン電極３７電源５０空乏層６１第１高インピーダンス部材６２第２高インピーダンス部材

Claims

(57)【特許請求の範囲】

【請求項１】下層と該下層よりも比抵抗の高い上層と
からなるＰ型半導体基板上に、ハイサイドスイッチとし
て機能する横型ＮチャネルＭＯＳＦＥＴと、該横型Ｎチ
ャネルＭＯＳＦＥＴの制御回路部とを搭載してなる半導
体装置において、上記横型ＮチャネルＭＯＳＦＥＴと上記制御回路部との
間の上記上層内にＮ型不純物が拡散されて形成されたＮ
ウェル領域を備え、該Ｎウェル領域はその上に形成され
た電極部材により電源に接続されていることを特徴とす
る半導体装置。
【請求項２】請求項１記載の半導体装置において、上記横型ＮチャネルＭＯＳＦＥＴは複数の横型Ｎチャネ
ルＭＯＳＦＥＴからなり、上記複数の横型ＮチャネルＭＯＳＦＥＴ間の半導体基板
内にＮ型不純物を導入してなるＮ型ドレイン領域と、該Ｎ型ドレイン領域上に形成され、電源に接続されるＮ
型ドレイン電極とをさらに備えたことを特徴とする半導
体装置。