JP3143714B2 - Ｌｃｄパネルアレイの試験方法 - Google Patents
Ｌｃｄパネルアレイの試験方法Info
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- G01R31/308—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、高密度表示パネルアレ
イに関するものであり、更に詳細には、ＬＣＤ（液晶装
置）のような高密度パネルを、電気光学的補助により非
接触法で試験する方法および装置に関する。
イに関するものであり、更に詳細には、ＬＣＤ（液晶装
置）のような高密度パネルを、電気光学的補助により非
接触法で試験する方法および装置に関する。
【０００２】
【従来の技術】ＬＣＤパネルは、アクチブマトリックス
パネル技術または直接多重パネル技術を利用している。
アクチブマトリックスパネルにはリフレッシュ動作後の
画素状態を保持することができるようにする各画素と関
連する活動要素がある。その結果、コントラストやフリ
ッカの問題はほとんど無くなる。したがって、アクチブ
マトリックスパネルは大形表示装置に良く適している。
直接多重パネルは、画素の設置密度を濃密にすることが
できる比較的簡単な回路を備えているが、大形アレイで
はフリッカを生じやすい。
パネル技術または直接多重パネル技術を利用している。
アクチブマトリックスパネルにはリフレッシュ動作後の
画素状態を保持することができるようにする各画素と関
連する活動要素がある。その結果、コントラストやフリ
ッカの問題はほとんど無くなる。したがって、アクチブ
マトリックスパネルは大形表示装置に良く適している。
直接多重パネルは、画素の設置密度を濃密にすることが
できる比較的簡単な回路を備えているが、大形アレイで
はフリッカを生じやすい。
【０００３】図１を参照すると、画素１２のアレイから
構成される典型的なアクチブマトリックスＬＣＤパネル
区画１０が示されている。各画素１２は、適切な駆動線
１４およびゲート線１６に同時にアクセスすることによ
り活性化される。駆動要素１８は、各画素と関連してい
る。駆動線１４，ゲート線１６，画素１２、および画素
駆動要素１８は、リトグラフまたは同様のプロセスによ
り澄明なガラス基板上に堆積される。画素密度が高く、
ゲート線と駆動線とが非常に近接しており、且つ画素駆
動要素（すなわち、ＦＥＴトランジスタ）を形成するの
が複雑であるため、製造中に欠陥が生じる確率がかなり
存在する。
構成される典型的なアクチブマトリックスＬＣＤパネル
区画１０が示されている。各画素１２は、適切な駆動線
１４およびゲート線１６に同時にアクセスすることによ
り活性化される。駆動要素１８は、各画素と関連してい
る。駆動線１４，ゲート線１６，画素１２、および画素
駆動要素１８は、リトグラフまたは同様のプロセスによ
り澄明なガラス基板上に堆積される。画素密度が高く、
ゲート線と駆動線とが非常に近接しており、且つ画素駆
動要素（すなわち、ＦＥＴトランジスタ）を形成するの
が複雑であるため、製造中に欠陥が生じる確率がかなり
存在する。
【０００４】高密度ＬＣＤパネルを試験する既知の方法
には接触試験法があるが、これはパネルアレイ内の個別
の各行、列交差点に接続してこれを試験することを要す
る。濃密に配置された画素要素の間で確実な接触を行う
には高度のプローブ技術が必要である。このような試験
方法は、時間がかかり、エラーを生じやすい。６４０×
４８０画素のＬＣＤアレイの場合、典型的な試験サイク
ルには約３００，０００の接続が必要であり、約２時間
が費される。試験の時間および経費は、必要ではある
が、大アレイＬＣＤパネルを工業的に成功させる上での
制限要因である。試験の費用を減らし、これによりＬＣ
Ｄパネルの生産費用を減らしてＣＲＴおよび他の表示形
式と競争するようにするには更に速く且つ効率の良い試
験方法が必要である。
には接触試験法があるが、これはパネルアレイ内の個別
の各行、列交差点に接続してこれを試験することを要す
る。濃密に配置された画素要素の間で確実な接触を行う
には高度のプローブ技術が必要である。このような試験
方法は、時間がかかり、エラーを生じやすい。６４０×
４８０画素のＬＣＤアレイの場合、典型的な試験サイク
ルには約３００，０００の接続が必要であり、約２時間
が費される。試験の時間および経費は、必要ではある
が、大アレイＬＣＤパネルを工業的に成功させる上での
制限要因である。試験の費用を減らし、これによりＬＣ
Ｄパネルの生産費用を減らしてＣＲＴおよび他の表示形
式と競争するようにするには更に速く且つ効率の良い試
験方法が必要である。
【０００５】
【発明が解決しようとする課題】したがって、直接個々
の電気接続を行わず、必要に応じて接続を行うだけで、
大形アレイを容易に試験することができることが望まし
い。
の電気接続を行わず、必要に応じて接続を行うだけで、
大形アレイを容易に試験することができることが望まし
い。
【０００６】
【課題を解決するための手段】本発明によれば、ＬＣＤ
パネルに関する最も普通の欠陥の性質を利用して階層的
試験計画を実施し、ＬＣＤパネルおよび類似品の高速且
つ効果的なパラメータ試験を行っている。ＬＣＤパネル
の最も普通の欠陥は駆動線とゲート線との間の交差短絡
であるから、交差短絡の試験を最も優先させる。
パネルに関する最も普通の欠陥の性質を利用して階層的
試験計画を実施し、ＬＣＤパネルおよび類似品の高速且
つ効果的なパラメータ試験を行っている。ＬＣＤパネル
の最も普通の欠陥は駆動線とゲート線との間の交差短絡
であるから、交差短絡の試験を最も優先させる。
【０００７】試験の最高の階層で、パネルを論理的に区
域に分割し、各区域を分離して試験し、少なくとも一つ
の交差短絡を有する区域を識別する。次の階層で、電気
光学的補助による区域検査を行って、区域内のどの位置
に交差短絡が存在するか識別する。最低の階層では、電
圧映像法を使用して各画素を検査し、画素の切替えの完
全性が受容可能であるか否かを判定する。試験階層には
ゲート線および駆動線を電子光学的に検査して欠陥開路
の有無を調べる開路線検査試験が含まれることもある。
域に分割し、各区域を分離して試験し、少なくとも一つ
の交差短絡を有する区域を識別する。次の階層で、電気
光学的補助による区域検査を行って、区域内のどの位置
に交差短絡が存在するか識別する。最低の階層では、電
圧映像法を使用して各画素を検査し、画素の切替えの完
全性が受容可能であるか否かを判定する。試験階層には
ゲート線および駆動線を電子光学的に検査して欠陥開路
の有無を調べる開路線検査試験が含まれることもある。
【０００８】本発明の一局面によれば、各区域を分離し
て試験し（区域分離試験）、各画素に個々に接続する必
要がないようにして一つ以上の交差短絡を検出する。パ
ネルの周辺にある駆動線およびゲート線だけをプローブ
接点に電気的に結合する。駆動線に結合されたプローブ
接点を一つの境界または対向する二つの境界に沿うパネ
ルインターフェース回路に電気的に結合する。同様に、
ゲート線に結合された接点を駆動線境界に直交する一つ
または二つの境界に沿う他のパネルインターフェース回
路に電気的に結合する。各ゲート線パネルインターフェ
ース回路は、共通の電流信号を試験中の区域内のすべて
のゲート線に中継するが、対応する駆動線パネルインタ
ーフェース回路は対応する駆動線を監視するように構成
されている。被監視駆動線で電流が検出されれば、その
区域は交差短絡を有するとして識別される。
て試験し（区域分離試験）、各画素に個々に接続する必
要がないようにして一つ以上の交差短絡を検出する。パ
ネルの周辺にある駆動線およびゲート線だけをプローブ
接点に電気的に結合する。駆動線に結合されたプローブ
接点を一つの境界または対向する二つの境界に沿うパネ
ルインターフェース回路に電気的に結合する。同様に、
ゲート線に結合された接点を駆動線境界に直交する一つ
または二つの境界に沿う他のパネルインターフェース回
路に電気的に結合する。各ゲート線パネルインターフェ
ース回路は、共通の電流信号を試験中の区域内のすべて
のゲート線に中継するが、対応する駆動線パネルインタ
ーフェース回路は対応する駆動線を監視するように構成
されている。被監視駆動線で電流が検出されれば、その
区域は交差短絡を有するとして識別される。
【０００９】本発明の他の局面によれば、電気光学的に
区域検査を行って区域内の短絡の位置を識別する。前の
区域分離試験によって短絡を有することがわかっている
区域を分離してから、パネルインターフェース回路は＋
Ｖの電圧信号を所定区域の各駆動線に、および−Ｖの電
圧信号を所定区域の各ゲート線に中継する。電気光学的
センサを使用して、駆動線に沿う電圧を電気光学的に測
定して電圧が＋Ｖであるか判定する。＋Ｖの電圧が存在
しなければ、エラーが存在する徴候である。同様に、ゲ
ート線に沿う電圧を電気光学的に測定して電圧が−Ｖで
あるか判定する。−Ｖの電圧が存在しないことはエラー
が存在する徴候である。
区域検査を行って区域内の短絡の位置を識別する。前の
区域分離試験によって短絡を有することがわかっている
区域を分離してから、パネルインターフェース回路は＋
Ｖの電圧信号を所定区域の各駆動線に、および−Ｖの電
圧信号を所定区域の各ゲート線に中継する。電気光学的
センサを使用して、駆動線に沿う電圧を電気光学的に測
定して電圧が＋Ｖであるか判定する。＋Ｖの電圧が存在
しなければ、エラーが存在する徴候である。同様に、ゲ
ート線に沿う電圧を電気光学的に測定して電圧が−Ｖで
あるか判定する。−Ｖの電圧が存在しないことはエラー
が存在する徴候である。
【００１０】一つの短絡により真実の短絡および虚妄の
短絡の検出を含む多数のエラーが検出される可能性があ
るから、その後必要ならば本発明に従って続けて試験を
行い、真の短絡を識別する。続く検査試験の場合、パネ
ルインターフェース回路は電圧分割器を形成するが、こ
れでは各駆動線が独特の電圧信号を受け取り、各ゲート
線が駆動線電圧信号とは別個の独特の電圧信号を受け取
る。次に、短絡を有するとして前に識別されたゲート線
および駆動線を再測定し、予測電圧信号と比較して真の
短絡の精密な位置を識別する。
短絡の検出を含む多数のエラーが検出される可能性があ
るから、その後必要ならば本発明に従って続けて試験を
行い、真の短絡を識別する。続く検査試験の場合、パネ
ルインターフェース回路は電圧分割器を形成するが、こ
れでは各駆動線が独特の電圧信号を受け取り、各ゲート
線が駆動線電圧信号とは別個の独特の電圧信号を受け取
る。次に、短絡を有するとして前に識別されたゲート線
および駆動線を再測定し、予測電圧信号と比較して真の
短絡の精密な位置を識別する。
【００１１】本発明の他の局面によれば、開路線検査試
験が行われる。＋Ｖの電圧信号を、たとえば、偶数番の
駆動線に印加し、一方接地信号を、たとえば、奇数番の
駆動線に印加する。次いで接触プローブ接続に対向する
それぞれの偶数線終端における電圧を電気光学的に測定
する。＋Ｖの電圧が測定されない線を開路欠陥を有する
として識別する。＋Ｖの電圧を奇数線に、接地信号を偶
数線に印加して工程を繰り返し、続いて再び偶数番およ
び奇数番のゲート線の試験を繰り返す。その結果、開路
欠陥を有する線が識別される。次いで２進探索または像
縁処理を行って開路欠陥の位置を分離することができ
る。
験が行われる。＋Ｖの電圧信号を、たとえば、偶数番の
駆動線に印加し、一方接地信号を、たとえば、奇数番の
駆動線に印加する。次いで接触プローブ接続に対向する
それぞれの偶数線終端における電圧を電気光学的に測定
する。＋Ｖの電圧が測定されない線を開路欠陥を有する
として識別する。＋Ｖの電圧を奇数線に、接地信号を偶
数線に印加して工程を繰り返し、続いて再び偶数番およ
び奇数番のゲート線の試験を繰り返す。その結果、開路
欠陥を有する線が識別される。次いで２進探索または像
縁処理を行って開路欠陥の位置を分離することができ
る。
【００１２】本発明の他の局面によれば、パネルインタ
ーフェース回路を試験中のパネルの境界に沿うそれぞれ
の線の終端点で駆動線またはゲート線の一組と電気的に
結合する。パネルインターフェース回路は、高インピー
ダンス信号径路および低インピーダンス信号径路を画定
するように構成することができる。この回路は電圧分割
回路網として構成することもできる。区域分離試験中、
低インピーダンス信号径路を画定するパネルインターフ
ェース回路は、試験信号源からの信号を結合している線
の組合わせに伝えるが、他のパネルインターフェース回
路は、これも低インピーダンス信号径路を画定している
が、結合している組合せの線からの応答信号が存在すれ
ば、これを監視計器に伝える。区域分離試験中、パネル
インターフェース回路は、高インピーダンス信号径路と
して構成され、共通のまたは独特の試験信号を結合して
いる組合せの各線に伝える。独特の試験信号はパネルイ
ンターフェース回路を電圧分割回路網に構成することに
より各線に送られる。開路線検査試験中、パネルインタ
ーフェース回路は、高インピーダンス信号径路に構成さ
れ、共通の試験信号を結合した線の組合せの中の各被試
験線に伝える。インターフェース回路はこうしてパネル
の欠陥についての試験を促進する。
ーフェース回路を試験中のパネルの境界に沿うそれぞれ
の線の終端点で駆動線またはゲート線の一組と電気的に
結合する。パネルインターフェース回路は、高インピー
ダンス信号径路および低インピーダンス信号径路を画定
するように構成することができる。この回路は電圧分割
回路網として構成することもできる。区域分離試験中、
低インピーダンス信号径路を画定するパネルインターフ
ェース回路は、試験信号源からの信号を結合している線
の組合わせに伝えるが、他のパネルインターフェース回
路は、これも低インピーダンス信号径路を画定している
が、結合している組合せの線からの応答信号が存在すれ
ば、これを監視計器に伝える。区域分離試験中、パネル
インターフェース回路は、高インピーダンス信号径路と
して構成され、共通のまたは独特の試験信号を結合して
いる組合せの各線に伝える。独特の試験信号はパネルイ
ンターフェース回路を電圧分割回路網に構成することに
より各線に送られる。開路線検査試験中、パネルインタ
ーフェース回路は、高インピーダンス信号径路に構成さ
れ、共通の試験信号を結合した線の組合せの中の各被試
験線に伝える。インターフェース回路はこうしてパネル
の欠陥についての試験を促進する。
【００１３】本発明は、付図に関連して以下に行う詳細
な説明を参照することにより一層良く理解されるであろ
う。
な説明を参照することにより一層良く理解されるであろ
う。
【００１４】
パネルの構成 図１を参照すると、試験すべきＬＣＤパネル（ＰＵＴ）
の一区画１０が幾つかの画素回路要素１２を備えて示さ
れている。各画素回路要素１２に関連して、前に説明し
たように駆動線１４およびゲート線１６がある。非イン
ターディジタルパネル（図示したもの）については、各
駆動線１４は第１のパネル境界１７に沿って終端し、各
ゲート線１６は、第１の境界に隣接し且つ一般にこれと
直交する第２のパネル境界１９に沿って終端している。
比較により、インターディジタルパネルでは一つおきの
駆動線（すなわち、偶数番の）は一方のパネル境界に沿
って終端しているが、他の駆動線（すなわち、奇数番
の）は反対の、ただし平行している境界に沿って終端し
ている。同様に、一つおきのゲート線（すなわち、偶数
番の）は駆動線パネル境界に隣接し且つ一般にこれに直
交する一方のパネル境界に沿って終端しているが、他の
ゲート線（すなわち、奇数番の）は、やはり駆動線パネ
ル境界に隣接し且つ一般にこれと直交する反対側のパネ
ル境界に沿って終端している。
の一区画１０が幾つかの画素回路要素１２を備えて示さ
れている。各画素回路要素１２に関連して、前に説明し
たように駆動線１４およびゲート線１６がある。非イン
ターディジタルパネル（図示したもの）については、各
駆動線１４は第１のパネル境界１７に沿って終端し、各
ゲート線１６は、第１の境界に隣接し且つ一般にこれと
直交する第２のパネル境界１９に沿って終端している。
比較により、インターディジタルパネルでは一つおきの
駆動線（すなわち、偶数番の）は一方のパネル境界に沿
って終端しているが、他の駆動線（すなわち、奇数番
の）は反対の、ただし平行している境界に沿って終端し
ている。同様に、一つおきのゲート線（すなわち、偶数
番の）は駆動線パネル境界に隣接し且つ一般にこれに直
交する一方のパネル境界に沿って終端しているが、他の
ゲート線（すなわち、奇数番の）は、やはり駆動線パネ
ル境界に隣接し且つ一般にこれと直交する反対側のパネ
ル境界に沿って終端している。
【００１５】コンピュータシステム用表示装置として使
用される高密度ＬＣＤパネルは、６４０画素×４８０画
素のアレイとして形成することができる。パネル内の各
画素は、行番号（すなわち、１から４８０）および列番
号（すなわち、１から６４０）から得られるアドレスに
より識別することができる。典型的には、インターディ
ジタルおよび非インターディジタルの両構成について、
行あたり一つの駆動線および列あたり一つのゲート線が
存在する。
用される高密度ＬＣＤパネルは、６４０画素×４８０画
素のアレイとして形成することができる。パネル内の各
画素は、行番号（すなわち、１から４８０）および列番
号（すなわち、１から６４０）から得られるアドレスに
より識別することができる。典型的には、インターディ
ジタルおよび非インターディジタルの両構成について、
行あたり一つの駆動線および列あたり一つのゲート線が
存在する。
【００１６】パネルの欠陥 高密度パネルに関する最も普通の欠陥は列ゲート線と行
駆動線との間の交差短絡であることがつきとめられてい
る。特に、交差短絡は、駆動トランジスタにおいてゲー
トとソースとの間またはゲートとドレインとの間で最も
発生しやすい。隣接する列線間または隣接する行線間の
短絡は、画素要素が隣接する列線間または行線間に設置
されているので発生しそうもない。試験方法はこの特性
を利用して迅速且つ効率良い試験法を形成している。
駆動線との間の交差短絡であることがつきとめられてい
る。特に、交差短絡は、駆動トランジスタにおいてゲー
トとソースとの間またはゲートとドレインとの間で最も
発生しやすい。隣接する列線間または隣接する行線間の
短絡は、画素要素が隣接する列線間または行線間に設置
されているので発生しそうもない。試験方法はこの特性
を利用して迅速且つ効率良い試験法を形成している。
【００１７】試験装置の構成 図２を参照すると、本発明による試験装置２０が、それ
ぞれのプローブ２４を通して試験中のパネル（ＰＵＴ）
１０に接続されているインタ−フェース回路２２（ＰＩ
Ｃ）を備えて示されている。パネルインターフェース回
路２２は、伝統的な精密測定ユニット（ＰＭＣ）２６か
らの信号をＰＵＴ１０の駆動線１４およびゲート線１６
に中継する。パネルインターフェース回路２２は、駆動
線１４またはゲート線１６からの信号をＰＭＵ２６に中
継することもできる。試験制御器２８が設けられていて
ＰＭＵ２６が試験信号を発生するか監視するかを制御し
ている。相互参照している共通所有の１９９０年２月１
５日に出願された米国特許出願０７／４８１，４２９
「Ｖｏｌｔａｇｅ Ｉｍａｇｉｎｇ ＳｙｓｔｅｍＵｓ
ｉｎｇ Ｅｌｅｃｔｒｏ−ｏｐｔｉｃｓ」すなわち特開
平３−２４４１４１号公報の特に第４頁左上欄第７行〜
左下欄第１０行に記されているような電気光学式電圧測
定システム３０も駆動線またはゲート線に沿って電圧を
作像するために設けられている。電気光学式システム３
０は、電気光学センサ３２を備えている。電気光学セン
サ３２は、区域に直接接触せずに区域内の電気信号を検
出することができる。
ぞれのプローブ２４を通して試験中のパネル（ＰＵＴ）
１０に接続されているインタ−フェース回路２２（ＰＩ
Ｃ）を備えて示されている。パネルインターフェース回
路２２は、伝統的な精密測定ユニット（ＰＭＣ）２６か
らの信号をＰＵＴ１０の駆動線１４およびゲート線１６
に中継する。パネルインターフェース回路２２は、駆動
線１４またはゲート線１６からの信号をＰＭＵ２６に中
継することもできる。試験制御器２８が設けられていて
ＰＭＵ２６が試験信号を発生するか監視するかを制御し
ている。相互参照している共通所有の１９９０年２月１
５日に出願された米国特許出願０７／４８１，４２９
「Ｖｏｌｔａｇｅ Ｉｍａｇｉｎｇ ＳｙｓｔｅｍＵｓ
ｉｎｇ Ｅｌｅｃｔｒｏ−ｏｐｔｉｃｓ」すなわち特開
平３−２４４１４１号公報の特に第４頁左上欄第７行〜
左下欄第１０行に記されているような電気光学式電圧測
定システム３０も駆動線またはゲート線に沿って電圧を
作像するために設けられている。電気光学式システム３
０は、電気光学センサ３２を備えている。電気光学セン
サ３２は、区域に直接接触せずに区域内の電気信号を検
出することができる。
【００１８】試験に先立ち、ＰＵＴ１０を接触プローブ
２４を通してパネル境界で試験システム２０に結合す
る。プローブ２４は、パネル境界の２．５４センチ（１
インチ）のスパンに結合する、たとえば、１００個の接
点を備えている。接点の数および境界スパンは変わるこ
とがある。
２４を通してパネル境界で試験システム２０に結合す
る。プローブ２４は、パネル境界の２．５４センチ（１
インチ）のスパンに結合する、たとえば、１００個の接
点を備えている。接点の数および境界スパンは変わるこ
とがある。
【００１９】図３を参照すると、６４０×４８０画素の
２５．４センチ（１０インチ）×２５．４センチ（１０
インチ）のインターディジタルパネルが示されており、
これでは駆動線はすべて一つの境界に沿って終端し、す
べてのゲート線は他の境界に沿って終端している。その
結果、パネルインターフェース回路２２（図２）の行お
よびプローブ２４はパネルの二つの境界１７，１９にの
み接続される。２．５４センチ（１インチ）スパンを有
するプローブ２４に基き、一方の側の境界１７に沿う１
０個のパネルインターフェース回路２２を使用して１０
個のプローブ２４を通してすべての駆動線に電気的に結
合させている。上の境界１９に沿う他の１０個のパネル
インターフェース回路２２を使用して他の１０個のプロ
ーブ２４を通してすべてのゲート線に電気的に結合させ
ている。
２５．４センチ（１０インチ）×２５．４センチ（１０
インチ）のインターディジタルパネルが示されており、
これでは駆動線はすべて一つの境界に沿って終端し、す
べてのゲート線は他の境界に沿って終端している。その
結果、パネルインターフェース回路２２（図２）の行お
よびプローブ２４はパネルの二つの境界１７，１９にの
み接続される。２．５４センチ（１インチ）スパンを有
するプローブ２４に基き、一方の側の境界１７に沿う１
０個のパネルインターフェース回路２２を使用して１０
個のプローブ２４を通してすべての駆動線に電気的に結
合させている。上の境界１９に沿う他の１０個のパネル
インターフェース回路２２を使用して他の１０個のプロ
ーブ２４を通してすべてのゲート線に電気的に結合させ
ている。
【００２０】境界の２．５４センチ（１インチ）のスパ
ンの中に、４８本の駆動線または６４本のゲート線が終
端している。したがって、一つのパネルインターフェー
ス回路２２とプローブ２４とで４８本の駆動線または６
４本のゲート線に対する電気的リンクが作られる。リン
クの数は、プローブ２４のスパンおよびプローブ２４の
スパンの中に設置されるＰＵＴ１０の駆動線１４または
ゲート線１６の数によって決まる。
ンの中に、４８本の駆動線または６４本のゲート線が終
端している。したがって、一つのパネルインターフェー
ス回路２２とプローブ２４とで４８本の駆動線または６
４本のゲート線に対する電気的リンクが作られる。リン
クの数は、プローブ２４のスパンおよびプローブ２４の
スパンの中に設置されるＰＵＴ１０の駆動線１４または
ゲート線１６の数によって決まる。
【００２１】図４を参照すると、６４０×４８０画素を
有する２５．４センチ（１０インチ）×２５．４センチ
（１０インチ）のインターディジタルパネル１０′が示
されており、これでは偶数の駆動線が第１の側の境界１
７に沿って終端し、奇数の駆動線が反対側の境界２１に
沿って終端しているが、一方偶数のゲート線は上の境界
１９に沿って終端し、奇数のゲート線は下の境界２３に
沿って終端している。したがって、パネルインターフェ
ース回路２２およびプローブ２４は、四つの境界すべて
に対して必要になる。２．５４センチ（１インチ）スパ
ンのプローブに基き、１０個のパネルインターフェース
回路を各境界に沿って使用する。したがって、４０個の
パネルインターフェース回路を使用してインターディジ
タルパネル１０′を試験するが、一方非インターディジ
タルパネル１０（図３）の試験には２０個を使用する。
境界の２．５４センチ（１インチ）スパンの中に、２４
本の駆動線または３２本のゲート線が終端している。こ
のようにして、２．５４センチ（１インチ）のプローブ
スパンが２４本の駆動線または３２本のゲート線との結
合を行う。
有する２５．４センチ（１０インチ）×２５．４センチ
（１０インチ）のインターディジタルパネル１０′が示
されており、これでは偶数の駆動線が第１の側の境界１
７に沿って終端し、奇数の駆動線が反対側の境界２１に
沿って終端しているが、一方偶数のゲート線は上の境界
１９に沿って終端し、奇数のゲート線は下の境界２３に
沿って終端している。したがって、パネルインターフェ
ース回路２２およびプローブ２４は、四つの境界すべて
に対して必要になる。２．５４センチ（１インチ）スパ
ンのプローブに基き、１０個のパネルインターフェース
回路を各境界に沿って使用する。したがって、４０個の
パネルインターフェース回路を使用してインターディジ
タルパネル１０′を試験するが、一方非インターディジ
タルパネル１０（図３）の試験には２０個を使用する。
境界の２．５４センチ（１インチ）スパンの中に、２４
本の駆動線または３２本のゲート線が終端している。こ
のようにして、２．５４センチ（１インチ）のプローブ
スパンが２４本の駆動線または３２本のゲート線との結
合を行う。
【００２２】パネルインターフェース回路の説明 図５を参照すると、パネルインターフェース回路２２の
概要図が示されている。模範的回路２２は、プローブ接
点ごとに一つのチャネルとして、１００個のチャネル４
０を備えている。各チャネル４０は、５０ｋΩから１０
０ｋΩへの抵抗器のような高インピーダンス抵抗器４
２、および抵抗器のバイパス線４４を備えている。交互
チャネルが偶数タップ線４６および奇数タップ線４８に
接続されている。偶数タップ線４６は、各偶数チャネル
線４０の接続の間に、５０Ωから５０Ωへの抵抗器のよ
うな低インピーダンス抵抗器５０を備えている。同様
に、奇数タップ線４８は、各奇数チャネル線４０の接続
の間に低抵抗抵抗器５２を備えている。
概要図が示されている。模範的回路２２は、プローブ接
点ごとに一つのチャネルとして、１００個のチャネル４
０を備えている。各チャネル４０は、５０ｋΩから１０
０ｋΩへの抵抗器のような高インピーダンス抵抗器４
２、および抵抗器のバイパス線４４を備えている。交互
チャネルが偶数タップ線４６および奇数タップ線４８に
接続されている。偶数タップ線４６は、各偶数チャネル
線４０の接続の間に、５０Ωから５０Ωへの抵抗器のよ
うな低インピーダンス抵抗器５０を備えている。同様
に、奇数タップ線４８は、各奇数チャネル線４０の接続
の間に低抵抗抵抗器５２を備えている。
【００２３】バイパスモードでは、電気信号径路が各チ
ャネル４０のバイパス線４４を通して確定され、低イン
ピーダンス信号径路を画定する。抵抗モードでは、電気
信号径路が高インピーダンス抵抗器４２を通して確定さ
れ、高インピーダンス信号径路を画定する。信号径路５
６を通して制御器２８に結合されているスイッチ５４は
偶数チャネルのバイパス線を開閉するのに使用される。
同様に、信号径路６０を通して制御器２８に結合されて
いるスイッチ５８は奇数チャネルのバイパス線を開閉す
るのに使用される。
ャネル４０のバイパス線４４を通して確定され、低イン
ピーダンス信号径路を画定する。抵抗モードでは、電気
信号径路が高インピーダンス抵抗器４２を通して確定さ
れ、高インピーダンス信号径路を画定する。信号径路５
６を通して制御器２８に結合されているスイッチ５４は
偶数チャネルのバイパス線を開閉するのに使用される。
同様に、信号径路６０を通して制御器２８に結合されて
いるスイッチ５８は奇数チャネルのバイパス線を開閉す
るのに使用される。
【００２４】偶数タップ線４６は、それぞれのＰＭＵチ
ャネルに導く二つの終端点６２，６４を備えている。同
様に、奇数タップ線４８は、それぞれのＰＭＵチャネル
に導く二つの終端点６６，６８を備えている。ＰＭＵ２
６は、制御器２８により決定される各終端点に接地信
号，電圧信号，電流信号、または高インピーダンス状態
を発生する。高インピーダンス状態は、ＰＭＵ２６によ
り対応する偶数タップ線４６または奇数タップ線４８の
信号を監視するのに使用される。
ャネルに導く二つの終端点６２，６４を備えている。同
様に、奇数タップ線４８は、それぞれのＰＭＵチャネル
に導く二つの終端点６６，６８を備えている。ＰＭＵ２
６は、制御器２８により決定される各終端点に接地信
号，電圧信号，電流信号、または高インピーダンス状態
を発生する。高インピーダンス状態は、ＰＭＵ２６によ
り対応する偶数タップ線４６または奇数タップ線４８の
信号を監視するのに使用される。
【００２５】区域分離試験中、パネルインターフェース
回路２２は、バイパスモードに構成されている。幾つか
のパネルインターフェース回路は、試験電流信号をＰＭ
Ｕから受けるが、他のものはＰＭＵにより監視される。
試験電流信号を受けるパネルインターフェース回路２２
は、同じ信号を四つの終端点６２，６４，６６，６８の
各々で受ける。監視されるパネルインターフェース回路
は、四つの終端点６２，６４，６６，６８の各々で高イ
ンピーダンスレベルを備えている。
回路２２は、バイパスモードに構成されている。幾つか
のパネルインターフェース回路は、試験電流信号をＰＭ
Ｕから受けるが、他のものはＰＭＵにより監視される。
試験電流信号を受けるパネルインターフェース回路２２
は、同じ信号を四つの終端点６２，６４，６６，６８の
各々で受ける。監視されるパネルインターフェース回路
は、四つの終端点６２，６４，６６，６８の各々で高イ
ンピーダンスレベルを備えている。
【００２６】区域分離試験中、パネルインターフェース
回路２２は、抵抗モードに構成されている。第１のパス
試験では、各パネルインターフェース回路終端点６２，
６４６６，６８が同じ電圧信号を受ける。第２のパス試
験では、各偶数タップ線４６の一つおよび各奇数タップ
線４８の一つが共通電圧信号を受けるが、それぞれの他
端は接地信号を受ける。その結果、パネルインターフェ
ース回路２２は、各チャネルが異なる電圧信号を中継す
る第２のパス試験に対する電圧分割器として構成され
る。
回路２２は、抵抗モードに構成されている。第１のパス
試験では、各パネルインターフェース回路終端点６２，
６４６６，６８が同じ電圧信号を受ける。第２のパス試
験では、各偶数タップ線４６の一つおよび各奇数タップ
線４８の一つが共通電圧信号を受けるが、それぞれの他
端は接地信号を受ける。その結果、パネルインターフェ
ース回路２２は、各チャネルが異なる電圧信号を中継す
る第２のパス試験に対する電圧分割器として構成され
る。
【００２７】試験の階層構造 パネル１０に欠陥があるか否かを試験する３段試験階層
について以下に説明する。三つの試験段は、区域分離試
験，区域検査試験、および画素検査試験からなる。駆動
線同士およびゲート線同士の短絡は全く起こりそうもな
いから、このような状態に関する試験は無視する。この
ような短絡欠陥についての試験は、必要ならば、従来ど
おりの方法で行うことができる。
について以下に説明する。三つの試験段は、区域分離試
験，区域検査試験、および画素検査試験からなる。駆動
線同士およびゲート線同士の短絡は全く起こりそうもな
いから、このような状態に関する試験は無視する。この
ような短絡欠陥についての試験は、必要ならば、従来ど
おりの方法で行うことができる。
【００２８】区域分離試験 ａ．区域の構成 試験の最初の段は、区域分離試験であり、これでは試験
中のパネルを試験区域に論理的に分割する。次に各区域
を試験して区域内に交差短絡が存在するか否か判定す
る。このような区域分離試験の一部として、区域の大き
さを反復試験により小さくして欠陥が存在する区域を一
層精密に画定することができる。たとえば、最初６４０
×４８０の画素パネル１０を図６に示すように四つの区
域Ｍ（１，１）、Ｍ（１，２）、Ｍ（２，１）、および
Ｍ（２，２）に分割することができる。区域分離試験
は、区域Ｍ（２，１）だけに欠陥があることを判定する
ことができる。区域Ｍ（２，１）を５個，２５個、また
は他の数の区域に構成することができる。図６を参照す
ると、区域Ｍ（２，１）を２５のサブ区域に分割して示
してある。より小さいサブ区域の各々を、より大きい区
域を試験すると同じように試験して小さい方のどの区域
に欠陥があるかつきとめる。たとえば、その後の区域分
離によりサブ区域（２，３）および（２，５）にだけ欠
陥があることを判定することができる。この例によれ
ば、パネル１０の９８％が次の交差短絡試験から速やか
に除外される。したがって、適切な試験計画を設計する
ことにより、欠陥を有する全般的区域が以後の試験に対
して速やかに識別され、パネルの大きな部分を以後の試
験から除外することができる。
中のパネルを試験区域に論理的に分割する。次に各区域
を試験して区域内に交差短絡が存在するか否か判定す
る。このような区域分離試験の一部として、区域の大き
さを反復試験により小さくして欠陥が存在する区域を一
層精密に画定することができる。たとえば、最初６４０
×４８０の画素パネル１０を図６に示すように四つの区
域Ｍ（１，１）、Ｍ（１，２）、Ｍ（２，１）、および
Ｍ（２，２）に分割することができる。区域分離試験
は、区域Ｍ（２，１）だけに欠陥があることを判定する
ことができる。区域Ｍ（２，１）を５個，２５個、また
は他の数の区域に構成することができる。図６を参照す
ると、区域Ｍ（２，１）を２５のサブ区域に分割して示
してある。より小さいサブ区域の各々を、より大きい区
域を試験すると同じように試験して小さい方のどの区域
に欠陥があるかつきとめる。たとえば、その後の区域分
離によりサブ区域（２，３）および（２，５）にだけ欠
陥があることを判定することができる。この例によれ
ば、パネル１０の９８％が次の交差短絡試験から速やか
に除外される。したがって、適切な試験計画を設計する
ことにより、欠陥を有する全般的区域が以後の試験に対
して速やかに識別され、パネルの大きな部分を以後の試
験から除外することができる。
【００２９】区域を構成する望ましい方法は、プローブ
接触２４のスパンの倍数にすることである。したがっ
て、２５．４センチ（１０インチ）×２５．４センチ
（１０インチ）のパネルおよび２．５４センチ（１イン
チ）スパンのプローブに対し、パネル１０を１行から１
０行のおよび１列から１０列の区域に論理的に分割する
ことができる。試験計画に基いて１区域（すなわち、パ
ネル全体）、４区域（すなわち、２列、２行）、２０区
域（すなわち、１０列、２行） または１００区域（す
なわち、１０列、１０行）を構成することができる。
接触２４のスパンの倍数にすることである。したがっ
て、２５．４センチ（１０インチ）×２５．４センチ
（１０インチ）のパネルおよび２．５４センチ（１イン
チ）スパンのプローブに対し、パネル１０を１行から１
０行のおよび１列から１０列の区域に論理的に分割する
ことができる。試験計画に基いて１区域（すなわち、パ
ネル全体）、４区域（すなわち、２列、２行）、２０区
域（すなわち、１０列、２行） または１００区域（す
なわち、１０列、１０行）を構成することができる。
【００３０】上に述べたように、一つの計画は、４区域
を構成してこれらを試験し、次いで区域を更に小さいサ
ブ区域に構成し（すなわち、４区域の各々を２５のサブ
区域に分割）、欠陥を有するサブ区域を試験する。
を構成してこれらを試験し、次いで区域を更に小さいサ
ブ区域に構成し（すなわち、４区域の各々を２５のサブ
区域に分割）、欠陥を有するサブ区域を試験する。
【００３１】図７を参照すると、１００区域（すなわ
ち、１０×１０）に論理的に分割されたＬＣＤパネルの
ブロック図が示されている。各区域には１０×１０の領
域の中にアレイアドレスがある。区域（１，１）は、１
００区域の各々の代表的なものであるが、６４×４８の
画素（３，０７２画素）を備えて示されている。非イン
ターディジタルパネルの場合には、側方境界１７に沿う
各パネルインターフェース回路２２が４８本の駆動線に
結合しているが、上の境界１９に沿う各パネルインター
フェース回路２２は６４本のゲート線に結合している。
ち、１０×１０）に論理的に分割されたＬＣＤパネルの
ブロック図が示されている。各区域には１０×１０の領
域の中にアレイアドレスがある。区域（１，１）は、１
００区域の各々の代表的なものであるが、６４×４８の
画素（３，０７２画素）を備えて示されている。非イン
ターディジタルパネルの場合には、側方境界１７に沿う
各パネルインターフェース回路２２が４８本の駆動線に
結合しているが、上の境界１９に沿う各パネルインター
フェース回路２２は６４本のゲート線に結合している。
【００３２】ｂ．所定区域の試験 二者択一の区域構成および区域試験計画について述べて
きたが、今度は所定区域の区域分離試験の詳細について
図１および図２を参照して説明することにする。
きたが、今度は所定区域の区域分離試験の詳細について
図１および図２を参照して説明することにする。
【００３３】試験制御器２８の制御のもとに、パネルイ
ンターフェース回路２２はバイパスモードに構成され、
ＰＭＵ２６は、試験電流信号を所定区域のゲート線１６
に結合しているパネルインターフェース回路に出力する
よう指示される。所定のパネルインターフェース回路２
２は、共通試験電流信号をＰＭＵ２６からゲート線１６
に中継する。制御器２８は、その他に、ＰＭＵ２６に所
定区域の駆動線１４に結合されているパネルインターフ
ェース回路２２を監視するよう指示する。
ンターフェース回路２２はバイパスモードに構成され、
ＰＭＵ２６は、試験電流信号を所定区域のゲート線１６
に結合しているパネルインターフェース回路に出力する
よう指示される。所定のパネルインターフェース回路２
２は、共通試験電流信号をＰＭＵ２６からゲート線１６
に中継する。制御器２８は、その他に、ＰＭＵ２６に所
定区域の駆動線１４に結合されているパネルインターフ
ェース回路２２を監視するよう指示する。
【００３４】ＰＭＵ２６が被監視線で電流を検出する
と、電流はゲート線１６を横切って駆動線１４に進んで
いる。したがって、交差短絡欠陥が被試験区域に存在し
ている。制御器２８は、その区域を欠陥を有するとして
指示し、他の一連の区域分離試験により欠陥区域の一層
小さいサブ区域についてまたは後続の区域検査試験によ
り再び試験するようにする。
と、電流はゲート線１６を横切って駆動線１４に進んで
いる。したがって、交差短絡欠陥が被試験区域に存在し
ている。制御器２８は、その区域を欠陥を有するとして
指示し、他の一連の区域分離試験により欠陥区域の一層
小さいサブ区域についてまたは後続の区域検査試験によ
り再び試験するようにする。
【００３５】区域検査試験 今度は区域検査試験について図２を参照して説明する。
区域検査は区域分離試験後欠陥を有するとして識別され
た各区域について行われる。区域を試験用に選択し、次
に第１のパス試験により試験し、必要なら、第２のパス
試験により試験する。
区域検査は区域分離試験後欠陥を有するとして識別され
た各区域について行われる。区域を試験用に選択し、次
に第１のパス試験により試験し、必要なら、第２のパス
試験により試験する。
【００３６】第１のパス試験では、制御器２８は、各パ
ネルインターフェース回路２２を抵抗モードに構成し、
ＰＭＵ２６に第１の電圧信号を各駆動線パネルインター
フェース回路（すなわち、境界１７に沿うパネルインタ
ーフェース回路２２）に、および第１の電圧信号とは明
確に区別される第２の電圧信号を各ゲート線パネルイン
ターフェース回路（すなわち、境界１９に沿うパネルイ
ンターフェース回路）に出力するよう指示する。好まし
くは、ＰＭＵ２６は、＋Ｖの電圧信号入力を試験すべき
駆動線１４の各々に対して発生し、一方−Ｖの電圧信号
入力を試験すべきゲート線１６の各々に対して発生す
る。このような電圧信号は、駆動線パネルインターフェ
ース回路の各タップ線端点６２，６４，６６，６８（図
５）で＋Ｖ／２を入力することにより、およびゲート線
パネルインターフェース回路の各タップ線端点６２，６
４，６６，６８（図５）−Ｖ／２を入力することにより
発生される。パネルインターフェース回路２２はそれぞ
れの＋Ｖまたは−Ｖの電圧信号を、それぞれ、所定区域
の駆動線１４およびゲート線１６の各々に中継する。
ネルインターフェース回路２２を抵抗モードに構成し、
ＰＭＵ２６に第１の電圧信号を各駆動線パネルインター
フェース回路（すなわち、境界１７に沿うパネルインタ
ーフェース回路２２）に、および第１の電圧信号とは明
確に区別される第２の電圧信号を各ゲート線パネルイン
ターフェース回路（すなわち、境界１９に沿うパネルイ
ンターフェース回路）に出力するよう指示する。好まし
くは、ＰＭＵ２６は、＋Ｖの電圧信号入力を試験すべき
駆動線１４の各々に対して発生し、一方−Ｖの電圧信号
入力を試験すべきゲート線１６の各々に対して発生す
る。このような電圧信号は、駆動線パネルインターフェ
ース回路の各タップ線端点６２，６４，６６，６８（図
５）で＋Ｖ／２を入力することにより、およびゲート線
パネルインターフェース回路の各タップ線端点６２，６
４，６６，６８（図５）−Ｖ／２を入力することにより
発生される。パネルインターフェース回路２２はそれぞ
れの＋Ｖまたは−Ｖの電圧信号を、それぞれ、所定区域
の駆動線１４およびゲート線１６の各々に中継する。
【００３７】相互参照している１９９０年２月１５日に
出願された米国特許出願０７／４８１，４２９「Ｖｏｌ
ｔａｇｅ Ｉｍａｇｉｎｇ Ｓｙｓｔｅｍ Ｕｓｉｎｇ
Ｅｌｅｃｔｒｏ−ｏｐｔｉｃｓ」に記されているよう
な電気光学式電圧測定システム３０は、それぞれの接触
プローブ２４に近い対応するゲート線１６および駆動線
１４で電圧を測定する。駆動線１４に＋Ｖの電圧が無け
れば、駆動線１４に沿って欠陥が存在する。同様に、ゲ
ート線１６に−Ｖの電圧が無ければ、ゲート線１６に沿
って欠陥が存在する。一つの駆動線および一つのゲート
線だけが欠陥を有することが見つかった場合には、交差
短絡の位置は、駆動線１４とゲート線１６との交点にあ
ることがわかる。しかし、一つ以上の駆動線および一つ
以上のゲート線に欠陥が存在することが見つかった場合
には、交点は、少なくとも一つの実際の欠陥を画定する
他に、欠陥として現れるが実際の欠陥ではない一つ以上
の虚妄欠陥を画定することがある。図８を参照すると、
区域８０に二つ以上の欠陥があるとき虚妄が生じ得る。
たとえば、４８本の駆動線および６４本のゲート線を備
えている区域８０は、位置（２，３）および（５，６）
に実際の欠陥がある。ただし最初の数字は駆動線の番号
であり、第２の数字はゲート線の番号である。第１のパ
ス検査試験中、駆動線２（８２）および５（８４）は欠
陥を有するとして検出され、ゲート線３（８６）および
６（８８）は欠陥を有するとして検出される。このよう
にして、欠陥は位置（２，３）、（２，６）、（５，
３）、および（５，６）について見出される。これらの
内二つは実際の欠陥であり、二つは虚妄欠陥である。
出願された米国特許出願０７／４８１，４２９「Ｖｏｌ
ｔａｇｅ Ｉｍａｇｉｎｇ Ｓｙｓｔｅｍ Ｕｓｉｎｇ
Ｅｌｅｃｔｒｏ−ｏｐｔｉｃｓ」に記されているよう
な電気光学式電圧測定システム３０は、それぞれの接触
プローブ２４に近い対応するゲート線１６および駆動線
１４で電圧を測定する。駆動線１４に＋Ｖの電圧が無け
れば、駆動線１４に沿って欠陥が存在する。同様に、ゲ
ート線１６に−Ｖの電圧が無ければ、ゲート線１６に沿
って欠陥が存在する。一つの駆動線および一つのゲート
線だけが欠陥を有することが見つかった場合には、交差
短絡の位置は、駆動線１４とゲート線１６との交点にあ
ることがわかる。しかし、一つ以上の駆動線および一つ
以上のゲート線に欠陥が存在することが見つかった場合
には、交点は、少なくとも一つの実際の欠陥を画定する
他に、欠陥として現れるが実際の欠陥ではない一つ以上
の虚妄欠陥を画定することがある。図８を参照すると、
区域８０に二つ以上の欠陥があるとき虚妄が生じ得る。
たとえば、４８本の駆動線および６４本のゲート線を備
えている区域８０は、位置（２，３）および（５，６）
に実際の欠陥がある。ただし最初の数字は駆動線の番号
であり、第２の数字はゲート線の番号である。第１のパ
ス検査試験中、駆動線２（８２）および５（８４）は欠
陥を有するとして検出され、ゲート線３（８６）および
６（８８）は欠陥を有するとして検出される。このよう
にして、欠陥は位置（２，３）、（２，６）、（５，
３）、および（５，６）について見出される。これらの
内二つは実際の欠陥であり、二つは虚妄欠陥である。
【００３８】２本以上の駆動線およびゲート線が識別さ
れると、第２のパス試験を行って実際の欠陥を識別す
る。図２を参照すると、制御器２８は、試験中の区域８
０に結合しているパネルインターフェース回路２２を抵
抗モードに構成している。制御器２８は、ＰＭＵ２６に
適切な駆動線パネルインターフェース回路２２に第１の
電圧信号を偶数タップ線４６の一つの終端点６２で、お
よび奇数タップ線４８の一つの終端点６６で出力するよ
うに指示し、接地信号を終端点６４，６８に出力するよ
うに指示する。同様に、制御器２８は、ＰＭＵ２６に適
切なゲート線インターフェース回路２２に第１の電圧信
号とは明確に異なる第２の電圧信号を偶数タップ線４６
の一つの終端点６２で、および奇数タップ線４８の一つ
の終端点６６で出力するように指示し、接地信号を他の
終端点６４，６８で出力するよう指示する。その結果、
パネルインターフェース回路２２は電圧分割器として構
成される。このようにして、各駆動線およびゲート線は
独特の電圧信号を受ける。
れると、第２のパス試験を行って実際の欠陥を識別す
る。図２を参照すると、制御器２８は、試験中の区域８
０に結合しているパネルインターフェース回路２２を抵
抗モードに構成している。制御器２８は、ＰＭＵ２６に
適切な駆動線パネルインターフェース回路２２に第１の
電圧信号を偶数タップ線４６の一つの終端点６２で、お
よび奇数タップ線４８の一つの終端点６６で出力するよ
うに指示し、接地信号を終端点６４，６８に出力するよ
うに指示する。同様に、制御器２８は、ＰＭＵ２６に適
切なゲート線インターフェース回路２２に第１の電圧信
号とは明確に異なる第２の電圧信号を偶数タップ線４６
の一つの終端点６２で、および奇数タップ線４８の一つ
の終端点６６で出力するように指示し、接地信号を他の
終端点６４，６８で出力するよう指示する。その結果、
パネルインターフェース回路２２は電圧分割器として構
成される。このようにして、各駆動線およびゲート線は
独特の電圧信号を受ける。
【００３９】図８を参照すると、第１のパス試験で識別
された駆動線８２，８４およびゲート線８６，８８を再
び電気光学的に測定している。図９を参照すると、印加
電圧信号および駆動線８２，８４，８６，８８の検査点
が示されている。駆動線１４の測定電圧は、駆動線の電
圧と、和を形成する電圧信号の数だけ分割されている駆
動線と短絡する電圧信号との和に対応する。たとえば、
電圧分割器の構成は、＋１０Ｖ，＋８Ｖ，−７Ｖ，−４
Ｖの独得な信号をそれぞれ被検査駆動線８２，８４、お
よびゲート線８６，８８に供給することができる。掲示
した例（すなわち、（２，３）および（５，６）に欠陥
がある）に対して駆動線８２で測定した電圧測定値は＋
１．５Ｖ［（＋１０−７）／２＝＋１．５］であり、駆
動線８４で測定した電圧測定値は＋２Ｖ［（＋８−４）
／２＝＋２］である。下の表Ａは、２本の駆動線８２，
８４および２本のゲート線８６，８８での測定に対する
可能な短絡の組合せおよび対応する電圧測定値である。
或る短絡の組合せについて（四つの交点の内の三つまた
は四つが短絡している）、すべての交点に短絡があると
仮定していることに注意。
された駆動線８２，８４およびゲート線８６，８８を再
び電気光学的に測定している。図９を参照すると、印加
電圧信号および駆動線８２，８４，８６，８８の検査点
が示されている。駆動線１４の測定電圧は、駆動線の電
圧と、和を形成する電圧信号の数だけ分割されている駆
動線と短絡する電圧信号との和に対応する。たとえば、
電圧分割器の構成は、＋１０Ｖ，＋８Ｖ，−７Ｖ，−４
Ｖの独得な信号をそれぞれ被検査駆動線８２，８４、お
よびゲート線８６，８８に供給することができる。掲示
した例（すなわち、（２，３）および（５，６）に欠陥
がある）に対して駆動線８２で測定した電圧測定値は＋
１．５Ｖ［（＋１０−７）／２＝＋１．５］であり、駆
動線８４で測定した電圧測定値は＋２Ｖ［（＋８−４）
／２＝＋２］である。下の表Ａは、２本の駆動線８２，
８４および２本のゲート線８６，８８での測定に対する
可能な短絡の組合せおよび対応する電圧測定値である。
或る短絡の組合せについて（四つの交点の内の三つまた
は四つが短絡している）、すべての交点に短絡があると
仮定していることに注意。
【００４０】 表 Ａ 短絡の箇所 ＡＢＣＤ １におけるＶ ２におけるＶ ３におけるＶ ４におけるＶ X X （V1+V2+V4）/3 （V1+V2+V4）/3 V3 （V1+V2+V4）/3 X X （V1+V4）/2 （V2+V3）/2 （V2+V3）/2 （V1+V4）/2 X X V1 （V2+V3+V4）/3 （V2+V3+V4）/3 （V2+V3+V4）/3 X X X * * * * X X （V1+V3+V4）/3 V2 （V1+V3+V4）/3 （V1+V3+V4）/3 X X （V1+V3）/2 （V2+V4）/2 （V1+V3）/2 （V2+V4）/2 X X X * * * * X X （V1+V2+V3）/3 （V1+V2+V3）/3 （V1+V2+V3）/3 V4 X X X * * * * X X X * * * * X X X X * * * * * ＝（Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４）／４（この場合には、
四つの交点すべてが短絡していると仮定している。）
四つの交点すべてが短絡していると仮定している。）
【００４１】制御器２８は、各駆動線１４および各ゲー
ト線１６に加えられる独特の電圧信号の表を備え、電気
光学式電圧測定システムからサンプル駆動線またはゲー
ト線での電圧測圧測定値を受け取る。制御器は次にサン
プル電圧を予測電圧の表と比較して欠陥の位置を確定す
る。上に説明したとおり、交差短絡の一定の組合せにつ
いて電圧測定値は同じになり、したがって短絡はこのよ
うな各組合せの各交点で指示される。
ト線１６に加えられる独特の電圧信号の表を備え、電気
光学式電圧測定システムからサンプル駆動線またはゲー
ト線での電圧測圧測定値を受け取る。制御器は次にサン
プル電圧を予測電圧の表と比較して欠陥の位置を確定す
る。上に説明したとおり、交差短絡の一定の組合せにつ
いて電圧測定値は同じになり、したがって短絡はこのよ
うな各組合せの各交点で指示される。
【００４２】開路欠陥の試験 次に開路欠陥試験について図２〜図５を参照して説明す
る。開路は、あまり普通ではないが、検出されることも
ある。開路試験は、区域検査について上に説明したもの
と同様の電気光学的構成を利用する。
る。開路は、あまり普通ではないが、検出されることも
ある。開路試験は、区域検査について上に説明したもの
と同様の電気光学的構成を利用する。
【００４３】開路試験中、制御器２８は、パネルインタ
ーフェース回路２２を抵抗モードに構成する。図３に示
すような非インターディジタルパネルの場合には、制御
器２８は、ＰＭＵ２６に、境界１７に沿う各駆動線パネ
ルインターフェース回路２２について第１の電圧信号
（すなわち、＋Ｖ）を偶数タップ線４６に、および接地
信号を奇数タップ線４８に、発生するよう指示する。偶
数駆動線の境界２１に沿うプローブ２４から遠い反対端
を次に電気光学的に監視する。第１の電圧信号レベルで
測定しない線には開路欠陥がある。次に奇数番駆動線を
第１の電圧信号を受けることにより試験し、これに続い
て偶数番ゲート線を、次に奇数番ゲート線を試験する。
図４に示すようなインターディジタルパネル１０′の場
合には、境界１７，１９，２１、および２３に沿うパネ
ルインターフェース回路に結合している線を非インター
ディジタルパネル１０の線を試験することについて述べ
たと同じ仕方で試験する。
ーフェース回路２２を抵抗モードに構成する。図３に示
すような非インターディジタルパネルの場合には、制御
器２８は、ＰＭＵ２６に、境界１７に沿う各駆動線パネ
ルインターフェース回路２２について第１の電圧信号
（すなわち、＋Ｖ）を偶数タップ線４６に、および接地
信号を奇数タップ線４８に、発生するよう指示する。偶
数駆動線の境界２１に沿うプローブ２４から遠い反対端
を次に電気光学的に監視する。第１の電圧信号レベルで
測定しない線には開路欠陥がある。次に奇数番駆動線を
第１の電圧信号を受けることにより試験し、これに続い
て偶数番ゲート線を、次に奇数番ゲート線を試験する。
図４に示すようなインターディジタルパネル１０′の場
合には、境界１７，１９，２１、および２３に沿うパネ
ルインターフェース回路に結合している線を非インター
ディジタルパネル１０の線を試験することについて述べ
たと同じ仕方で試験する。
【００４４】開路欠陥を精密な駆動線またはゲート線に
対して識別することにより、精密な位置を２進探索また
は像縁処理法を用いて決定することができる。
対して識別することにより、精密な位置を２進探索また
は像縁処理法を用いて決定することができる。
【００４５】画素検査試験 試験の最後の段は画素検査である。最初の二つの段に基
き交差短絡の位置を識別する。開放短絡の試験は、開路
の位置を対応する駆動線またはゲート線まで、恐らくは
その精密な位置まで、確定するように行われていること
もある。画素だけを試験するよう残しておく。
き交差短絡の位置を識別する。開放短絡の試験は、開路
の位置を対応する駆動線またはゲート線まで、恐らくは
その精密な位置まで、確定するように行われていること
もある。画素だけを試験するよう残しておく。
【００４６】画素試験は、電気光学センサ３２の境界内
のパネル領域を電気光学的に作像することにより行われ
る。２．５４センチ（１インチ）×２．５４センチ（１
インチ）の結晶の場合、パネル１０は２．５４センチ
（１インチ）×２．５４センチ（１インチ）の区域に分
割される。各区域を、試験区域内の画素を活性要素およ
び非活性要素も作るチェックボード状態にすることによ
り試験する。次に区域の像を作る。次にチェックボード
状態を、前の活性要素が今度は不活性になり、前の不活
性要素が今度は活性になるように逆にする。次に試験区
域を再び作像し、各要素の状態を前の状態と比較する。
状態を変えない要素には欠陥がある。
のパネル領域を電気光学的に作像することにより行われ
る。２．５４センチ（１インチ）×２．５４センチ（１
インチ）の結晶の場合、パネル１０は２．５４センチ
（１インチ）×２．５４センチ（１インチ）の区域に分
割される。各区域を、試験区域内の画素を活性要素およ
び非活性要素も作るチェックボード状態にすることによ
り試験する。次に区域の像を作る。次にチェックボード
状態を、前の活性要素が今度は不活性になり、前の不活
性要素が今度は活性になるように逆にする。次に試験区
域を再び作像し、各要素の状態を前の状態と比較する。
状態を変えない要素には欠陥がある。
【００４７】本発明の好適実施例を図解し、説明してき
たが、種々の代案，修正案、および同等案を使用するこ
とができる。たとえば、本発明をＬＣＤパネルの試験に
ついて説明したが、回路要素のアレイを有する他の装置
を試験することができる。それ故、前に述べた説明を本
発明の範囲を限定するものと取るべきではなく、本発明
の範囲は特許請求の範囲により規定される。
たが、種々の代案，修正案、および同等案を使用するこ
とができる。たとえば、本発明をＬＣＤパネルの試験に
ついて説明したが、回路要素のアレイを有する他の装置
を試験することができる。それ故、前に述べた説明を本
発明の範囲を限定するものと取るべきではなく、本発明
の範囲は特許請求の範囲により規定される。
【図１】試験中のＬＣＤパネルアレイまたはパネル（Ｐ
ＵＴ）の一区画を示すブロック図である。
ＵＴ）の一区画を示すブロック図である。
【図２】本発明の実施例による試験装置のブロック図で
ある。
ある。
【図３】非インターディジタルＬＣＤパネルの接触プロ
ーブの構成に結合されたＬＣＤパネルのブロック図であ
る。
ーブの構成に結合されたＬＣＤパネルのブロック図であ
る。
【図４】インターディジタルＬＣＤパネルの接触プロー
ブの構成に接続されたＬＣＤパネルのブロック図であ
る。
ブの構成に接続されたＬＣＤパネルのブロック図であ
る。
【図５】パネルインターフェース回路の概要図である。
【図６】試験区域に論理的に分割されたＬＣＤパネルを
示すブロック図である。
示すブロック図である。
【図７】他の組合せの試験区域に論理的に分割されたＬ
ＣＤパネルを示すブロック図である。
ＣＤパネルを示すブロック図である。
【図８】交差する駆動線およびゲート線のアレイを示
す、試験中のパネルの試験区域のブロック図である。
す、試験中のパネルの試験区域のブロック図である。
【図９】それぞれの電圧信号を受ける交差する１対の駆
動線およびゲート線を示す概要図である。
動線およびゲート線を示す概要図である。
１０ ＬＣＤパネル １２ 画素回路 １４ 駆動線 １６ ゲート線 ２０ 試験装置 ２２ インターフェース回路 ２４ プローブ ２６ 精密測定ユニット ２８ 試験制御器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ジェイ・ミラー アメリカ合衆国 94087 カリフォルニ ア州・サニーヴェイル・ロビア ドライ ブ・1091 (56)参考文献 特開 昭63−246783（ＪＰ，Ａ) 特開 平１−118780（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/13 G02F 1/136 G01R 31/02
Claims (2)
- 【請求項１】 複数の回路要素から成るパネルアレイを
試験する方法であって、各回路要素が１本の駆動線およ
び１本のゲート線によって形成された対に結合され、複
数の駆動線の各々が前記パネルの２つの対向する第１の
境界の一方に結合され、複数のゲート線の各々が前記パ
ネルの、前記第１の境界に隣接しかつ前記第１の境界と
直交する第２の境界に結合され、前記パネルが複数の試
験区域に論理的に分割可能である前記パネルアレイを試
験する方法において、 各試験区域が前記第１の境界に結合された一組の駆動線
と、前記第２の境界に結合された一組のゲート線とを有
する前記試験区域の内、交差短絡欠陥を有する試験区域
を識別する工程、 前 記試験区域内の各回路要素と個別に物理的接続を行う
ことなく、識別された試験区域の１つを検査し、第１の
電圧信号を識別された試験区域の前記一組の駆動線に入
力すると共に前記第１の電圧信号とは区別し得る第２の
電圧信号を前記識別された試験区域の前記一組のゲート
線に入力することにより、前記一組の駆動線の各駆動線
について電圧映像法で前記各駆動線沿いの電圧を電気光
学的にサンプルし、このサンプルした電圧と前記第１の
電圧信号との差が電気光学的にサンプルした駆動線に沿
う欠陥の存在を示すと共に前記一組のゲート線の各ゲー
ト線について前記各ゲート線沿いの電圧を電気光学的に
サンプルし、このサンプルした電圧と前記第２の電圧信
号との差が電気光学的にサンプルしたゲート線に沿う欠
陥の存在を示すことで前記識別された試験区域内の前記
交差短絡欠陥の位置を識別する工程、および ２本以上の
駆動線およびゲート線の各々に欠陥が有ると識別された
場合に前記欠陥位置識別工程を反復し、実際の欠陥を識
別するとともに虚妄の欠陥を排除する工程からなること
を特徴とする試験方法。 - 【請求項２】 第１の方向を向く駆動線と、前記第１の
方向と直交する第２の方向を向き行列交差するゲート線
とを備えたパネルアレイを試験する方法であって、 一組の単調に変化する電圧を一組の前記駆動線と一組の
前記ゲート線とに印加すること、 前記変化する電圧を電気光学的に測定すること、および
前記電気光学的に測定した電圧を予測電圧信号と比較す
ることにより欠陥位置を確定することから成ることを特
徴とする試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US618,183 | 1990-11-26 | ||
| US07/618,183 US5285150A (en) | 1990-11-26 | 1990-11-26 | Method and apparatus for testing LCD panel array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0643415A JPH0643415A (ja) | 1994-02-18 |
| JP3143714B2 true JP3143714B2 (ja) | 2001-03-07 |
Family
ID=24476655
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03262652A Expired - Fee Related JP3143714B2 (ja) | 1990-11-26 | 1991-09-17 | Ｌｃｄパネルアレイの試験方法 |
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| Country | Link |
|---|---|
| US (2) | US5285150A (ja) |
| JP (1) | JP3143714B2 (ja) |
| KR (1) | KR920010309A (ja) |
| IE (1) | IE914092A1 (ja) |
| WO (1) | WO1992009900A1 (ja) |
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