JP3143913B2 - データセパレータ - Google Patents
データセパレータInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、外部からのリードデータ信号をデータパ
ルスとクロックパルスに分離するウインドゥ信号を発生
するデータセパレータに関する。
ルスとクロックパルスに分離するウインドゥ信号を発生
するデータセパレータに関する。
［従来の技術］ 一般に、FDC（フロッピーディスクコントローラ）で
はFDDから送られて来るMFM記録方式のリードデータ信号
をクロックパルスとデータパルスに分離する為に、リー
ドデータ信号の周波数変化に追従するウィンドゥ信号を
発生するFDD用データセパレータを必要とする。
はFDDから送られて来るMFM記録方式のリードデータ信号
をクロックパルスとデータパルスに分離する為に、リー
ドデータ信号の周波数変化に追従するウィンドゥ信号を
発生するFDD用データセパレータを必要とする。
このデータセパレータは一般にアナログVFO（可変周
波数発生器）を用いてウィンドゥ信号を発生させるが、
このアナログVFOデータセパレータは、温度によってフ
ィルタ特性が変わるなどの外部環境の影響を受け易く、
外付け部品（抵抗、コンデンサ）を必要とする等の欠点
があった。
波数発生器）を用いてウィンドゥ信号を発生させるが、
このアナログVFOデータセパレータは、温度によってフ
ィルタ特性が変わるなどの外部環境の影響を受け易く、
外付け部品（抵抗、コンデンサ）を必要とする等の欠点
があった。
そこで、近年、論理回路のみで構成したデジタルVFO
データセパレータが知られている。
データセパレータが知られている。
この種のデータセパレータは第８図に示す如く、位相
比較回路１、バイアス発生回路２、デジタルVFO3、デー
タセパレート回路４を有し、リードデータ信号の周波数
変化に追従するウィンドゥ信号を発生させる為に、位相
比較回路１は第９図に示す如くウィンドゥ信号の半周期
の中心と、リードデータ信号との位相差を検出し、この
位相差でバイアス発生回路２のバイアス値を変化させ、
このバイアス値をもってデジタルVFO3の発振周波数を制
御し、このデジタルVFO3の出力をウィンドゥ信号として
位相比較回路１にフィードバックするPLL構成となって
いる。
比較回路１、バイアス発生回路２、デジタルVFO3、デー
タセパレート回路４を有し、リードデータ信号の周波数
変化に追従するウィンドゥ信号を発生させる為に、位相
比較回路１は第９図に示す如くウィンドゥ信号の半周期
の中心と、リードデータ信号との位相差を検出し、この
位相差でバイアス発生回路２のバイアス値を変化させ、
このバイアス値をもってデジタルVFO3の発振周波数を制
御し、このデジタルVFO3の出力をウィンドゥ信号として
位相比較回路１にフィードバックするPLL構成となって
いる。
このように構成されたデータセパレータにおいては、
デジタルVFO3の発振周波数を制御することにより、リー
ドデータ信号にロック（同期）した正確なウィンドゥ信
号が得られる。
デジタルVFO3の発振周波数を制御することにより、リー
ドデータ信号にロック（同期）した正確なウィンドゥ信
号が得られる。
ところで、FDDで一般に使用されているシフトセクタ
方式のフォーマットでは、第10図に示す如くIDフィール
ド、データフィールドの先頭にそれぞれシンク（SYNC）
フィールドがあり、このシンクフィールドは“00"デー
タで構成されている為、クロックパルスのみで等間隔
（3.5インチ2DD、MFM記録方式では4us）のパルス列とな
る。このため、前後パルスからの干渉が等しくなり、そ
れらの合成波形のピーク部分においてはピークシフトと
呼ばれる“ずれ”は生じない。したがって、このシンク
フィールドのパルス列にクロックさせれば、すばやくロ
ックインし、正確なウィンドゥ信号が得られる。
方式のフォーマットでは、第10図に示す如くIDフィール
ド、データフィールドの先頭にそれぞれシンク（SYNC）
フィールドがあり、このシンクフィールドは“00"デー
タで構成されている為、クロックパルスのみで等間隔
（3.5インチ2DD、MFM記録方式では4us）のパルス列とな
る。このため、前後パルスからの干渉が等しくなり、そ
れらの合成波形のピーク部分においてはピークシフトと
呼ばれる“ずれ”は生じない。したがって、このシンク
フィールドのパルス列にクロックさせれば、すばやくロ
ックインし、正確なウィンドゥ信号が得られる。
［発明が解決しようとする課題］ このようにウィンドゥ信号をシンクフィールドのパル
ス列にロックさせれば、ウィンドゥ信号をリードデータ
信号に対して迅速に追従させることが可能となるが、従
来においてはそれ以上の高速追従までも期待できるもの
ではなかった。
ス列にロックさせれば、ウィンドゥ信号をリードデータ
信号に対して迅速に追従させることが可能となるが、従
来においてはそれ以上の高速追従までも期待できるもの
ではなかった。
この原因は、リードデータ信号とウィンドゥ信号との
位相差のみによってデジタルVFOの発振周波数を制御す
ることにあると考えられる。
位相差のみによってデジタルVFOの発振周波数を制御す
ることにあると考えられる。
してみれば、リードデータ信号のうちシンクフィール
ドの期間内において、リードデータ信号とウィンドゥ信
号との位相差の他に、リードデータ信号の周期をも考慮
してデジタルVFOの発振周波数を制御できれば、ウィン
ドゥ信号の高速追従が可能となることは明らかである。
ドの期間内において、リードデータ信号とウィンドゥ信
号との位相差の他に、リードデータ信号の周期をも考慮
してデジタルVFOの発振周波数を制御できれば、ウィン
ドゥ信号の高速追従が可能となることは明らかである。
この発明の課題は、リードデータ信号のうちシンクフ
ィールドの期間内において、リードデータ信号とウィン
ドゥ信号との位相差の他に、リードデータ信号の周期を
も考慮してデジタルVFOの発振周波数を制御できるよう
にすることにある。
ィールドの期間内において、リードデータ信号とウィン
ドゥ信号との位相差の他に、リードデータ信号の周期を
も考慮してデジタルVFOの発振周波数を制御できるよう
にすることにある。
［課題を解決するための手段］ 本発明の手段は次の通りである。
外部からのリードデータ信号をデータパルスとクロッ
クパルスに分離する為のウインドウ信号を発生するデー
タセパレータであって、 前記リードデータ信号の周期を測定する周期測定回路
と、 前記ウインドウ信号に対する前記リードデータ信号の
位相が、同位相または進み位相または遅れ位相のいずれ
であるかを検出する位相検出回路と、 前記位相検出回路により進み位相または遅れ位相が検
出された場合に、その位相の進み量または遅れ量によら
ずに前記イウンドウ信号の周期を定められた長さだけ補
正する指示を行う補正指示回路と、 前記補正指示回路による補正指示に基づいて、前記周
期測定回路により測定されたリードデータ信号の周期を
前記定められた長さだけ補正した周期のウインドウ信号
を発生するウインドウ信号発生回路と、 を具備するようにしたことを特徴とする。
クパルスに分離する為のウインドウ信号を発生するデー
タセパレータであって、 前記リードデータ信号の周期を測定する周期測定回路
と、 前記ウインドウ信号に対する前記リードデータ信号の
位相が、同位相または進み位相または遅れ位相のいずれ
であるかを検出する位相検出回路と、 前記位相検出回路により進み位相または遅れ位相が検
出された場合に、その位相の進み量または遅れ量によら
ずに前記イウンドウ信号の周期を定められた長さだけ補
正する指示を行う補正指示回路と、 前記補正指示回路による補正指示に基づいて、前記周
期測定回路により測定されたリードデータ信号の周期を
前記定められた長さだけ補正した周期のウインドウ信号
を発生するウインドウ信号発生回路と、 を具備するようにしたことを特徴とする。
［実施例］ 以下、第１図〜第７図を参照して一実施例を説明す
る。
る。
第１図はFDD用データセパレータのブロック構成図で
ある。
ある。
FDD用データセパレータは発振器11、同期回路12、高
速追従回路13、データセパレート回路14を有し、また、
高速追従回路13は位相比較回路13−１、周期測定回路13
−２、バイアス値発生回路13−３、デジタルVFO13−４
を有する構成となっている。
速追従回路13、データセパレート回路14を有し、また、
高速追従回路13は位相比較回路13−１、周期測定回路13
−２、バイアス値発生回路13−３、デジタルVFO13−４
を有する構成となっている。
発振器11は16MHzの基本クロック信号CLKを発振出力
し、同期回路12、位相比較回路13−１、周期測定回路13
−２、デジタルVFO13−４、データセパレート回路14に
与える。
し、同期回路12、位相比較回路13−１、周期測定回路13
−２、デジタルVFO13−４、データセパレート回路14に
与える。
同期回路12にはFDDから送られて来るリードデータ信
号RDが入力されており、このリードデータ信号RDは基本
クロック信号CLKに同期され、基本クロック１周期（62.
5ns）分の幅を持つパルス信号DATAとして位相比較回路1
3−１、周期測定回路13−２、データセパレート回路14
に与えられる。
号RDが入力されており、このリードデータ信号RDは基本
クロック信号CLKに同期され、基本クロック１周期（62.
5ns）分の幅を持つパルス信号DATAとして位相比較回路1
3−１、周期測定回路13−２、データセパレート回路14
に与えられる。
位相比較回路13−１はこのパルス信号DATAとデジタル
VFO13−４から出力されるウィンドゥ信号WDの半周期の
信号Q4との位相比較を行い、その結果、パルス信号DAT
A、つまり、リードデータ信号RDが遅れ位相の場合には
ローレベルの＋／−信号を出力し、進み位相の場合には
ハイレベルの＋／−信号を出力してバイアス値発生回路
13−３に与えられると共に、演算制御信号ADCKを出力し
てバイアス値発生回路13−３に与える。
VFO13−４から出力されるウィンドゥ信号WDの半周期の
信号Q4との位相比較を行い、その結果、パルス信号DAT
A、つまり、リードデータ信号RDが遅れ位相の場合には
ローレベルの＋／−信号を出力し、進み位相の場合には
ハイレベルの＋／−信号を出力してバイアス値発生回路
13−３に与えられると共に、演算制御信号ADCKを出力し
てバイアス値発生回路13−３に与える。
周期測定回路13−２はパルス信号DATAが入力される毎
にその周期を測定し、予め決められている基準周期（4u
s）との差分値を基本クロック１周期（62.5ns）を重み
とする５ビットデータF0〜F4として出力し、バイアス値
発生回路13−３に与える。
にその周期を測定し、予め決められている基準周期（4u
s）との差分値を基本クロック１周期（62.5ns）を重み
とする５ビットデータF0〜F4として出力し、バイアス値
発生回路13−３に与える。
バイアス値発生回路13−３は位相比較回路13−１から
演算制御信号ADKEが入力された時、位相比較回路13−１
からの＋／−信号に応じて周期測定回路13−２の出力デ
ータF0〜F4を補正してバイアス値D0〜D4として出力し、
デジタルVFO13−４に与える。この場合、バイアス値発
生回路13−３は位相比較回路13−１からの＋／−信号が
ローレベルの時、周期測定回路13−２の出力データF0〜
F4に「１」を加算し、また＋／−信号がハイレベルの
時、周期測定回路13−２の出力データF0〜F4から「１」
を減算することによってデータF0〜F4の補正を行う。
演算制御信号ADKEが入力された時、位相比較回路13−１
からの＋／−信号に応じて周期測定回路13−２の出力デ
ータF0〜F4を補正してバイアス値D0〜D4として出力し、
デジタルVFO13−４に与える。この場合、バイアス値発
生回路13−３は位相比較回路13−１からの＋／−信号が
ローレベルの時、周期測定回路13−２の出力データF0〜
F4に「１」を加算し、また＋／−信号がハイレベルの
時、周期測定回路13−２の出力データF0〜F4から「１」
を減算することによってデータF0〜F4の補正を行う。
デジタルVFO13−４はロード付きバイナリカウンタ等
を有する構成で、その６ビットQ0〜Q5のうちビット出力
Q5はバイアス値発生回路13−３からのバイアス値D0〜D4
に応じた周波数のウィンドゥ信号として出力し、またビ
ット出力Q4はウィンドゥ信号の半周期の信号（ウィンド
ゥ半周期信号）として出力する。ここで、ウィンドゥ信
号はデータセパレート回路14等に与えられ、またウィン
ドゥ半周期信号Q4はフィードバック信号として同期回路
12に送られる。
を有する構成で、その６ビットQ0〜Q5のうちビット出力
Q5はバイアス値発生回路13−３からのバイアス値D0〜D4
に応じた周波数のウィンドゥ信号として出力し、またビ
ット出力Q4はウィンドゥ信号の半周期の信号（ウィンド
ゥ半周期信号）として出力する。ここで、ウィンドゥ信
号はデータセパレート回路14等に与えられ、またウィン
ドゥ半周期信号Q4はフィードバック信号として同期回路
12に送られる。
なお、データセパレート回路14は同期回路12からのパ
ルス信号DATAをデジタルVFO13−４からのウィンドゥ信
号に基づいてデータパルスDPとクロックパルスCPに分離
するものである。
ルス信号DATAをデジタルVFO13−４からのウィンドゥ信
号に基づいてデータパルスDPとクロックパルスCPに分離
するものである。
次に、本実施例の動作を第２図〜第７図を参照して説
明する。
明する。
いま、FDDから送られて来るリードデータ信号RDのう
ちそのシンクフィールドの期間内において、等間隔のパ
ルス列が送られて来たものとする。
ちそのシンクフィールドの期間内において、等間隔のパ
ルス列が送られて来たものとする。
この場合、リードデータ信号RDは同期回路12によって
基本クロック信号CLKに同期され、基本クロック１周期
分の幅を持つパルス信号DATAとしてデータセパレート回
路14の他、位相比較回路13−１、周期測定回路13−２に
も送られる。
基本クロック信号CLKに同期され、基本クロック１周期
分の幅を持つパルス信号DATAとしてデータセパレート回
路14の他、位相比較回路13−１、周期測定回路13−２に
も送られる。
すると、位相比較回路13−１は第２図のタイムチャー
トに示す如く動作する。
トに示す如く動作する。
位相比較回路13−１ではこのパルス信号DATAの立ち上
がりとデジタルVFO13−４から出力されるウィンドゥ半
周期信号Q4の立ち上がりとを比較し、それらの位相比較
を行う。その結果、第２図Ａに示す如く、パルス信号DA
TA（リードデータ信号RD）がウィンドゥ半周期信号Q4に
対して遅れ位相の場合、位相比較回路13−１はその検出
に同期して＋／−信号をローレベルとし、またウィンド
ゥ半周期信号Q4の立ち下がりに同期してワンショットパ
ルスの演算制御信号ADCKを出力する。
がりとデジタルVFO13−４から出力されるウィンドゥ半
周期信号Q4の立ち上がりとを比較し、それらの位相比較
を行う。その結果、第２図Ａに示す如く、パルス信号DA
TA（リードデータ信号RD）がウィンドゥ半周期信号Q4に
対して遅れ位相の場合、位相比較回路13−１はその検出
に同期して＋／−信号をローレベルとし、またウィンド
ゥ半周期信号Q4の立ち下がりに同期してワンショットパ
ルスの演算制御信号ADCKを出力する。
また、第２図Ｂに示す如く、パルス信号DATAがウィン
ドゥ半周期信号Q4に対して進み位相の場合、位相比較回
路13−１はその検出に同期して＋／−信号をハイレベル
とし、またウィンドゥ半周期信号Q4の立ち下がりに同期
してワンショットパルスの演算制御信号ADCKを出力す
る。
ドゥ半周期信号Q4に対して進み位相の場合、位相比較回
路13−１はその検出に同期して＋／−信号をハイレベル
とし、またウィンドゥ半周期信号Q4の立ち下がりに同期
してワンショットパルスの演算制御信号ADCKを出力す
る。
なお、パルス信号DATAとウィンドゥ半周期信号Q4との
位相が同期している場合には演算制御信号ADCKの出力は
得られない（第２図Ｃ参照）。
位相が同期している場合には演算制御信号ADCKの出力は
得られない（第２図Ｃ参照）。
一方、周期測定回路13−２は第３図のタイムチャート
に示す如く動作する。
に示す如く動作する。
周期測定回路13−２はパルス信号DATAが来る毎にその
周期を測定し、基準周期との差を基本クロック１周期を
重みとするデータF0〜F4を出力する。例えば、周期測定
回路13−２は測定周期が基準同期と等しい場合（基準周
期＝4us）には、データF0〜F4として「00H（16進表現、
以下同じ）」を出力する。また、第３図Ｂに示す如く、
測定周期が基本周期に対して基本クロック１周期分大き
い場合（気温周期＋１＝4us＋62.5ns）にはデータF0〜F
4として「01H」を出力する。逆に、第３図Ｃに示す如
く、測定周期から基準周期に対して基本クロック１周期
分小さい場合（基準周期−１＝4us−62.5ns）には、デ
ータF0〜F4として「1FH」を出力する。
周期を測定し、基準周期との差を基本クロック１周期を
重みとするデータF0〜F4を出力する。例えば、周期測定
回路13−２は測定周期が基準同期と等しい場合（基準周
期＝4us）には、データF0〜F4として「00H（16進表現、
以下同じ）」を出力する。また、第３図Ｂに示す如く、
測定周期が基本周期に対して基本クロック１周期分大き
い場合（気温周期＋１＝4us＋62.5ns）にはデータF0〜F
4として「01H」を出力する。逆に、第３図Ｃに示す如
く、測定周期から基準周期に対して基本クロック１周期
分小さい場合（基準周期−１＝4us−62.5ns）には、デ
ータF0〜F4として「1FH」を出力する。
第４図は基準周期に対する差分値とそれに対応して出
力されるデータF0〜F4との関係を示し、差分値「±０」
を中心に差分値「−15」から「＋15」までの範囲内にお
けるデータF0〜F4の出力状態を示している。
力されるデータF0〜F4との関係を示し、差分値「±０」
を中心に差分値「−15」から「＋15」までの範囲内にお
けるデータF0〜F4の出力状態を示している。
しかして、バイアス値発生回路13−３は位相比較回路
13−１からの＋／−信号および演算制御信号ADCKに応じ
て周期測定回路13−２の出力データF0〜F4に補正を加
え、その値をバイアス値D0〜D4としてデジタルVFO13−
４に与える。
13−１からの＋／−信号および演算制御信号ADCKに応じ
て周期測定回路13−２の出力データF0〜F4に補正を加
え、その値をバイアス値D0〜D4としてデジタルVFO13−
４に与える。
第５図はバイアス値発生回路13−３の動作を示したタ
イムチャートで、周期測定回路13−２からデータF0〜F4
として「00H」が出力された場合を例に示している。な
お、周期測定回路13−２から「00H」のデータが出力さ
れるのは、上述した如く、測定周期と基準周期とが等し
い場合である。
イムチャートで、周期測定回路13−２からデータF0〜F4
として「00H」が出力された場合を例に示している。な
お、周期測定回路13−２から「00H」のデータが出力さ
れるのは、上述した如く、測定周期と基準周期とが等し
い場合である。
先ず、ウィンドゥ半周期信号Q4に対してパルス信号DA
TAが遅れ位相の場合、位相比較回路13−１からの＋／−
信号はローレベルとなり、位相比較回路13−１からは演
算制御信号ADCKが出力されるので、バイアス値発生回路
13−３は第５図Ａに示す如く、周期測定回路13−２の出
力値「00H」を演算制御信号ADCKの出力タイミングに応
答して「＋１」し、その値「01H」をバイアス値D0〜D4
としてデジタルVFO13−４に与える。
TAが遅れ位相の場合、位相比較回路13−１からの＋／−
信号はローレベルとなり、位相比較回路13−１からは演
算制御信号ADCKが出力されるので、バイアス値発生回路
13−３は第５図Ａに示す如く、周期測定回路13−２の出
力値「00H」を演算制御信号ADCKの出力タイミングに応
答して「＋１」し、その値「01H」をバイアス値D0〜D4
としてデジタルVFO13−４に与える。
また、ウィンドゥ半周期信号Q4に対してパルス信号DA
TAが進み位相の場合、位相比較回路13−１からの＋／−
信号はハイレベルとなり、位相比較回路13−１からは演
算制御信号ADCKが出力されるので、バイアス値発生回路
13−３は第５図Ｂに示す如く、周期測定回路13−２の出
力値「00H」を演算制御信号ADCKの出力タイミングに応
答して「−１」し、その値「FFH」をバイアス値D0〜D4
としてデジタルVFO13−４に与える。
TAが進み位相の場合、位相比較回路13−１からの＋／−
信号はハイレベルとなり、位相比較回路13−１からは演
算制御信号ADCKが出力されるので、バイアス値発生回路
13−３は第５図Ｂに示す如く、周期測定回路13−２の出
力値「00H」を演算制御信号ADCKの出力タイミングに応
答して「−１」し、その値「FFH」をバイアス値D0〜D4
としてデジタルVFO13−４に与える。
なお、ウィンドゥ半周期信号Q4に対してパルス信号DA
TAの位相が同期している場合には位相比較回路13−１か
ら演算制御信号ADCKの出力は得られないので、バイアス
値発生回路13−３は第５図Ｃに示す如く周期測定回路13
−２の出力値「00H」をそのままバイアス値D0〜D4とし
てデジタルVFO13−４に与える。
TAの位相が同期している場合には位相比較回路13−１か
ら演算制御信号ADCKの出力は得られないので、バイアス
値発生回路13−３は第５図Ｃに示す如く周期測定回路13
−２の出力値「00H」をそのままバイアス値D0〜D4とし
てデジタルVFO13−４に与える。
これによって、デジタルVFO13−４はバイアス値発生
回路13−３からのデータD0〜D4に応じた周波数のウィン
ドゥ信号を発生してデータセパレート回路14等に与える
と共にウィンドゥ半周期信号Q4を発生して位相比較回路
13−１にフィードバック信号として与える。
回路13−３からのデータD0〜D4に応じた周波数のウィン
ドゥ信号を発生してデータセパレート回路14等に与える
と共にウィンドゥ半周期信号Q4を発生して位相比較回路
13−１にフィードバック信号として与える。
第６図および第７図はバイアス値D0〜D4として「0000
0」を基準値として場合に、その変化量に応じて変遷す
るウィンドゥ信号およびウィンドゥ半周期信号Q4の出力
状態を示し、第６図はバイアス値の変化量が基準値に対
してプラス「１」ずつ増加してゆく場合、第７図はバイ
アス値の変化量が基準値に対してマイナス「１」ずつ減
少してゆく場合を示している。
0」を基準値として場合に、その変化量に応じて変遷す
るウィンドゥ信号およびウィンドゥ半周期信号Q4の出力
状態を示し、第６図はバイアス値の変化量が基準値に対
してプラス「１」ずつ増加してゆく場合、第７図はバイ
アス値の変化量が基準値に対してマイナス「１」ずつ減
少してゆく場合を示している。
ここで、ウィンドゥ信号の基準周期（4us）は16MHzの
基本クロック信号CLKに換算して64クロックに相当し、
したがってウィンドゥ半周期信号Q4の１周期は32クロッ
ク、その1/2周期は16クロックに相当しているが、バイ
アス値の基準値に対する変化量に応じてウィンドゥ信号
１周期内のクロック数は図示の如く増減する。この際、
デジタルVFO13−４はウィンドゥ信号およびウィンドゥ
半周期信号Q4のデューティ比50％をほぼくずすことな
く、バイアス値D0〜D4の変化量に対して基本クロック１
周期の精度でウィンドゥ信号およびウィンドゥ半周期信
号Q4の周期（クロック数）を増減させる。
基本クロック信号CLKに換算して64クロックに相当し、
したがってウィンドゥ半周期信号Q4の１周期は32クロッ
ク、その1/2周期は16クロックに相当しているが、バイ
アス値の基準値に対する変化量に応じてウィンドゥ信号
１周期内のクロック数は図示の如く増減する。この際、
デジタルVFO13−４はウィンドゥ信号およびウィンドゥ
半周期信号Q4のデューティ比50％をほぼくずすことな
く、バイアス値D0〜D4の変化量に対して基本クロック１
周期の精度でウィンドゥ信号およびウィンドゥ半周期信
号Q4の周期（クロック数）を増減させる。
この様に高速追従回路13はリードデータ信号のうちシ
ンクフィールドの期間内において１周期毎に上述の動作
を繰り返す。
ンクフィールドの期間内において１周期毎に上述の動作
を繰り返す。
［発明の効果］ 本発明によれば、リードデータ信号の周期が変動した
場合には、リードデータ信号の測定後に直ちにウインド
ウ信号の周期をリードデータ信号の周期の近辺に合わせ
ることができ、また、リードデータ信号とウインドウ信
号との位相がずれている場合には、定められた長さによ
りウインドウ信号の周期を微調整し、周波数のずれ量を
一定範囲内に保ったままで徐々にウインドウ信号とリー
ドデータ信号との位相を合わせていくことができ、ウイ
ンドウ信号の高速追従性と安定性を両立させることがで
きる。
場合には、リードデータ信号の測定後に直ちにウインド
ウ信号の周期をリードデータ信号の周期の近辺に合わせ
ることができ、また、リードデータ信号とウインドウ信
号との位相がずれている場合には、定められた長さによ
りウインドウ信号の周期を微調整し、周波数のずれ量を
一定範囲内に保ったままで徐々にウインドウ信号とリー
ドデータ信号との位相を合わせていくことができ、ウイ
ンドウ信号の高速追従性と安定性を両立させることがで
きる。
第１図〜第７図は実施例を示し、第１図はFDD用データ
セパレータのブロック構成図、第２図は位相比較回路13
−１の動作を説明する為のタイムチャート、第３図は周
期測定回路13−２の動作を説明する為のタイムチャー
ト、第４図は周期測定回路13−２において基準周期に対
する差分値と出力データF0〜F4の関係を示した図、第５
図はバイアス値発生回路13−３の動作を説明する為のタ
イムチャート、第６図はバイアス値がその基準値に対し
て増加してゆくことにより変遷するウィンドゥ信号等の
出力状態を示した図、第７図はバイアス値がその基準値
に対して減少してゆくことにより変遷するウィンドゥ信
号等の出力状態を示した図、第８図〜第10図は従来例を
説明する為の図で、第８図は従来におけるFDD用データ
セパレータのブロック構成図、第９図はリードデータ信
号とウィンドゥ信号との位相差を説明する為の図、第10
図はシンクフィールドを説明する為の図である。 11……発振器、12……同期回路、13……高速追従回路、
13−１……位相比較回路、13−２……周期測定回路、13
−３……バイアス値発生回路、13−４……デジタルVF
O、14……データセパレート回路。
セパレータのブロック構成図、第２図は位相比較回路13
−１の動作を説明する為のタイムチャート、第３図は周
期測定回路13−２の動作を説明する為のタイムチャー
ト、第４図は周期測定回路13−２において基準周期に対
する差分値と出力データF0〜F4の関係を示した図、第５
図はバイアス値発生回路13−３の動作を説明する為のタ
イムチャート、第６図はバイアス値がその基準値に対し
て増加してゆくことにより変遷するウィンドゥ信号等の
出力状態を示した図、第７図はバイアス値がその基準値
に対して減少してゆくことにより変遷するウィンドゥ信
号等の出力状態を示した図、第８図〜第10図は従来例を
説明する為の図で、第８図は従来におけるFDD用データ
セパレータのブロック構成図、第９図はリードデータ信
号とウィンドゥ信号との位相差を説明する為の図、第10
図はシンクフィールドを説明する為の図である。 11……発振器、12……同期回路、13……高速追従回路、
13−１……位相比較回路、13−２……周期測定回路、13
−３……バイアス値発生回路、13−４……デジタルVF
O、14……データセパレート回路。
Claims (1)
- 【請求項１】外部からのリードデータ信号をデータパル
スとクロックパルスに分離する為のウインドウ信号を発
生するデータセパレータであって、 前記リードデータ信号の周期を測定する周期測定回路
と、 前記ウインドウ信号に対する前記リードデータ信号の位
相が、同位相または進み位相または遅れ位相のいずれで
あるかを検出する位相検出回路と、 前記位相検出回路により進み位相または遅れ位相が検出
された場合に、その位相の進み量または遅れ量によらず
に前記ウインドウ信号の周期を定められた長さだけ補正
する指示を行う補正指示回路と、 前記補正指示回路による補正指示に基づいて、前記周期
測定回路により測定されたリードデータ信号の周期を前
記定められた長さだけ補正した周期のウインドウ信号を
発生するウインドウ信号発生回路と、 を具備したことを特徴とするデータセパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02246206A JP3143913B2 (ja) | 1990-09-18 | 1990-09-18 | データセパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02246206A JP3143913B2 (ja) | 1990-09-18 | 1990-09-18 | データセパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04125862A JPH04125862A (ja) | 1992-04-27 |
| JP3143913B2 true JP3143913B2 (ja) | 2001-03-07 |
Family
ID=17145098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02246206A Expired - Fee Related JP3143913B2 (ja) | 1990-09-18 | 1990-09-18 | データセパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3143913B2 (ja) |
-
1990
- 1990-09-18 JP JP02246206A patent/JP3143913B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04125862A (ja) | 1992-04-27 |
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Legal Events
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Free format text: PAYMENT UNTIL: 20090105 Year of fee payment: 8 |
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