JP3147078B2 - Fec符号語のダミービット除去装置及び符号化装置 - Google Patents
Fec符号語のダミービット除去装置及び符号化装置Info
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0041—Arrangements at the transmitter end
- H04L1/0042—Encoding specially adapted to other signal generation operation, e.g. in order to reduce transmit distortions, jitter, or to improve signal shape
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【0001】
【産業上の利用分野】本発明は海底ケーブルシステムで
伝送されるFEC符号に付加されるダミービットを削除
するダミービット除去装置に関する。
伝送されるFEC符号に付加されるダミービットを削除
するダミービット除去装置に関する。
【0002】
【従来の技術】従来の海底ケーブルシステムにおいて、
入力された光信号を基にリードソロモン符号であるFE
C符号を生成するための処理回路は、構成を簡素化する
ためにダミービットを付加している。
入力された光信号を基にリードソロモン符号であるFE
C符号を生成するための処理回路は、構成を簡素化する
ためにダミービットを付加している。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
方式によりダミービットを付加すると、伝送路のビット
レートが増加してしまう。ビットレートが増加すると、
伝送路での損失が増大して、これを補償するために中継
器を増やすなどの工夫が必要であった。
方式によりダミービットを付加すると、伝送路のビット
レートが増加してしまう。ビットレートが増加すると、
伝送路での損失が増大して、これを補償するために中継
器を増やすなどの工夫が必要であった。
【0004】本発明は、海底ケーブルシステムで伝送さ
れるFEC符号に付加されるダミービットを除去するダ
ミービット除去装置を提供することを目的とする。
れるFEC符号に付加されるダミービットを除去するダ
ミービット除去装置を提供することを目的とする。
【0005】
【課題を解決するための手段】本発明によるダミービッ
ト除去装置は、光信号を電気信号であるデータに変換す
る手段と、前記データをデマルチプレクスするデマルチ
プレクサと、前記デマルチプレクスされたデータを入力
し該デマルチプレクスされたデータにパリティを付加し
たFEC符号とダミービットとを出力する符号化手段
と、該符号化手段の出力をマルチプレクスするマルチプ
レクサと、該マルチプレクサの出力を光信号に変換する
手段とを備え且つ海底ケーブルシステムに組み込まれる
符号化装置で使用され、前記符号化手段と前記マルチプ
レクサとの間に挿入され、前記ダミービットのみを除去
することを特徴とする。
ト除去装置は、光信号を電気信号であるデータに変換す
る手段と、前記データをデマルチプレクスするデマルチ
プレクサと、前記デマルチプレクスされたデータを入力
し該デマルチプレクスされたデータにパリティを付加し
たFEC符号とダミービットとを出力する符号化手段
と、該符号化手段の出力をマルチプレクスするマルチプ
レクサと、該マルチプレクサの出力を光信号に変換する
手段とを備え且つ海底ケーブルシステムに組み込まれる
符号化装置で使用され、前記符号化手段と前記マルチプ
レクサとの間に挿入され、前記ダミービットのみを除去
することを特徴とする。
【0006】本発明による符号化装置は、光信号を電気
信号であるデータに変換する手段と、前記データをデマ
ルチプレクスするデマルチプレクサと、前記デマルチプ
レクスされたデータを入力し該デマルチプレクスされた
データにパリティを付加したFEC符号とダミービット
とを出力する符号化手段と、前記符号化手段の出力から
前記ダミービットのみを除去して出力するダミービット
除去手段と、該ダミービット除去手段の出力をマルチプ
レクスするマルチプレクサと、該マルチプレクサの出力
を光信号に変換する手段とを備え且つ海底ケーブルシス
テムに組み込まれることを特徴とする。
信号であるデータに変換する手段と、前記データをデマ
ルチプレクスするデマルチプレクサと、前記デマルチプ
レクスされたデータを入力し該デマルチプレクスされた
データにパリティを付加したFEC符号とダミービット
とを出力する符号化手段と、前記符号化手段の出力から
前記ダミービットのみを除去して出力するダミービット
除去手段と、該ダミービット除去手段の出力をマルチプ
レクスするマルチプレクサと、該マルチプレクサの出力
を光信号に変換する手段とを備え且つ海底ケーブルシス
テムに組み込まれることを特徴とする。
【0007】本発明による符号化装置は、入力データに
パリティを付加したFEC符号語とFEC符号化簡略化
のためのダミービットとを連続して出力する符号化手段
と、前記FEC信号と前記ダミービットとを入力して、
前記ダミービットのみを削除して、前記FEC符号を出
力するダミービット削除手段と、を備えることを特徴と
する。
パリティを付加したFEC符号語とFEC符号化簡略化
のためのダミービットとを連続して出力する符号化手段
と、前記FEC信号と前記ダミービットとを入力して、
前記ダミービットのみを削除して、前記FEC符号を出
力するダミービット削除手段と、を備えることを特徴と
する。
【0008】
【発明の実施の形態】図1は本発明の実施形態によるダ
ミービット除去装置を含むFEC符号生成装置の構成を
示すブロック図である。2.4G光信号は2.5G O
R(1)へ入力され、DMUX(2)、FEC COD(3)、
変換回路(4)、MUX(5)を経て、2.6Gとして2.
6G OS(6)から出力される。一方、前述の回路群を
動作させるクロック信号は1/N分周器(7)を経て、P
LL1 (8)、PLL2 (9)からからFEC COD
(3)、変換回路(4)、MUX(5)および2.6G OS
(6)へ供給されている。
ミービット除去装置を含むFEC符号生成装置の構成を
示すブロック図である。2.4G光信号は2.5G O
R(1)へ入力され、DMUX(2)、FEC COD(3)、
変換回路(4)、MUX(5)を経て、2.6Gとして2.
6G OS(6)から出力される。一方、前述の回路群を
動作させるクロック信号は1/N分周器(7)を経て、P
LL1 (8)、PLL2 (9)からからFEC COD
(3)、変換回路(4)、MUX(5)および2.6G OS
(6)へ供給されている。
【0009】入力された2.4G光信号は2.5G O
R(1)へ入り電気信号に変換されDMUX(2)へSTM
16信号として送られる。DMUX(2)はSTM16信
号をSTM1信号a16本に分離し、STM1信号は1
6本のパラレル信号としてFEC COD(3)へ送られ
る。
R(1)へ入り電気信号に変換されDMUX(2)へSTM
16信号として送られる。DMUX(2)はSTM16信
号をSTM1信号a16本に分離し、STM1信号は1
6本のパラレル信号としてFEC COD(3)へ送られ
る。
【0010】この16本のSTM1信号aを図2に示
す。図を参照すると各々のSTM1信号aは、238バ
イトのデータより構成される。
す。図を参照すると各々のSTM1信号aは、238バ
イトのデータより構成される。
【0011】各々のSTM1信号aはFEC COD
(3)においてオーバーヘッドビットOHとFEC処理を
形成するパリティビットおよびダミービットを付加され
FECCOD出力信号bとなる。FEC COD出力信
号bを図3に示す。
(3)においてオーバーヘッドビットOHとFEC処理を
形成するパリティビットおよびダミービットを付加され
FECCOD出力信号bとなる。FEC COD出力信
号bを図3に示す。
【0012】従来の方式ではこのFEC COD出力信
号bがMUX(5)へ入力され多重信号となる。MUX
(5)で生成される多重信号を図4に示す。この場合ダミ
ー信号の分だけ伝送路へのビットレートが押し上げられ
る。
号bがMUX(5)へ入力され多重信号となる。MUX
(5)で生成される多重信号を図4に示す。この場合ダミ
ー信号の分だけ伝送路へのビットレートが押し上げられ
る。
【0013】本実施形態では、FEC COD出力信号
bがダミービットを除去するための変換回路(4)へ入力
される。変換回路4は、図5に示すダミービットが付加
されない信号cを出力している。図を参照すると信号c
は、オーバーヘッドビット、データ、パリティより構成
され、信号cにはダミービットは含まれていない。
bがダミービットを除去するための変換回路(4)へ入力
される。変換回路4は、図5に示すダミービットが付加
されない信号cを出力している。図を参照すると信号c
は、オーバーヘッドビット、データ、パリティより構成
され、信号cにはダミービットは含まれていない。
【0014】信号cはMUX(5)により図6に示すビッ
トレートの多重信号dとなる。信号dにはダミービット
が含まれない。信号dは、ダミービットも出力するFE
CCOD(3)を導入する前の従来の信号と同一である。
トレートの多重信号dとなる。信号dにはダミービット
が含まれない。信号dは、ダミービットも出力するFE
CCOD(3)を導入する前の従来の信号と同一である。
【0015】多重信号dは2.6G OS(6)により光
信号へ変換され伝送路へ送出される。
信号へ変換され伝送路へ送出される。
【0016】一方2.5G OR(1)において抽出され
た155MHzのクロック信号は1/N分周器(7)へ送
られ81KHzの低周期の信号に変換される。81kH
zの信号はPLL1(8)へ入力され、PLL(8)は、F
EC処理をするFEC COD(3)で使用する166M
Hzの書き込みクロックeと読み出しクロックfを作成
する。
た155MHzのクロック信号は1/N分周器(7)へ送
られ81KHzの低周期の信号に変換される。81kH
zの信号はPLL1(8)へ入力され、PLL(8)は、F
EC処理をするFEC COD(3)で使用する166M
Hzの書き込みクロックeと読み出しクロックfを作成
する。
【0017】また、PLL1(8)は2.6Gの多重用ク
ロックgをPLL2(9)へ送る。PLL2(9)は、2.
6Gの多重用クロックgを166MHzに戻した後、ダ
ミービットを除去するための書き込みクロックhと読み
出しクロックiを変換回路(4)を送出する。
ロックgをPLL2(9)へ送る。PLL2(9)は、2.
6Gの多重用クロックgを166MHzに戻した後、ダ
ミービットを除去するための書き込みクロックhと読み
出しクロックiを変換回路(4)を送出する。
【0018】また、PLL2(9)はクロックiと同期し
た2.6GHzの多重クロックjをMUX(5)と2.6G
(6)へ送出する。このようにして図6の本発明によるダ
ミービットが除去された多重信号が形成される。
た2.6GHzの多重クロックjをMUX(5)と2.6G
(6)へ送出する。このようにして図6の本発明によるダ
ミービットが除去された多重信号が形成される。
【0019】なお、変換回路(4)とPLL2(9)とを1
パッケージのICにおさめ、ダミービットを含んだ信号
を送信する場合には、このICを用いずに、信号bをM
UX(5)に入力させ、PLL1(8)の出力する2.6G
の多重用クロックgをMUX(5)と2.6G OS(6)
に入力させる構成を組むことにより対応できる。また、
スイッチによりダミービットを送信する構成とダミービ
ットを送信しない構成を切り換えることが出来る。
パッケージのICにおさめ、ダミービットを含んだ信号
を送信する場合には、このICを用いずに、信号bをM
UX(5)に入力させ、PLL1(8)の出力する2.6G
の多重用クロックgをMUX(5)と2.6G OS(6)
に入力させる構成を組むことにより対応できる。また、
スイッチによりダミービットを送信する構成とダミービ
ットを送信しない構成を切り換えることが出来る。
【0020】
【発明の効果】以上説明したように、本発明によれば、
簡素化されたFEC処理回路が付加的に出力するダミー
ビットが除去されるので伝送路のビットレートの増加を
防ぐことができる。
簡素化されたFEC処理回路が付加的に出力するダミー
ビットが除去されるので伝送路のビットレートの増加を
防ぐことができる。
【0021】また、本発明によれば、簡素化されたFE
C処理回路を用いて、ダミービットの無い信号を生成で
きるので、ダミービットの無い信号を生成する符号化器
全体の回路規模を削減することが出来る。
C処理回路を用いて、ダミービットの無い信号を生成で
きるので、ダミービットの無い信号を生成する符号化器
全体の回路規模を削減することが出来る。
【0022】更に、本発明によれば、変換回路とPLL
2とを従来のFEC処理回路に挿入するだけでよいの
で、従来のFEC処理回路を流用できる。
2とを従来のFEC処理回路に挿入するだけでよいの
で、従来のFEC処理回路を流用できる。
【0023】更に、本発明によれば、ダミービットを送
信する構成とダミービットを送信しない構成を簡単に切
り換えることが出来る。
信する構成とダミービットを送信しない構成を簡単に切
り換えることが出来る。
【図1】本発明によるFEC符号語のダミービット除去
装置を含む符号化装置の構成を示すブロック図である。
装置を含む符号化装置の構成を示すブロック図である。
【図2】図1のDMUX(2)の出力のフォーマット図で
ある。
ある。
【図3】図1のFEC COD(3)の出力のフォーマッ
ト図である。
ト図である。
【図4】図1の変換回路(4)がない場合のMUX(5)の
出力のフォーマット図である。
出力のフォーマット図である。
【図5】図1の変換回路(4)の出力のフォーマット図で
ある。
ある。
【図6】図1の変換回路(4)がある場合のMUX(5)の
出力のフォーマット図である。
出力のフォーマット図である。
1 2.5G OR 2 DMUX 3 FEC COD 4 変換回路 5 MUX 6 2.6G OS 7 1/N分周器 8 PLL1 9 PLL2
フロントページの続き (72)発明者 柳 紀夫 東京都港区芝五丁目7番1号 日本電気 株式会社内 (72)発明者 田中 宏明 東京都港区芝五丁目7番1号 日本電気 株式会社内 (56)参考文献 特開 平9−146785(JP,A) 特開 平11−298447(JP,A) 特開2000−196567(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 29/08 G06F 11/10 330 H04L 1/00
Claims (3)
- 【請求項1】 光信号を電気信号であるデータに変換す
る手段と、前記データをデマルチプレクスするデマルチ
プレクサと、前記デマルチプレクスされたデータであっ
てダミービットを含まないデータを入力し該デマルチプ
レクスされたデータであってダミービットを含まないデ
ータにパリティを付加したFEC符号とダミービットと
を出力する符号化手段と、該符号化手段の出力をマルチ
プレクスするマルチプレクサと、該マルチプレクサの出
力を光信号に変換する手段とを備え且つ海底ケーブルシ
ステムに組み込まれる符号化装置で使用され、前記符号
化手段と前記マルチプレクサとの間に挿入され、前記ダ
ミービットのみを除去することを特徴とするダミービッ
ト除去装置。 - 【請求項2】 光信号を電気信号であるデータに変換す
る手段と、前記データをデマルチプレクスするデマルチ
プレクサと、前記デマルチプレクスされたデータであっ
てダミービットを含まないデータを入力し該デマルチプ
レクスされたデータであってダミービットを含まないデ
ータにパリティを付加したFEC符号とダミービットと
を出力する符号化手段と、前記符号化手段の出力から前
記ダミービットのみを除去して出力するダミービット除
去手段と、該ダミービット除去手段の出力をマルチプレ
クスするマルチプレクサと、該マルチプレクサの出力を
光信号に変換する手段とを備え且つ海底ケーブルシステ
ムに組み込まれることを特徴とする符号化装置。 - 【請求項3】 入力データであってダミービットを含ま
ないデータにパリティを付加したFEC符号語とFEC
符号化簡略化のためのダミービットとを連続して出力す
る符号化手段と、 前記FEC信号と前記ダミービットとを入力して、前記
ダミービットのみを削除して、前記FEC符号を出力す
るダミービット削除手段と、 を備えることを特徴とする符号化装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09327398A JP3147078B2 (ja) | 1998-04-06 | 1998-04-06 | Fec符号語のダミービット除去装置及び符号化装置 |
| EP99302619A EP0949778B1 (en) | 1998-04-06 | 1999-04-01 | Dummy bit elimination device and coding apparatus for FEC code word |
| US09/285,775 US6657967B1 (en) | 1998-04-06 | 1999-04-05 | Dummy bit elimination device and coding apparatus for FEC code word |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09327398A JP3147078B2 (ja) | 1998-04-06 | 1998-04-06 | Fec符号語のダミービット除去装置及び符号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11296393A JPH11296393A (ja) | 1999-10-29 |
| JP3147078B2 true JP3147078B2 (ja) | 2001-03-19 |
Family
ID=14077848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09327398A Expired - Fee Related JP3147078B2 (ja) | 1998-04-06 | 1998-04-06 | Fec符号語のダミービット除去装置及び符号化装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6657967B1 (ja) |
| EP (1) | EP0949778B1 (ja) |
| JP (1) | JP3147078B2 (ja) |
Families Citing this family (6)
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| US6961350B1 (en) * | 2000-12-22 | 2005-11-01 | Applied Micro Circuits Corporation | System and method for segmenting a multidimensional digital frame structure |
| US6907560B2 (en) * | 2001-04-02 | 2005-06-14 | Nortel Networks Limited | Forward error correction (FEC) on a link between ICs |
| JP3863058B2 (ja) * | 2001-09-13 | 2006-12-27 | 三菱電機株式会社 | 光受信装置 |
| JP2003318865A (ja) * | 2002-04-26 | 2003-11-07 | Fuji Xerox Co Ltd | 信号伝送システム |
| US7644336B2 (en) | 2006-02-04 | 2010-01-05 | Hitachi Global Storage Technologies Netherlands, B.V. | Techniques for providing greater error protection to error-prone bits in codewords generated from irregular codes |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000196567A (ja) | 1998-12-25 | 2000-07-14 | Matsushita Electric Ind Co Ltd | 送信装置、受信装置、伝送装置および伝送方法 |
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| US4755993A (en) * | 1986-07-16 | 1988-07-05 | Northern Telecom Limited | Transmission system using forward error correction |
| JPS63156447A (ja) | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | フオワ−ドエラ−コレクシヨン回路 |
| JP2638091B2 (ja) * | 1988-06-24 | 1997-08-06 | ソニー株式会社 | データ伝送方法 |
| US5144304A (en) * | 1989-07-17 | 1992-09-01 | Digital Equipment Corporation | Data and forward error control coding techniques for digital signals |
| GB9024684D0 (en) * | 1990-11-13 | 1991-01-02 | Cognito Group Ltd | A method of communicating data |
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| JP3645027B2 (ja) | 1995-09-20 | 2005-05-11 | 松下電器産業株式会社 | 可変長データ送受信装置 |
| US5862153A (en) * | 1995-09-29 | 1999-01-19 | Kabushiki Kaisha Toshiba | Coding apparatus and decoding apparatus for transmission/storage of information |
| JPH11298447A (ja) | 1998-04-08 | 1999-10-29 | Nec Corp | コーデックのフレームフォーマット、及びフレーム処理方法 |
-
1998
- 1998-04-06 JP JP09327398A patent/JP3147078B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-01 EP EP99302619A patent/EP0949778B1/en not_active Expired - Lifetime
- 1999-04-05 US US09/285,775 patent/US6657967B1/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196567A (ja) | 1998-12-25 | 2000-07-14 | Matsushita Electric Ind Co Ltd | 送信装置、受信装置、伝送装置および伝送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11296393A (ja) | 1999-10-29 |
| EP0949778A2 (en) | 1999-10-13 |
| EP0949778A3 (en) | 2001-11-21 |
| EP0949778B1 (en) | 2005-12-14 |
| US6657967B1 (en) | 2003-12-02 |
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